JPH0750739B2 - 半導体集積回路の多層配線構造 - Google Patents
半導体集積回路の多層配線構造Info
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- JPH0750739B2 JPH0750739B2 JP1010208A JP1020889A JPH0750739B2 JP H0750739 B2 JPH0750739 B2 JP H0750739B2 JP 1010208 A JP1010208 A JP 1010208A JP 1020889 A JP1020889 A JP 1020889A JP H0750739 B2 JPH0750739 B2 JP H0750739B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は信頼性が高い層間接続が可能な半導体集積回路
の多層配線構造に関する。
の多層配線構造に関する。
（ロ）従来の技術 例えば特開昭62−130542号（H01L 21/88）に記載されて
いるように、半導体集積回路はその高集積化に伴って多
層配線構造が多用されている。その一例をMOS・LSIを例
にとり第３図及び第４図に示す。
いるように、半導体集積回路はその高集積化に伴って多
層配線構造が多用されている。その一例をMOS・LSIを例
にとり第３図及び第４図に示す。
MOS・LSIは、先ずシリコン基板（１）の表面部にLOCOS
法で選択的にフイールド酸化膜（２）を形成した後、ア
クティブ領域の基板部にゲート酸化膜とゲート電極
（３）さらにはソース・ドレイン拡散層を形成し、さら
に中間絶縁膜としてのPSG膜（４）をCVD法で全面に堆積
する。
法で選択的にフイールド酸化膜（２）を形成した後、ア
クティブ領域の基板部にゲート酸化膜とゲート電極
（３）さらにはソース・ドレイン拡散層を形成し、さら
に中間絶縁膜としてのPSG膜（４）をCVD法で全面に堆積
する。
以後の工程が多層配線工程で、まずスパッタ法によるAl
-si膜の堆積とフォトエッチングにより、第１層目のAl
配線（５）を形成する。必要に応じて、PSG膜（４）を
開孔したコンタクトホールを介して前記ソース・ドレイ
ン拡散層とのオーミック接続を行う。その後、１層目Al
配線（５）と２層目Al配線の層間絶縁膜としてのPSG膜
（６）（７）とSOG膜（８）を堆積させた後、この層間
絶縁膜に反応性イオンエッチング（RIE）法でスルーホ
ール（９）を１層目Al配線（５）上にて形成する。
-si膜の堆積とフォトエッチングにより、第１層目のAl
配線（５）を形成する。必要に応じて、PSG膜（４）を
開孔したコンタクトホールを介して前記ソース・ドレイ
ン拡散層とのオーミック接続を行う。その後、１層目Al
配線（５）と２層目Al配線の層間絶縁膜としてのPSG膜
（６）（７）とSOG膜（８）を堆積させた後、この層間
絶縁膜に反応性イオンエッチング（RIE）法でスルーホ
ール（９）を１層目Al配線（５）上にて形成する。
その後、スパッタ法によるAl-Si膜の堆積とフォトエッ
チングにより、スルーホール（９）を介して１層目Al配
線（５）に接続される第２層目のAl配線（10）を形成す
る。さらに３層目、４層目と続く場合には、上記多層配
線工程を繰り返す。
チングにより、スルーホール（９）を介して１層目Al配
線（５）に接続される第２層目のAl配線（10）を形成す
る。さらに３層目、４層目と続く場合には、上記多層配
線工程を繰り返す。
（ハ）発明が解決しようとする課題 しかしながら、第３図に示すようにスルーホール（９）
がゲート電極（31）のエッヂをまたぐような場合、第４
図の断面図に示すようにスルーホール（９）内で段差が
生じ、この段差が断線等の不良を発生させて信頼性が低
下する欠点があった。スルーホール（９）をゲート電極
（３）の真上に配置すれば上記欠点は無いが、配線設計
の自由度を損うことと多層配線に使用するフォトマスク
の大幅設計変更を伴う欠点があった。
がゲート電極（31）のエッヂをまたぐような場合、第４
図の断面図に示すようにスルーホール（９）内で段差が
生じ、この段差が断線等の不良を発生させて信頼性が低
下する欠点があった。スルーホール（９）をゲート電極
（３）の真上に配置すれば上記欠点は無いが、配線設計
の自由度を損うことと多層配線に使用するフォトマスク
の大幅設計変更を伴う欠点があった。
また、エッヂをまたぐようにスルーホール（９）を開け
ると、スルーホール（９）内にSOG膜（８）が露出して
しまう。すると、スルーホール（９）のエッチング時に
水分が蒸発して第１層目Al配線（５）表面にAl2O3等の
薄膜が付着し、これが第１層目Al配線（５）と第２層目
Al配線（10）との接続不良を引き起こす等、信頼性の低
下を招く欠点があった。
ると、スルーホール（９）内にSOG膜（８）が露出して
しまう。すると、スルーホール（９）のエッチング時に
水分が蒸発して第１層目Al配線（５）表面にAl2O3等の
薄膜が付着し、これが第１層目Al配線（５）と第２層目
Al配線（10）との接続不良を引き起こす等、信頼性の低
下を招く欠点があった。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成され、ゲート電極（1
3）に突出部（14）を設け、この突出部（14）が形成す
る平坦面の上にスルーホール（21）を配置することによ
り、スルーホール（21）が段差上に作られる従来の欠点
を改善するものである。また、前記平坦面に設けてスル
ーホール（21）の壁面にSOG膜（19）が露出しないよう
な構成とすることにより、コンタクトの信頼性低下を防
止した多層配線構造を提供するものである。
3）に突出部（14）を設け、この突出部（14）が形成す
る平坦面の上にスルーホール（21）を配置することによ
り、スルーホール（21）が段差上に作られる従来の欠点
を改善するものである。また、前記平坦面に設けてスル
ーホール（21）の壁面にSOG膜（19）が露出しないよう
な構成とすることにより、コンタクトの信頼性低下を防
止した多層配線構造を提供するものである。
（ホ）作用 本発明によれば、平坦面上にスルーホール（21）を配置
できるので、層間断線等が無い信頼性の高い多層配線構
造を得ることができる。また、平坦面とすることによ
り、SOG膜（19）が液留まり部分にだけ存在するのでス
ルーホール（21）の壁面にSOG膜（19）が露出せずに済
む。
できるので、層間断線等が無い信頼性の高い多層配線構
造を得ることができる。また、平坦面とすることによ
り、SOG膜（19）が液留まり部分にだけ存在するのでス
ルーホール（21）の壁面にSOG膜（19）が露出せずに済
む。
（ヘ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図と第２図は夫々本発明を説明する為の平面図と断
面図である。MOS型集積回路を例にとると、先ずシリコ
ン基板（11）の表面にLOCOS法で選択的にフイールド酸
化膜（12）を形成し、フイールド酸化膜（12）で囲まれ
た図示せぬアクティブ領域の基板部にゲート酸化膜とCV
D法によるノンドープのポリシリコン（Poly-Silicon）
層を堆積し、これをホトエッチングすることによりゲー
ト電極（13）を形成する。ゲート電極（13）は、MOS型
トランジスタのゲートとしての働きの他に、各ゲート電
極（13）間を電気的に結線する第１の配線層としての役
割も果す。従って、ゲート電極（13）は前記アクティブ
領域でゲート電極（13）となる他前記フイールド酸化膜
（12）上を配線設計に従って所望形状に延在する。ま
た、フイールド酸化膜（12）上を延在し、その上部で層
間接続が行なわれるゲート電極（13）の予定部分には第
１図に示す如く、フイールド酸化膜（12）上の空きスペ
ースを利用して一部分だけ線幅を拡大し、突出部（14）
を設ける。
面図である。MOS型集積回路を例にとると、先ずシリコ
ン基板（11）の表面にLOCOS法で選択的にフイールド酸
化膜（12）を形成し、フイールド酸化膜（12）で囲まれ
た図示せぬアクティブ領域の基板部にゲート酸化膜とCV
D法によるノンドープのポリシリコン（Poly-Silicon）
層を堆積し、これをホトエッチングすることによりゲー
ト電極（13）を形成する。ゲート電極（13）は、MOS型
トランジスタのゲートとしての働きの他に、各ゲート電
極（13）間を電気的に結線する第１の配線層としての役
割も果す。従って、ゲート電極（13）は前記アクティブ
領域でゲート電極（13）となる他前記フイールド酸化膜
（12）上を配線設計に従って所望形状に延在する。ま
た、フイールド酸化膜（12）上を延在し、その上部で層
間接続が行なわれるゲート電極（13）の予定部分には第
１図に示す如く、フイールド酸化膜（12）上の空きスペ
ースを利用して一部分だけ線幅を拡大し、突出部（14）
を設ける。
MOS型トランジスタを構成するには、続いてゲート電極
（13）をマスクとしたセルフアライン技術によりＰ型及
びＮ型不純物をイオン注入して前記アクティブ領域の基
板部にソース・ドレイン拡散層を形成し、さらに第１の
層間絶縁膜（15）としてのPSG膜をCVD法で全面に堆積す
る。この第１の層間絶縁膜（15）には、必要に応じて前
記ソース・ドレイン領域上又は前記ゲート電極（13）上
に電気的接続の為のコンタクトホールを設ける。
（13）をマスクとしたセルフアライン技術によりＰ型及
びＮ型不純物をイオン注入して前記アクティブ領域の基
板部にソース・ドレイン拡散層を形成し、さらに第１の
層間絶縁膜（15）としてのPSG膜をCVD法で全面に堆積す
る。この第１の層間絶縁膜（15）には、必要に応じて前
記ソース・ドレイン領域上又は前記ゲート電極（13）上
に電気的接続の為のコンタクトホールを設ける。
続いて多層配線構造を得るには、まず第１の層間絶縁膜
（15）上にスパッタ法によるAl-Si層の堆積とホトエッ
チングにより第２の配線層としての１層目Al配線（16）
を形成する。１層目Al配線（16）は、主に前記ソース・
ドレイン領域とコンタクトし夫々のMOS型トランジスタ
を結線すること及び電源電位VDD又はVSSを印加すること
に用いられる。
（15）上にスパッタ法によるAl-Si層の堆積とホトエッ
チングにより第２の配線層としての１層目Al配線（16）
を形成する。１層目Al配線（16）は、主に前記ソース・
ドレイン領域とコンタクトし夫々のMOS型トランジスタ
を結線すること及び電源電位VDD又はVSSを印加すること
に用いられる。
次に、ゲート電極（13）と１層目Al配線（15）が作る段
差を平坦化する第２の層間絶縁膜（17）を形成する。第
２の層間絶縁膜（17）は、先ずCVD法によるPSG膜（18）
の堆積と、スピンオン塗布と焼成法によるSOG（Spin On
Glass）膜（19）の形成と、再びCVD法によるPSG膜（2
0）の堆積により行なわれる。前記SOG膜（19）は、全面
に形成した後RIE（リアクティブ・イオン・エッチン
グ）等の異方性エッチングにより膜厚が一様に減じら
れ、平坦部ではPSG膜（18）を露出し段差を有する所謂
液留まり部分だけ残存させる。
差を平坦化する第２の層間絶縁膜（17）を形成する。第
２の層間絶縁膜（17）は、先ずCVD法によるPSG膜（18）
の堆積と、スピンオン塗布と焼成法によるSOG（Spin On
Glass）膜（19）の形成と、再びCVD法によるPSG膜（2
0）の堆積により行なわれる。前記SOG膜（19）は、全面
に形成した後RIE（リアクティブ・イオン・エッチン
グ）等の異方性エッチングにより膜厚が一様に減じら
れ、平坦部ではPSG膜（18）を露出し段差を有する所謂
液留まり部分だけ残存させる。
そして、１層目Al電極（15）の上の第２の層間絶縁膜
（17）には更に上層の配線層とのコンタクトを行う為の
スルーホール（21）が穿たれ、ゲーテ電極（13）の突出
部（14）上では突出部（14）が設けられた位置にスルー
ホール（21）を設ける。SOG膜（19）は段差部分にしか
存在しないので、この位置にスルーホール（21）を設け
ることによりスルーホール（21）の壁面は全てPSG膜（1
8）（20）が露出しSOG膜（19）の露出を防止できる。
（17）には更に上層の配線層とのコンタクトを行う為の
スルーホール（21）が穿たれ、ゲーテ電極（13）の突出
部（14）上では突出部（14）が設けられた位置にスルー
ホール（21）を設ける。SOG膜（19）は段差部分にしか
存在しないので、この位置にスルーホール（21）を設け
ることによりスルーホール（21）の壁面は全てPSG膜（1
8）（20）が露出しSOG膜（19）の露出を防止できる。
その後、第２の層間絶縁膜（17）上に再度スパッタ法に
よるAl-Si膜の堆積とホトエッチングにより第３の配線
層としての２層目Al配線（22）を形成する。多層配線構
造を採るのは下の配線とクロスさせることが主目的であ
るから、結果として１層目Al配線（16）はゲート電極
（13）と直交し、２層目Al配線（22）はゲート電極（1
3）と平行に延在する。また、２層目Al配線（22）は主
に電源電位VDDとVSSを１層目Al配線（16）に印加するの
に用いられる。そして、２層目Al配線（22）はゲート電
極（13）の突出部（14）が作る平坦な面の上で１層目Al
配線（16）とコンタクトする。
よるAl-Si膜の堆積とホトエッチングにより第３の配線
層としての２層目Al配線（22）を形成する。多層配線構
造を採るのは下の配線とクロスさせることが主目的であ
るから、結果として１層目Al配線（16）はゲート電極
（13）と直交し、２層目Al配線（22）はゲート電極（1
3）と平行に延在する。また、２層目Al配線（22）は主
に電源電位VDDとVSSを１層目Al配線（16）に印加するの
に用いられる。そして、２層目Al配線（22）はゲート電
極（13）の突出部（14）が作る平坦な面の上で１層目Al
配線（16）とコンタクトする。
以上に説明した本願の多層配線構造によれば、ゲート電
極（13）の突出部（14）が作る平坦面の上で１層目Al配
線（16）と２層目配線（22）とがコンタクトするような
構成としたので、段切れ、断線等が無い信頼性の高い層
間接続を行うことができる。
極（13）の突出部（14）が作る平坦面の上で１層目Al配
線（16）と２層目配線（22）とがコンタクトするような
構成としたので、段切れ、断線等が無い信頼性の高い層
間接続を行うことができる。
また、SOG膜（19）が液留まりにしか存在しない構成を
採るので、スルーホール（21）を平坦部に設けることに
より、SOG膜（19）がスルーホール（21）の壁面に出現
することが無く、従って信頼性の低下を招くことも無
い。
採るので、スルーホール（21）を平坦部に設けることに
より、SOG膜（19）がスルーホール（21）の壁面に出現
することが無く、従って信頼性の低下を招くことも無
い。
（ト）発明の効果 以上に説明した如く、本発明によればゲート電極（13）
の突出部（14）が作る平坦面の上で層間接続を行うよう
にしたので、結線不良が生じることの無い、信頼性が高
い半導体集積回路を提供できる利点を有する。また、本
発明は従来例と比較して、マスク変更がゲート電極（1
3）のものだけで済むので、大幅な設計変更を強いられ
ない利点を有する。さらに、SOG膜（21）の露出を防止
できるので、１層目Al配線（16）表面が変質することが
無くコンタクトの信頼性を更に向上できる利点をも有す
る。
の突出部（14）が作る平坦面の上で層間接続を行うよう
にしたので、結線不良が生じることの無い、信頼性が高
い半導体集積回路を提供できる利点を有する。また、本
発明は従来例と比較して、マスク変更がゲート電極（1
3）のものだけで済むので、大幅な設計変更を強いられ
ない利点を有する。さらに、SOG膜（21）の露出を防止
できるので、１層目Al配線（16）表面が変質することが
無くコンタクトの信頼性を更に向上できる利点をも有す
る。
第１図と第２図は夫々本発明を説明する為の平面図と断
面図、第３図と第４図は夫々従来例を説明する為の平面
図と断面図である。
面図、第３図と第４図は夫々従来例を説明する為の平面
図と断面図である。
Claims (5)
- 【請求項１】不可避的に段差を作る第１の配線層と、 この第１の配線層を覆い、表面に前記第１の配線層の段
差による段差を有する第１の層間絶縁膜と、 前記第１の層間絶縁膜上を延在する第２の配線層と、 この第２の配線層を覆う第２の層間絶縁膜と、 前記第１の配線層の上部に位置し、前記第２の層間絶縁
膜に設けられたスルーホールと、 前記第２の層間絶縁膜上を延在し前記スルーホールを介
して前記第２の配線層と層間接続する第３の配線層とを
具備し、 前記第１の配線層に一部分だけ線幅を太くした突出部を
設け、この突出部が作る前記第２の層間絶縁膜の平坦面
の上に前記スルーホールを配置するとともに前記突出部
において前記第１の配線層と前記第２の配線層とは前記
第１の層間絶縁膜によって層間絶縁されていることを特
徴とする半導体集積回路の多層配線構造。 - 【請求項２】前記第１の配線層と前記第２又は第３の配
線層のどちらか一方とが平行に延在することを特徴とす
る請求項第１項に記載の半導体集積回路の多層配線構
造。 - 【請求項３】前記第１の配線層はゲート電極用のポリシ
リコン層であることを特徴とする請求項第１項に記載の
半導体集積回路の多層配線構造。 - 【請求項４】不可避的に段差を作る第１の配線層と、 この第１の配線層を覆い、表面に前記第１の配線層の段
差による段差を有する第１の層間絶縁膜と、 前記第１の層間絶縁膜上を延在する第２の配線層と、 この第２の配線層を覆い少なくともその一部がSOG（Spi
n On Glass）膜で構成される第２の層間絶縁膜と、 前記第１の配線層の上部に位置し、前記第２の層間絶縁
膜に設けられたスルーホールと、 前記第２の層間絶縁膜上を延在し前記スルーホールを介
して前記第２の配線層と層間接続する第３の配線層とを
具備し、 前記第１の配線層に一部分だけ線幅を太くした突出部を
設け、この突出部が作る前記第２の層間絶縁膜の平坦面
の上に前記スルーホールを配置して、前記スルーホール
内において前記SOG膜が露出しないようにし、且つ前記
突出部において前記第１の配線層と前記第２の配線層と
は前記第１の層間絶縁膜によって層間絶縁されているこ
とを特徴とする半導体集積回路の多層配線構造。 - 【請求項５】前記SOG膜は段差部にのみこれを平坦化す
るように存在し平坦部においては除去されていることを
特徴とする請求項第４項に記載の半導体集積回路の多層
配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010208A JPH0750739B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体集積回路の多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010208A JPH0750739B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体集積回路の多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191363A JPH02191363A (ja) | 1990-07-27 |
| JPH0750739B2 true JPH0750739B2 (ja) | 1995-05-31 |
Family
ID=11743855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010208A Expired - Lifetime JPH0750739B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体集積回路の多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750739B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122026A (ja) * | 1990-09-13 | 1992-04-22 | Nec Corp | 半導体装置の製造方法 |
| JP6139730B2 (ja) * | 2016-03-18 | 2017-05-31 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714026B2 (ja) * | 1973-08-09 | 1982-03-20 | ||
| JPS50120571A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5912013B2 (ja) * | 1975-12-05 | 1984-03-19 | 日本電気株式会社 | ハンドウタイシユウセキカイロ |
| JPS63188959A (ja) * | 1987-01-30 | 1988-08-04 | Nec Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-01-19 JP JP1010208A patent/JPH0750739B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191363A (ja) | 1990-07-27 |
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