JPH09283619A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 下層配線１１Ａと上層配線１５Ｂとの接続不
良が発生する。 【解決手段】 層間絶縁膜１３下に形成された下層配線
１１Ａの一部の領域に前記層間絶縁膜１３上に形成され
る上層配線１５Ａの一部の領域を接続する半導体集積回
路装置の製造方法において、一部の領域の膜厚が他部の
領域の膜厚に比べて厚い下層配線１１Ａを形成する工程
と、前記下層配線１１Ａの一部の領域の周囲に、上面の
位置が前記下層配線１１Ａの一部の領域の上面の位置と
ほぼ一致した層間絶縁膜１３を形成する工程と、前記下
層配線１１Ａの一部の領域の上面上及び前記層間絶縁膜
１３の上面上に導電材１４を形成する工程と、前記導電
材１４にパターンニングを施し、一部の領域が前記下層
配線１１Ａの一部の領域に接続される上層配線１５を形
成する工程とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、層間絶縁膜下に形成された下層配線の
一部の領域(接続領域)に前記層間絶縁膜上に形成される
上層配線の一部の領域(接続領域)を接続する半導体集積
回路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】多層配線構造を有する半導体集積回路装
置は、層間絶縁膜に形成された接続孔を通して、下層配
線の一部の領域(接続領域)に上層配線の一部の領域(接
続領域)を接続している。この多層配線構造を有する半
導体集積回路装置は、例えば２層配線構造の場合、基本
的に以下の製造方法で形成される。

【０００３】まず、半導体基板の素子間分離領域(非活
性領域)の主面上に素子間分離絶縁膜を形成した後、こ
の素子間分離絶縁で周囲を規定された半導体基板の素子
形成領域(活性領域)の主面に、半導体素子として例えば
ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆi
eld Ｅffect Ｔransistor)を形成する。

【０００４】次に、前記ＭＩＳＦＥＴ上及び前記素子間
分離絶縁膜上に層間絶縁膜を形成した後、この層間絶縁
膜に、ＭＩＳＦＥＴのソース領域の表面を露出する接続
孔及びＭＩＳＦＥＴのドレイン領域の表面を露出する接
続孔を形成する。

【０００５】次に、前記接続孔内及び前記層間絶縁膜上
に、例えばアルミニウム(Ａｌ)膜又はアルミニウム合金
膜からなる導電材を形成した後、この導電材にパターン
ニングを施し、ＭＩＳＦＥＴのソース領域に接続される
下層配線及びＭＩＳＦＥＴのドレイン領域に接続される
下層配線を形成する。

【０００６】次に、前記下層配線上及び前記層間絶縁膜
上に層間絶縁膜を形成した後、この層間絶縁膜に、一方
の下層配線の一部の領域の表面を露出する接続孔及び他
方の下層配線の一部の領域の表面を露出する接続孔を形
成する。

【０００７】次に、前記接続孔内及び前記層間絶縁膜上
に例えばアルミニウム(Ａｌ)膜又はアルミニウム合金膜
からなる導電材を形成した後、この導電材にパターンニ
ングを施し、一部の領域が一方の下層配線の一部の領域
に接続される上層配線及び一部の領域が他方の下層配線
の一部の領域に接続される上層配線を形成する。

【０００８】次に、前記上層配線上及び層間絶縁膜上に
最終保護膜を形成した後、この最終保護膜にボンディン
グ開口を形成することにより、２層配線構造を有する半
導体集積回路装置が形成される。

【０００９】

【発明が解決しようとする課題】前記２層配線構造を有
する半導体集積回路装置において、下層配線及び上層配
線は半導体素子の高集積化に伴って微細化の傾向にあ
る。この下層配線及び上層配線の微細化は、層間絶縁膜
に形成される接続孔のアスペクト比(深さ／横幅)を増加
する。このため、上層配線を形成するための導電材を形
成する際、導電材のステップカバレッジが接続孔内(下
層配線の一部の領域上)において低下し、下層配線と上
層配線との接続不良が発生するという問題があった。

【００１０】本発明の目的は、層間絶縁膜下に形成され
た下層配線の一部の領域に前記層間絶縁膜上に形成され
る上層配線の一部の領域を接続する半導体集積回路装置
において、下層配線と上層配線との接続不良を低減する
ことが可能な技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１３】（１）層間絶縁膜下に形成された下層配線
の一部の領域に前記層間絶縁膜上に形成される上層配線
の一部の領域を接続する半導体集積回路装置の製造方法
において、(イ)一部の領域の膜厚が他部の領域の膜厚に
比べて厚い下層配線を形成する工程と、(ロ)前記下層配
線の一部の領域の周囲に、上面の位置が前記下層配線の
一部の領域の上面の位置とほぼ一致した層間絶縁膜を形
成する工程と、(ハ)前記下層配線の一部の領域の上面上
及び前記層間絶縁膜の上面上に導電材を形成する工程
と、(ニ)前記導電材にパターンニングを施し、一部の領
域が前記下層配線の一部の領域に接続される上層配線を
形成する工程とを備える。

【００１４】（２）層間絶縁膜下に形成された下層配線
の一部の領域に前記層間絶縁膜上に形成される上層配線
の一部の領域を接続する半導体集積回路装置の製造方法
において、(イ)第１導電材を形成し、この第１導電材の
一部の領域上に第１マスクを形成する工程と、(ロ)前記
第１マスクを用いて前記第１導電材の他部の領域にエッ
チングを施し、前記第１導電材の他部の領域の膜厚をそ
の一部の領域の膜厚に比べて薄くする工程と、(ハ)前記
第１マスク上を含む前記第１導電材の他部の領域上に第
２マスクを形成する工程と、(ニ)前記第２マスクを用い
て前記第１導電材にパターンニングを施し、一部の領域
の膜厚が他部の領域の膜厚に比べて厚い下層配線を形成
する工程と、(ホ)前記第２マスク、第１マスクの夫々を
除去する工程と、(ヘ)前記下層配線の一部の領域の周囲
に、上面の位置が前記下層配線の一部の領域の上面の位
置とほぼ一致した層間絶縁膜を形成する工程と、(ト)前
記下層配線の一部の領域の上面上及び前記層間絶縁膜の
上面上に第２導電材を形成する工程と、(チ)前記第２導
電材にパターンニングを施し、一部の領域が前記下層配
線の一部の領域に接続される上層配線を形成する工程と
を備える。

【００１５】（３）層間絶縁膜下に形成された下層配線
の一部の領域に前記層間絶縁膜上に形成される上層配線
の一部の領域を接続する半導体集積回路装置の製造方法
において、(イ)第１導電材を形成し、この第１導電材の
一部の領域上に第１マスクを形成する工程と、(ロ)前記
第１マスク上を含む前記第１導電材の他部の領域上に第
２マスクを形成する工程と、(ハ)前記第２マスクを用い
て前記第１導電材にパターンニングを施し、下層配線パ
ターンを形成する工程と、(ニ)前記第２マスクを選択的
に除去する工程と、(ホ)前記第１マスクを用いて前記下
層配線パターンにエッチングを施し、一部の領域の膜厚
が他部の領域の膜厚に比べて厚い下層配線を形成する工
程と、(ヘ)前記第１マスク上及び前記下層配線の他部の
領域上に絶縁材を形成する工程と、(ト)前記絶縁材にエ
ッチバック処理又は研削処理を施し、前記下層配線の一
部の領域の周囲に、上面の位置が前記下層配線の一部の
領域の上面の位置とほぼ一致した層間絶縁膜を形成する
と共に、前記第１マスクを除去する工程と、(チ)前記下
層配線の一部の領域の上面上及び前記層間絶縁膜の上面
上に第２導電材を形成する工程と、(リ)前記第２導電材
にパターンニングを施し、一部の領域が前記下層配線の
一部の領域に接続される上層配線を形成する工程とを備
える。

【００１６】上述した手段（１）によれば、下層配線の
一部の領域の上面と層間絶縁膜の上面とがほぼ一致して
いるので、下層配線の一部の領域の上面上に形成される
第２導電材のステップカバレッジの低下を抑制すること
ができる。この結果、下層配線及び上層配線が微細化さ
れても、下層配線と上層配線との接続不良を防止するこ
とができる。

【００１７】上述した手段（２）によれば、手段（１）
と同様の効果が得られると共に、第１マスク及び第２マ
スクの除去を同一の工程で行うので、第１マスクの除
去、第２マスクの除去を別々の工程で行う場合に比べ
て、半導体集積回路装置の製造工程数を低減することが
できる。

【００１８】上述した手段（３）によれば、手段（１）
と同様の効果が得られると共に、層間絶縁膜の形成及び
第１マスクの除去を同一の工程で行うので、層間絶縁膜
の形成、第１マスクの除去を別々の工程で行う場合に比
べて、半導体集積回路装置の製造工程数を低減すること
ができる。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２０】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００２１】図１は、本発明の一実施形態である半導体
集積回路装置の概略構成を示す要部平面図であり、図２
は、図１に示すＡ−Ａ線の位置で切った断面図である。

【００２２】図１及び図２に示すように、本実施形態の
半導体集積回路装置は、例えば、単結晶珪素からなるｐ
型半導体基板１を主体に構成されている。

【００２３】前記ｐ型半導体基板１の素子形成領域(活
性領域)の主面にはｐ型ウエル領域が形成されている。
また、ｐ型半導体基板１の素子間分離領域(非活性領域)
の主面には素子間分離絶縁膜３が形成されている。

【００２４】前記素子間分離絶縁膜３で周囲を規定され
たｐ型ウエル領域の主面には、半導体素子として、例え
ばＭＩＳＦＥＴＱが形成されている。ＭＩＳＦＥＴＱ
は、主に、ｐ型ウエル領域２、ゲート絶縁膜４、ゲート
電極５Ａ、ソース領域及びドレイン領域である一対のｎ
型半導体領域６で構成されている。

【００２５】前記ＭＩＳＦＥＴＱの一方のｎ型半導体領
域６には、層間絶縁膜７に形成された接続孔８を通し
て、第１層目の配線層に形成された配線１１Ａが電気的
に接続されている。この配線１１Ａの一部の領域(接続
領域)の膜厚はその他部の領域の膜厚に比べて厚く構成
されている。例えば、配線１１Ａの一部の領域の膜厚は
２［μｍ］程度に設定され、その他部の領域の膜厚は１
［μｍ］程度に設定されている。

【００２６】前記ＭＩＳＦＥＴＱの他方のｎ型半導体領
域６には、層間絶縁膜７に形成された接続孔８を通し
て、第１層目の配線層に形成された配線１１Ｂが電気的
に接続されている。この配線１１Ｂの一部の領域(接続
領域)の膜厚は、前述の配線１１Ａと同様に、その他部
の領域の膜厚に比べて厚く構成されている。

【００２７】前記配線１１Ａ、配線１１Ｂの夫々の他部
の領域上及び層間絶縁膜７上には層間絶縁膜１３が形成
されている。この層間絶縁膜１３の上面の位置は、配線
１１Ａ、配線１１Ｂの夫々の上面の位置とほぼ一致した
状態になっている。

【００２８】前記配線１１Ａの一部の領域には、第２層
目の配線層に形成された配線１５Ａの一部の領域(接続
領域)が電気的にかつ機械的に接続されている。また、
前記配線１１Ｂの一部の領域には、第２層目の配線層に
形成された配線１５Ｂの一部の領域(接続領域)が電気的
にかつ機械的に接続されている。この配線１１Ａ上及び
配線１１Ｂ上を含む層間絶縁膜１３上には最終保護膜１
６が形成されている。つまり、本実施形態の半導体集積
回路装置は２層配線構造で構成されている。

【００２９】前記ＭＩＳＦＥＴＱのゲート電極５Ａには
ゲート配線５Ｂが一体化されている。このゲート配線５
Ｂには、層間絶縁膜７に形成された接続孔８を通して、
第１層目の配線層に形成された配線１１Ｃが電気的に接
続されている。

【００３０】次に、前記半導体集積回路装置の製造方法
について、図３乃至図８（製造方法を説明するための要
部断面図）を用いて説明する。

【００３１】まず、ｐ型半導体基板１を用意する。

【００３２】次に、前記ｐ型半導体基板１の素子形成領
域の主面にｐ型ウエル２を選択的に形成する。この後、
前記ｐ型半導体基板１の素子間分離領域の主面に素子間
分離絶縁膜３を例えば周知の選択酸化法で形成する。

【００３３】次に、前記素子間分離絶縁膜３で周囲を規
定されたｐ型ウエル領域２の主面に半導体素子としてＭ
ＩＳＦＥＴＱを形成する。ＭＩＳＦＥＴＱは、ｐ型ウエ
ル領域２の主面上にゲート絶縁膜４を形成し、その後、
ゲート絶縁膜４上にゲート電極５Ａを形成し、その後、
ｐ型ウエル領域２の主面にゲート電極５Ａに対して自己
整合でソース領域及びドレイン領域である一対のｎ型半
導体領域６を形成することにより形成される。ゲート絶
縁膜４は例えば熱酸化珪素膜で形成され、ゲート電極５
Ａは例えば多結晶珪素膜で形成される。なお、ゲート電
極５Ａはそれと同一工程で形成されるゲート配線５Ｂと
一体化される。

【００３４】次に、前記ＭＩＳＦＥＴＱ上及び前記素子
間分離絶縁膜３上を含むｐ型半導体基板１上の全面に層
間絶縁膜７を形成する。この層間絶縁膜７は、詳細に図
示していないが、例えば３層構造の酸化珪素膜で形成さ
れる。３層構造の酸化珪素膜は、まず、ｐ型半導体基板
１上の全面にプラズマＣＶＤ(Ｃhemical Ｖapor Ｄepos
ition)法で第１層目の酸化珪素膜を堆積し、その後、前
記第１層目の酸化珪素膜上の全面にＳＯＧ(Ｓpin Ｏn
Ｇlass)法で第２層目の酸化珪素膜を塗布し、その後、
前記第２層目の酸化珪素膜にエッチバック処理を施して
前記第１層目の酸化珪素膜の段差を緩和し、その後、第
２層目の酸化珪素膜上の全面にプラズマＣＶＤ法で第３
層目の酸化珪素膜を堆積することにより形成される。な
お、層間絶縁膜７は、熱に対して流動性が高いＰＳＧ
(Ｐhospho Ｓilicate Ｇlass）膜で形成してもよい。

【００３５】次に、前記層間絶縁膜７に、ＭＩＳＦＥＴ
Ｑの一方のｎ型半導体領域６の表面を露出する接続孔
８、ＭＩＳＦＥＴＱの他方のｎ型半導体領域６の表面を
露出する接続孔８及びＭＩＳＦＥＴＱのゲート電極５Ａ
に一体化されたゲート配線５Ｂの表面を露出する接続孔
８を形成する。

【００３６】次に、前記接続孔８内及び前記層間絶縁膜
７上を含むｐ型半導体基板１上の全面に例えば２［μ
ｍ］程度の膜厚の導電材(第１導電材)９を形成する。導
電材９は、例えばスパッタ法で堆積したアルミニウム膜
又はアルミニウム合金膜で形成される。

【００３７】次に、前記導電材９上を含むｐ型半導体基
板１上の全面に感光性レジスト材を塗布する。この後、
前記感光性レジスト材にベーク処理、感光処理、現像処
理等を施し、図３に示すように、前記導電材９の一部の
領域上にマスク(第１マスク)２０を形成する。

【００３８】次に、前記マスク２０を用いて前記導電材
９の他部の領域にエッチングを施し、図４に示すよう
に、前記導電材９の他部の領域の膜厚をその一部の領域
の膜厚に比べて薄くする。エッチングは、例えば、導電
材９の他部の領域の膜厚が１［μｍ］程度になるまで行
う。このエッチングは、例えば、Ｃｌ₂ 系ガスを用いた
反応性イオンエッチング法で行う。

【００３９】次に、前記マスク２０上及び前記導電材９
上を含むｐ型半導体基板１上の全面に感光性レジスト材
を塗布する。この後、前記感光性レジスト材にベーク処
理、感光処理、現像処理等を施し、前記マスク２０上を
含む前記導電材９の他部の領域上にマスク(第２マスク)
２１を形成する。

【００４０】次に、前記マスク２１を用いて前記導電材
９にパターンニングを施し、図５に示すように、一部の
領域の膜厚が他部の領域の膜厚に比べて厚い配線１１Ａ
を形成すると共に、一部の領域の膜厚が他部の領域の膜
厚に比べて厚い配線１１Ｂを形成する。パターンニング
は、例えば、Ｃｌ₂ 系ガスを用いた反応性イオンエッチ
ング法で行う。なお、この工程において、図５に図示し
ていないが、配線１１Ｃも形成される。

【００４１】次に、前記マスク２１、マスク２０の夫々
を除去する。マスク２１、マスク２０の夫々は同一の材
料(感光性レジスト材)で形成されているので、マスク２
１の除去、マスク２０の除去を同一の工程で容易に行う
ことができる。マスク２１、マスク２０の夫々の除去
は、例えば、アッシャー除去により行う。

【００４２】次に、前記配線１１Ａ上及び配線１１Ｂ上
を含むｐ型半導体基板１上の全面に例えばＣＶＤ法で堆
積したＰＳＧ膜からなる絶縁材１２を形成する。この
後、熱処理を施し、図６に示すように、前記絶縁材１２
の上面を平坦化する。

【００４３】次に、前記絶縁材１２にエッチバック処理
を施し、図７に示すように、前記配線１１Ａ、配線１１
Ｂの夫々の一部の領域の周囲に、上面の位置が前記配線
１１Ａ、配線１１Ｂの夫々の一部の領域の上面の位置と
ほぼ一致した層間絶縁膜１３を形成する。

【００４４】次に、図８に示すように、前記配線１１
Ａ、配線１１Ｂの夫々の一部の領域上及び前記層間絶縁
膜１３上を含むｐ型半導体基板１の全面に導電材１４を
形成する。導電材１４は、例えばスパッタ法で堆積した
アルミニウム膜又はアルミニウム合金膜で形成される。
この工程において、配線１１Ａ、配線１１Ｂの夫々の一
部の領域の上面と層間絶縁膜１３の上層とがほぼ一致し
ているので、配線１１Ａ、配線１１Ｂの夫々の一部の領
域上に形成される導電材１４のステップカバレッジの低
下を抑制することができる。

【００４５】次に、前記導電材１４にパターンニングを
施し、一部の領域が前記配線１１Ａの一部の領域に接続
される配線１５Ａを形成すると共に、一部の領域が前記
配線１１Ａの一部の領域に接続される配線１５Ｂを形成
する。

【００４６】次に、前記配線１５Ａ上、配線１５Ｂ上及
び層間絶縁膜１３上を含むｐ型半導体基板１上の全面に
例えば窒化珪素膜からなる最終保護膜１６を形成する。
この後、前記最終保護膜１６にボンディング開口を形成
することにより、図１及び図２に示す半導体集積回路装
置が形成される。

【００４７】なお、前記層間絶縁膜１３は、ＣＶＤ法で
酸化珪素膜を堆積し、この酸化珪素膜上にレジスト膜を
塗布し、その後、レジスト膜、酸化珪素膜の夫々にエッ
チバック処理を施して形成してもよい。また、前記層間
絶縁膜１３は、ＣＶＤ法で酸化珪素膜を堆積した後、こ
の酸化珪素膜に研削処理を施して形成してもよい。

【００４８】このように、半導体集積回路装置の製造方
法において、一部の領域の膜厚が他部の領域の膜厚に比
べて厚い配線(下層配線)１１Ａを形成する工程と、前記
配線１１Ａの一部の領域の周囲に、上面の位置が前記配
線１１Ａの一部の領域の上面の位置とほぼ一致した層間
絶縁膜１３を形成する工程と、前記配線１１Ａの一部の
領域の上面上を含む前記層間絶縁膜１３の上面上に導電
材１４を形成する工程と、前記導電材１４にパターンニ
ングを施し、一部の領域が前記配線１１Ａの一部の領域
に接続される配線(上層配線)１５Ａを形成する工程とを
備えることにより、配線１１Ａの一部の領域の上面と層
間絶縁膜１３の上面とがほぼ一致しているので、配線１
１Ａの一部の領域の上面上に形成される導電材１４のス
テップカバレッジの低下を抑制することができる。この
結果、ＭＩＳＦＥＴＱの高集積化に伴い配線１１Ａ及び
配線１５Ａが微細化されても、配線(下層配線)１１Ａと
配線(上層配線)１５Ａとの接続不良を防止することがで
きる。

【００４９】また、半導体集積回路装置の製造方法にお
いて、導電材(第１導電材)９を形成し、この導電材９の
一部の領域上にマスク(第１マスク)２０を形成する工程
と、前記マスク２０を用いて前記導電材９の他部の領域
にエッチングを施し、前記導電材９の他部の領域の膜厚
をその一部の領域の膜厚に比べて薄くする工程と、前記
マスク２０上を含む前記導電材９の他部の領域上にマス
ク(第２マスク)２１を形成する工程と、前記マスク２１
を用いて前記導電材９にパターンニングを施し、一部の
領域の膜厚が他部の領域の膜厚に比べて厚い配線(下層
配線)１１Ａを形成する工程と、前記マスク２１、マス
ク２０の夫々を除去する工程と、前記配線１１Ａの一部
の領域の周囲に、上面の位置が前記配線１１Ａの一部の
領域の上面の位置とほぼ一致した層間絶縁膜１３を形成
する工程と、前記配線１１Ａの一部の領域の上面上及び
前記層間絶縁膜１３の上面上に導電材(第２導電材)１４
を形成する工程と、前記導電材１４にパターンニングを
施し、一部の領域が配線１１Ａの一部の領域に接続され
る配線(上層配線)１５Ａを形成する工程とを備えること
により、配線(下層配線)１１Ａと配線(上層配線)１５Ａ
との接続不良を防止することができると共に、マスク２
１及びマスク２０の除去を同一の工程で行うので、マス
ク２１の除去、マスク２０の除去を別々の工程で行う場
合に比べて、半導体集積回路装置の製造工程数を低減す
ることができる。

【００５０】次に、前記半導体集積回路装置の他の製造
方法について、図９乃至図１４（製造方法を説明するた
めの要部断面図）を用いて説明する。

【００５１】まず、ｐ型半導体基板１を用意する。

【００５２】次に、前記ｐ型半導体基板１の素子形成領
域の主面にｐ型ウエル２を選択的に形成する。

【００５３】次に、前記素子間分離絶縁膜３で周囲を規
定されたｐ型ウエル領域２の主面に半導体素子としてＭ
ＩＳＦＥＴＱを形成する。

【００５４】次に、前記ＭＩＳＦＥＴＱ上及び前記素子
間分離絶縁膜３上を含むｐ型半導体基板１上の全面に層
間絶縁膜７を形成する。

【００５５】次に、前記層間絶縁膜７に、ＭＩＳＦＥＴ
Ｑの一方のｎ型半導体領域６の表面を露出する接続孔
８、ＭＩＳＦＥＴＱの他方のｎ型半導体領域６の表面を
露出する接続孔８及びＭＩＳＦＥＴＱのゲート電極５Ａ
に一体化されたゲート配線５Ｂの表面を露出する接続孔
８を形成する。

【００５６】次に、前記接続孔８内及び前記層間絶縁膜
７上を含むｐ型半導体基板１上の全面に例えば２［μ
ｍ］程度の膜厚の導電材(第１導電材)９を形成する。導
電材９は、例えばスパッタ法で堆積したアルミニウム膜
又はアルミニウム合金膜で形成される。

【００５７】次に、前記導電材９上を含むｐ型半導体基
板１の全面に例えばＣＶＤ法で堆積した酸化珪素膜を形
成する。この後、前記酸化珪素膜にパターンニングを施
し、図９に示すように、前記導電材９の一部の領域上に
マスク(第１マスク)２２を形成する。

【００５８】次に、前記マスク２２上及び前記導電材９
上を含むｐ型半導体基板１上の全面に感光性レジスト材
を塗布する。この後、前記感光性レジスト材にベーク処
理、感光処理、現像処理等を施し、前記マスク２２上を
含む前記導電材９の他部の領域上にマスク(第２マスク)
２３を形成する。

【００５９】次に、前記マスク２３を用いて前記導電材
９にパターンニングを施し、図１０に示すように、配線
パターン１０を形成する。

【００６０】次に、前記マスク２３を選択的に除去す
る。このマスク２３の除去は、マスク２２に対して選択
性を有するアッシャー除去により行う。

【００６１】次に、前記マスク２２を用いて前記配線パ
ターン１０の他部の領域にエッチングを施し、図１１に
示すように、一部の領域の膜厚が他部の領域の膜厚に比
べて厚い配線１１Ａ及び配線１１Ｂを形成する。エッチ
ングは、例えば、配線１１Ａ、配線１１Ｂの夫々の他部
の領域の膜厚が１［μｍ］程度になるまで行う。このエ
ッチングは、例えば、Ｃｌ₂ 系ガスを用いた反応性イオ
ンエッチング法で行う。

【００６２】次に、前記マスク２２上及び前記層間絶縁
膜７上を含むｐ型半導体基板１上の全面に例えばＣＶＤ
法で堆積したＰＳＧ膜からなる絶縁材１２を形成する。
この後、熱処理を施し、図１２に示すように、前記絶縁
材１２の上面を平坦化する。

【００６３】次に、前記絶縁材１２にエッチバック処理
を施し、図１３に示すように、前記配線１１Ａ、配線１
１Ｂの夫々の一部の領域の周囲に、上面の位置が前記配
線１１Ａ、配線１１Ｂの夫々の一部の領域の上面の位置
とほぼ一致した層間絶縁膜１３を形成すると共に、マス
ク２２を除去する。エッチバック処理は例えばＲＩＥ等
のイオンエッチング法で行う。この工程において、絶縁
材１２、マスク２２の夫々は同一の材料で形成されてい
るので、層間絶縁膜１３の形成及びマスク２２の除去を
同一の工程で容易に行うことができる。

【００６４】次に、図１４に示すように、前記配線１１
Ａ、配線１１Ｂの夫々の一部の領域上及び前記層間絶縁
膜１３上を含むｐ型半導体基板１の全面に導電材１４を
形成する。導電材１４は、例えばスパッタ法で堆積した
アルミニウム膜又はアルミニウム合金膜で形成される。
この工程において、配線１１Ａ、配線１１Ｂの夫々の一
部の領域の上面と層間絶縁膜１３の上層とがほぼ一致し
ているので、配線１１Ａ、配線１１Ｂの夫々の一部の領
域上に形成される導電材１４のステップカバレッジの低
下を抑制することができる。

【００６５】次に、前記導電材１４にパターンニングを
施し、一部の領域が前記配線１１Ａの一部の領域に接続
される配線１５Ａを形成すると共に、一部の領域が前記
配線１１Ａの一部の領域に接続される配線１５Ｂを形成
する。

【００６６】次に、前記配線１５Ａ上、配線１５Ｂ上及
び層間絶縁膜１３上を含むｐ型半導体基板１上の全面に
例えば窒化珪素膜からなる最終保護膜１６を形成する。
この後、前記最終保護膜１６にボンディング開口を形成
することにより、図１及び図２に示す半導体集積回路装
置が形成される。

【００６７】なお、前記層間絶縁膜１３の形成及びマス
ク２１の除去は、マスク２１上にＣＶＤ法で酸化珪素膜
を堆積し、この酸化珪素膜上にレジスト膜を塗布し、そ
の後、レジスト膜、酸化珪素膜、マスク２１の夫々にエ
ッチバック処理を施して行ってもよい。また、前記層間
絶縁膜１３の形成及びマスク２２の除去は、ＣＶＤ法で
酸化珪素膜を堆積した後、この酸化珪素膜及びマスク２
２に研削処理を施して行ってもよい。

【００６８】このように、半導体集積回路装置の製造方
法において、導電材(第１導電材)９を形成し、この導電
材９の一部の領域上にマスク(第１マスク)２２を形成す
る工程と、前記マスク２２上を含む前記導電材９の他部
の領域上にマスク（第２マスク）２３を形成する工程
と、前記マスク２３を用いて前記導電材９にパターンニ
ングを施し、配線パターン１０を形成する工程と、前記
マスク２３を選択的に除去する工程と、前記マスク２２
を用いて前記配線パターン１０にエッチングを施し、一
部の領域の膜厚が他部の領域の膜厚に比べて厚い配線
(下層配線)１１Ａを形成する工程と、前記マスク２２上
及び前記配線１１Ａの他部の領域上に絶縁材１２を形成
する工程と、前記絶縁材１２にエッチバック処理又は研
削処理を施し、配線１１Ａの一部の領域の周囲に、上面
の位置が前記配線１１Ａの一部の領域の上面の位置とほ
ぼ一致した層間絶縁膜１３を形成すると共に、前記マス
ク２２を除去する工程と、前記配線１１Ａの一部の領域
の上面上及び前記層間絶縁膜１３の上面上に導電材(第
２導電材)１４を形成する工程と、前記導電材１４にパ
ターンニングを施し、一部の領域が前記配線１１Ａの一
部の領域に接続される配線１５Ａ(上層配線)を形成する
工程と備えることにより、配線(下層配線)１１Ａと配線
(上層配線)１５Ａとの接続不良を防止することができる
と共に、層間絶縁膜１３の形成及びマスク２２の除去を
同一の工程で行うので、層間絶縁膜１３の形成、マスク
２２の除去を別々の工程で行う場合に比べて、半導体集
積回路装置の製造工程数を低減することができる。

【００６９】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００７０】例えば、本発明は、３層配線構造又はそれ
以上の配線構造を有する半導体集積回路装置に適用して
もよい。

【００７１】また、本発明は、ＭＩＳＦＥＴのゲート電
極に一体化されたゲート配線（下層配線）と、このゲー
ト配線上に層間絶縁膜を介在して形成される配線(上層
配線)との接続に適用してもよい。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７３】本発明の目的は、層間絶縁膜下に形成され
た下層配線の一部の領域に前記層間絶縁膜上に形成され
る上層配線の一部の領域を接続する半導体集積回路装置
において、下層配線と上層配線との接続不良を防止する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態である半導体集積回路装置
の要部平面図である。

【図２】図１に示すＡ−Ａの位置で切った断面図であ
る。

【図３】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図４】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図５】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図６】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図７】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図８】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図９】前記半導体集積回路装置の他の製造方法を説明
するための要部断面図である。

【図１０】前記半導体集積回路装置の他の製造方法を説
明するための要部断面図である。

【図１１】前記半導体集積回路装置の他の製造方法を説
明するための要部断面図である。

【図１２】前記半導体集積回路装置の他の製造方法を説
明するための要部断面図である。

【図１３】前記半導体集積回路装置の他の製造方法を説
明するための要部断面図である。

【図１４】前記半導体集積回路装置の他の製造方法を説
明するための要部断面図である。

【符号の説明】

１…ｐ型半導体基板、２…ｐ型ウエル領域、３…素子間
分離絶縁膜、４…ゲート絶縁膜、５Ａ…ゲート電極、５
Ｂ…ゲート配線、６…ｎ型半導体領域、７…層間絶縁
膜、８…接続孔、９…導電材(第１導電材)、１０…配線
パターン、１１Ａ，１１Ｂ，１１Ｃ…配線(下層配線)、
１２…絶縁材、１３…層間絶縁膜、１４…導電材(第２
導電材)、１５Ａ，１５Ｂ…配線(上層配線)、１５…最
終保護膜、２０…マスク(第１マスク)、２１…マスク
(第２マスク)、２２…マスク(第１マスク)、２３…マス
ク(第２マスク)、Ｑ…ＭＩＳＦＥＴ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜下に形成された下層配線の一
   部の領域に前記層間絶縁膜上に形成される上層配線の一
   部の領域を接続する半導体集積回路装置の製造方法にお
   いて、下記の工程を備えたことを特徴とする半導体集積
   回路装置の製造方法。 （イ）一部の領域の膜厚が他部の領域の膜厚に比べて厚
   い下層配線を形成する工程、（ロ）前記下層配線の一部
   の領域の周囲に、上面の位置が前記下層配線の一部の領
   域の上面の位置とほぼ一致した層間絶縁膜を形成する工
   程、（ハ）前記下層配線の一部の領域の上面上及び前記
   層間絶縁膜の上面上に導電材を形成する工程、（ニ）前
   記導電材にパターンニングを施し、一部の領域が前記下
   層配線の一部の領域に接続される上層配線を形成する工
   程。
2. 【請求項２】 層間絶縁膜下に形成された下層配線の一
   部の領域に前記層間絶縁膜上に形成される上層配線の一
   部の領域を接続する半導体集積回路装置の製造方法にお
   いて、下記の工程を備えたことを特徴とする半導体集積
   回路装置の製造方法。 （イ）第１導電材を形成し、この第１導電材の一部の領
   域上に第１マスクを形成する工程、（ロ）前記第１マス
   クを用いて前記第１導電材の他部の領域にエッチングを
   施し、前記第１導電材の他部の領域の膜厚をその一部の
   領域の膜厚に比べて薄くする工程、（ハ）前記第１マス
   ク上を含む前記第１導電材の他部の領域上に第２マスク
   を形成する工程、（ニ）前記第２マスクを用いて前記第
   １導電材にパターンニングを施し、一部の領域の膜厚が
   他部の領域の膜厚に比べて厚い下層配線を形成する工
   程、（ホ）前記第２マスク、第１マスクの夫々を除去す
   る工程、（ヘ）前記下層配線の一部の領域の周囲に、上
   面の位置が前記下層配線の一部の領域の上面の位置とほ
   ぼ一致した層間絶縁膜を形成する工程、（ト）前記下層
   配線の一部の領域の上面上及び前記層間絶縁膜の上面上
   に第２導電材を形成する工程、（チ）前記第２導電材に
   パターンニングを施し、一部の領域が前記下層配線の一
   部の領域に接続される上層配線を形成する工程。
3. 【請求項３】 層間絶縁膜下に形成された下層配線の一
   部の領域に前記層間絶縁膜上に形成される上層配線の一
   部の領域を接続する半導体集積回路装置の製造方法にお
   いて、下記の工程を備えたことを特徴とする半導体集積
   回路装置の製造方法。 （イ）第１導電材を形成し、この第１導電材の一部の領
   域上に第１マスクを形成する工程、（ロ）前記第１マス
   ク上を含む前記第１導電材の他部の領域上に第２マスク
   を形成する工程、（ハ）前記第２マスクを用いて前記第
   １導電材にパターンニングを施し、下層配線パターンを
   形成する工程、（ニ）前記第２マスクを選択的に除去す
   る工程、（ホ）前記第１マスクを用いて前記下層配線パ
   ターンにエッチングを施し、一部の領域の膜厚が他部の
   領域の膜厚に比べて厚い下層配線を形成する工程、
   （ヘ）前記第１マスク上及び前記下層配線の他部の領域
   上に絶縁材を形成する工程、（ト）前記絶縁材にエッチ
   バック処理又は研削処理を施し、前記下層配線の一部の
   領域の周囲に、上面の位置が前記下層配線の一部の領域
   の上面の位置とほぼ一致した層間絶縁膜を形成すると共
   に、前記第１マスクを除去する工程、（チ）前記下層配
   線の一部の領域の上面上及び前記層間絶縁膜の上面上に
   第２導電材を形成する工程、（リ）前記第２導電材にエ
   ッチングを施し、一部の領域が前記下層配線の一部の領
   域に接続される上層配線を形成する工程。