JPH08330422A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08330422A JPH08330422A JP13367595A JP13367595A JPH08330422A JP H08330422 A JPH08330422 A JP H08330422A JP 13367595 A JP13367595 A JP 13367595A JP 13367595 A JP13367595 A JP 13367595A JP H08330422 A JPH08330422 A JP H08330422A
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Abstract
(57)【要約】
【目的】多層配線の配線間の電気的接続を安定して形成
する。 【構成】半導体基板の表面に層間絶縁膜を挟んで形成さ
れる多層配線の下層の配線と上層の配線の接続におい
て、前記下層の配線の表面にバリアメタルが形成され、
前記下層の配線の側面に前記層間絶縁膜とは異種材料の
サイドウォール絶縁膜が形成され、前記下層の配線上の
前記層間絶縁膜にコンタクト孔が形成され前記孔に導電
体材が充填されて、前記下層の配線と前記上層の配線と
が電気接続される。
する。 【構成】半導体基板の表面に層間絶縁膜を挟んで形成さ
れる多層配線の下層の配線と上層の配線の接続におい
て、前記下層の配線の表面にバリアメタルが形成され、
前記下層の配線の側面に前記層間絶縁膜とは異種材料の
サイドウォール絶縁膜が形成され、前記下層の配線上の
前記層間絶縁膜にコンタクト孔が形成され前記孔に導電
体材が充填されて、前記下層の配線と前記上層の配線と
が電気接続される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に多層配線の上層と下層の配線間の
電気接続に関する。
製造方法に関し、特に多層配線の上層と下層の配線間の
電気接続に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳに代表されるＭＯＳトラ
ンジスタで構成される半導体装置の高集積化は、スケー
リング則に代表される縮小化規則に従う形で微細化実現
の努力が行われ、各種加工技術の発展に支えられて高速
化とともに実現されてきた。
ンジスタで構成される半導体装置の高集積化は、スケー
リング則に代表される縮小化規則に従う形で微細化実現
の努力が行われ、各種加工技術の発展に支えられて高速
化とともに実現されてきた。
【０００３】しかし、スケーリング則を基本とするＭＯ
Ｓトランジスタの微細化が進行し、ゲート電極の長さ
（ゲート長）が０．５μｍ（ハーフミクロン）を下回る
段階に達したところで、単純な寸法縮小だけに頼った微
細化では寄生抵抗や寄生容量が大きくなり、半導体装置
の動作に与える影響（インピーダンスの増加やクロスト
ーク等）が無視できなくなってきた。
Ｓトランジスタの微細化が進行し、ゲート電極の長さ
（ゲート長）が０．５μｍ（ハーフミクロン）を下回る
段階に達したところで、単純な寸法縮小だけに頼った微
細化では寄生抵抗や寄生容量が大きくなり、半導体装置
の動作に与える影響（インピーダンスの増加やクロスト
ーク等）が無視できなくなってきた。
【０００４】そこで、半導体装置の微細化による高集積
化が半導体装置の動作に与える上記の望ましくない影響
を低減すべく、新しい構造や材料が検討されている。
化が半導体装置の動作に与える上記の望ましくない影響
を低減すべく、新しい構造や材料が検討されている。
【０００５】ＭＯＳトランジスタでは、ゲート電極とソ
ース，ドレイン拡散層のＴｉ等の高融点金属によるシリ
サイド化検討等が行われ、配線構造では、低抵抗なＣｕ
を主体とする配線材料や寄生容量を低減する低誘電率の
層間膜の検討等が行われている。また、半導体装置内の
素子配置自由度を向上し、回路設計の自由度を向上し、
エレクトロマイグレーションやストレスマイグレーショ
ンによる配線寿命劣化を阻止する目的で配線間の層間絶
縁膜の化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法に代表さ
れる完全平坦化が検討開発され、報告されている。
ース，ドレイン拡散層のＴｉ等の高融点金属によるシリ
サイド化検討等が行われ、配線構造では、低抵抗なＣｕ
を主体とする配線材料や寄生容量を低減する低誘電率の
層間膜の検討等が行われている。また、半導体装置内の
素子配置自由度を向上し、回路設計の自由度を向上し、
エレクトロマイグレーションやストレスマイグレーショ
ンによる配線寿命劣化を阻止する目的で配線間の層間絶
縁膜の化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法に代表さ
れる完全平坦化が検討開発され、報告されている。
【０００６】しかしながら上述の配線系の改善技術のう
ち現時点で実用化されつつあるのは層間絶縁膜のＣＭＰ
法である。配線材料についてはいずれの配線材料も現状
では加工の難易度が高く、製造装置自体が非常に高価で
ありながら歩留りが低い等などの問題によりコストが膨
れる傾向があり現状ではその実用化は難しい。
ち現時点で実用化されつつあるのは層間絶縁膜のＣＭＰ
法である。配線材料についてはいずれの配線材料も現状
では加工の難易度が高く、製造装置自体が非常に高価で
ありながら歩留りが低い等などの問題によりコストが膨
れる傾向があり現状ではその実用化は難しい。
【０００７】この配線系の新技術は、一朝一夕には半導
体装置の量産工程に適用できず、ゲート長０．２μｍ程
度のＭＯＳトランジスタの量産が立ちあがる１９９７年
頃までは、現在主流で用いられているＡｌを主体とした
配線材料（例えばＡｌ−Ｓｉ−ＣｕやＡｌ−Ｃｕ）と通
常の配線間の層間絶縁膜材料の組み合わせで半導体装置
の配線系が形成される可能性が高いと考えられる。
体装置の量産工程に適用できず、ゲート長０．２μｍ程
度のＭＯＳトランジスタの量産が立ちあがる１９９７年
頃までは、現在主流で用いられているＡｌを主体とした
配線材料（例えばＡｌ−Ｓｉ−ＣｕやＡｌ−Ｃｕ）と通
常の配線間の層間絶縁膜材料の組み合わせで半導体装置
の配線系が形成される可能性が高いと考えられる。
【０００８】一方、上述した配線系の技術開発の進行過
程で、レイアウト面積をより小さくする目的で上層ある
いは下層に存在する配線間相互を接続するスルーホール
部あるいはコンタクト部の配線に専用のパッド部分を設
けずに、引き回しの配線と同じ配線幅の所にスルーホー
ルあるいはコンタクトを設けて物理的かつ電気的に接続
する技術、いわゆるボーダーレスコンタクト法が一般化
し、０．３μｍ程度の設計基準で製造される高速なロジ
ック系の半導体装置ではこの技術が多く利用され始めて
いる。
程で、レイアウト面積をより小さくする目的で上層ある
いは下層に存在する配線間相互を接続するスルーホール
部あるいはコンタクト部の配線に専用のパッド部分を設
けずに、引き回しの配線と同じ配線幅の所にスルーホー
ルあるいはコンタクトを設けて物理的かつ電気的に接続
する技術、いわゆるボーダーレスコンタクト法が一般化
し、０．３μｍ程度の設計基準で製造される高速なロジ
ック系の半導体装置ではこの技術が多く利用され始めて
いる。
【０００９】このボーダーレスコンタクト法は、微細
な、例えば、０．３μｍ程度のスルーホールあるいはコ
ンタクト孔の開口技術の発展が基礎になって実現され
た。
な、例えば、０．３μｍ程度のスルーホールあるいはコ
ンタクト孔の開口技術の発展が基礎になって実現され
た。
【００１０】一方、このボーダレスコンタクト法は、配
線幅にほぼ等しい接続部を開口するため、ステッパーの
ステージの位置精度や光学系レンズの位置精度等が大き
く影響するマスクの重ね合わせ精度の影響を大きく受け
ることがわかってきた。
線幅にほぼ等しい接続部を開口するため、ステッパーの
ステージの位置精度や光学系レンズの位置精度等が大き
く影響するマスクの重ね合わせ精度の影響を大きく受け
ることがわかってきた。
【００１１】そして、Ａｌ系の配線材料はエッチングガ
ス中の弗素と反応して弗素系の非導電性の反応物を生成
し、スルーホール部底面をほぼおおってしまい、スルー
ホール抵抗が本来の１Ω程度から５０Ω程度まで上昇
し、スルーホール抵抗のばらつきも６インチウェハ面内
で５％から４０％程度にまで上昇する。
ス中の弗素と反応して弗素系の非導電性の反応物を生成
し、スルーホール部底面をほぼおおってしまい、スルー
ホール抵抗が本来の１Ω程度から５０Ω程度まで上昇
し、スルーホール抵抗のばらつきも６インチウェハ面内
で５％から４０％程度にまで上昇する。
【００１２】マスクの重ね合わせ精度は、スルーホール
やコンタクトの開口寸法にもよるが、ｉ線を光源とした
ステッパでは０．３μｍ程度の開口に対して最大０．０
５μｍ程度であり、下層のＡｌを主体とした材料で形成
された金属配線の重ね合わせ精度も同様に最大０．０５
μｍ程度であるから、金属配線とスルーホールの開口部
が互いに反する方向にずれてマスクが重ね合わされると
最大で０．１μｍに達し、Ａｌ系配線材料と弗素を含む
エッチングガスとの反応で生ずる上述のスルーホール抵
抗の上昇は容易に生じてしまう。
やコンタクトの開口寸法にもよるが、ｉ線を光源とした
ステッパでは０．３μｍ程度の開口に対して最大０．０
５μｍ程度であり、下層のＡｌを主体とした材料で形成
された金属配線の重ね合わせ精度も同様に最大０．０５
μｍ程度であるから、金属配線とスルーホールの開口部
が互いに反する方向にずれてマスクが重ね合わされると
最大で０．１μｍに達し、Ａｌ系配線材料と弗素を含む
エッチングガスとの反応で生ずる上述のスルーホール抵
抗の上昇は容易に生じてしまう。
【００１３】一般に半導体装置の量産工程で、この低い
マスクの重ね合わせが認められると、パターニングされ
たフォトレジストを剥離して、フォトリソグラフィ工程
を再び行う。しかし、この配線系の再工事は、配線工程
の製造日数が生命線であるゲート・アレイ（Ｇ／Ａ）や
セルベースＩＣと言ったＡＳＩＣ（Ａｐｐｌｉｃａｔｉ
ｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）にとっては大きな障害
となってくる。
マスクの重ね合わせが認められると、パターニングされ
たフォトレジストを剥離して、フォトリソグラフィ工程
を再び行う。しかし、この配線系の再工事は、配線工程
の製造日数が生命線であるゲート・アレイ（Ｇ／Ａ）や
セルベースＩＣと言ったＡＳＩＣ（Ａｐｐｌｉｃａｔｉ
ｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）にとっては大きな障害
となってくる。
【００１４】ここで、従来のボーダレスコンタクトを用
いる配線間の接続について、図６を参照して説明する。
図６は、従来の配線構造を有したＡｌ−Ｃｕを配線材料
とする２層の配線間を接続する製造工程を示した断面図
である。
いる配線間の接続について、図６を参照して説明する。
図６は、従来の配線構造を有したＡｌ−Ｃｕを配線材料
とする２層の配線間を接続する製造工程を示した断面図
である。
【００１５】図６（ａ）に示すように、公知の手法によ
って第１の層間絶縁膜１０１をシリコン酸化膜で形成し
た後、積層配線を形成する。すなわち、第１のバリアメ
タル１０２と第１の金属配線１０３と第２のバリアメタ
ル１０４を連続スパッタし、公知の手法によって線幅が
０．３５μｍ幅の金属配線をパターニングする。
って第１の層間絶縁膜１０１をシリコン酸化膜で形成し
た後、積層配線を形成する。すなわち、第１のバリアメ
タル１０２と第１の金属配線１０３と第２のバリアメタ
ル１０４を連続スパッタし、公知の手法によって線幅が
０．３５μｍ幅の金属配線をパターニングする。
【００１６】次に、第２の層間絶縁膜１０５を化学気相
成長（ＣＶＤ）法によるシリコン酸化膜で形成し、ＣＭ
Ｐ法によって平坦化する。ここで、第２の層間絶縁膜１
０５の膜厚は第１の金属配線上面から第２の層間絶縁膜
の表面までで５００ｎｍ程度である。このようにして、
第２の層間絶縁膜１０５にスルーホールとして０．３μ
ｍ程度の開孔を設けるために、公知のフォトリソグラフ
ィ技術を用いて寸法が０．３μｍ程度のレジストマスク
１０６を形成する。
成長（ＣＶＤ）法によるシリコン酸化膜で形成し、ＣＭ
Ｐ法によって平坦化する。ここで、第２の層間絶縁膜１
０５の膜厚は第１の金属配線上面から第２の層間絶縁膜
の表面までで５００ｎｍ程度である。このようにして、
第２の層間絶縁膜１０５にスルーホールとして０．３μ
ｍ程度の開孔を設けるために、公知のフォトリソグラフ
ィ技術を用いて寸法が０．３μｍ程度のレジストマスク
１０６を形成する。
【００１７】次に、図６（ｂ）に示すように、反応性イ
オンエッチング（ＲＩＥ）によって第２の層間絶縁膜１
０５に対してスルーホール１０７を形成する。このとき
のドライエッチング時間は、第２の層間絶縁膜１０５の
膜厚のバラツキによるエッチングの抜け不良を発生させ
ないため、第１の金属配線１０３上面の第２の層間絶縁
膜１０５の膜厚に対して２０％のオーバーエッチングに
なるように設定される。
オンエッチング（ＲＩＥ）によって第２の層間絶縁膜１
０５に対してスルーホール１０７を形成する。このとき
のドライエッチング時間は、第２の層間絶縁膜１０５の
膜厚のバラツキによるエッチングの抜け不良を発生させ
ないため、第１の金属配線１０３上面の第２の層間絶縁
膜１０５の膜厚に対して２０％のオーバーエッチングに
なるように設定される。
【００１８】この場合、図６（ｂ）に示すように、ドラ
イエッチング中にエッチングガスに対して第１の金属配
線１０３の配線側壁１０８が暴露すると、スルーホール
１０７の底部にエッチングガスと第１の金属配線が反応
して生じた高抵抗化合物１０９が形成される。これは、
Ａｌと弗素の化合物である。
イエッチング中にエッチングガスに対して第１の金属配
線１０３の配線側壁１０８が暴露すると、スルーホール
１０７の底部にエッチングガスと第１の金属配線が反応
して生じた高抵抗化合物１０９が形成される。これは、
Ａｌと弗素の化合物である。
【００１９】次に、図６（ｃ）に示すように、第３のバ
リアメタル１１０と埋め込みプラグ１１１を形成し、第
２の金属配線１１２を先述した第１の金属配線１０３と
同様な方法で形成する。
リアメタル１１０と埋め込みプラグ１１１を形成し、第
２の金属配線１１２を先述した第１の金属配線１０３と
同様な方法で形成する。
【００２０】
【発明が解決しようとする課題】このような従来の技術
による配線間の接続方法においては、図６（ａ）に示し
た低いマスク重ね合わせ精度の場合には、スルーホール
底部に高抵抗化合物が形成され、この高抵抗化合物は、
フォトレジストを剥離する有機溶剤による剥離手段によ
っては除去することができず、スルーホール抵抗を増大
させるとともに、ウェハ面内のスルーホール抵抗のバラ
ツキも増大させる。
による配線間の接続方法においては、図６（ａ）に示し
た低いマスク重ね合わせ精度の場合には、スルーホール
底部に高抵抗化合物が形成され、この高抵抗化合物は、
フォトレジストを剥離する有機溶剤による剥離手段によ
っては除去することができず、スルーホール抵抗を増大
させるとともに、ウェハ面内のスルーホール抵抗のバラ
ツキも増大させる。
【００２１】例えば先述したように、この高抵抗化合物
の存在によってスルーホール抵抗が本来の１Ω程度から
５０Ω程度まで上昇し、スルーホール抵抗のバラツキも
６インチウェハ面内で５％から４０％程度にまで上昇す
る。
の存在によってスルーホール抵抗が本来の１Ω程度から
５０Ω程度まで上昇し、スルーホール抵抗のバラツキも
６インチウェハ面内で５％から４０％程度にまで上昇す
る。
【００２２】このため、半導体装置の量産では、上記の
様にマスクの重ね合わせ精度が低い事が認識されたウェ
ハでは、フォトレジストの剥離を行いフォトリソグラフ
ィ工程の再工事が必須になる。しかし、ＡＳＩＣに代表
されるように工期が重視される半導体装置では、上記の
理由によるフォトリソグラフィ工程の再工事による製造
工期の増加は致命的な欠点になる。
様にマスクの重ね合わせ精度が低い事が認識されたウェ
ハでは、フォトレジストの剥離を行いフォトリソグラフ
ィ工程の再工事が必須になる。しかし、ＡＳＩＣに代表
されるように工期が重視される半導体装置では、上記の
理由によるフォトリソグラフィ工程の再工事による製造
工期の増加は致命的な欠点になる。
【００２３】本発明の目的は、このボーダレスコンタク
ト法を用い多層配線間のスルーホールを形成する場合
に、このスルーホール部の電気抵抗あるいはそのバラツ
キの低減を図るとともに、その製造工程を安定化させる
ことにある。
ト法を用い多層配線間のスルーホールを形成する場合
に、このスルーホール部の電気抵抗あるいはそのバラツ
キの低減を図るとともに、その製造工程を安定化させる
ことにある。
【００２４】
【課題を解決するための手段】このために本発明では、
半導体基板の表面に層間絶縁膜を挟んで形成される多層
配線の下層の配線と上層の配線の接続において、前記下
層の配線の表面にバリアメタルが形成され、前記下層の
配線の側面に前記層間絶縁膜とは異種材料のサイドウォ
ール絶縁膜が形成され、前記下層の配線上の前記層間絶
縁膜にコンタクト孔が形成され前記孔に導電体材が充填
されて、前記下層の配線と前記上層の配線とが電気接続
される。
半導体基板の表面に層間絶縁膜を挟んで形成される多層
配線の下層の配線と上層の配線の接続において、前記下
層の配線の表面にバリアメタルが形成され、前記下層の
配線の側面に前記層間絶縁膜とは異種材料のサイドウォ
ール絶縁膜が形成され、前記下層の配線上の前記層間絶
縁膜にコンタクト孔が形成され前記孔に導電体材が充填
されて、前記下層の配線と前記上層の配線とが電気接続
される。
【００２５】ここで、前記サイドウォール絶縁膜が過剰
のシリコン原子を含有するシリコン酸化膜で構成され
る。
のシリコン原子を含有するシリコン酸化膜で構成され
る。
【００２６】あるいは、前記下層の配線がアルミ金属を
含む金属で構成され、前記バリアメタルが窒化チタン膜
で構成され、前記サイドウォール絶縁膜がアルミナ膜で
構成される。
含む金属で構成され、前記バリアメタルが窒化チタン膜
で構成され、前記サイドウォール絶縁膜がアルミナ膜で
構成される。
【００２７】そして、この製造方法は、前記層間絶縁膜
上に前記バリアメタルの形成された前記下層の配線を配
設する工程と、前記下層の配線と前記層間絶縁膜とを被
覆する前記過剰のシリコン原子を含有するシリコン酸化
膜を堆積させる工程と、異方性のドライエッチングで前
記過剰のシリコン原子を含有するシリコン酸化膜を全面
エッチングし前記下層の配線の側壁に前記サイドウォー
ル絶縁膜を形成する工程とを含む。
上に前記バリアメタルの形成された前記下層の配線を配
設する工程と、前記下層の配線と前記層間絶縁膜とを被
覆する前記過剰のシリコン原子を含有するシリコン酸化
膜を堆積させる工程と、異方性のドライエッチングで前
記過剰のシリコン原子を含有するシリコン酸化膜を全面
エッチングし前記下層の配線の側壁に前記サイドウォー
ル絶縁膜を形成する工程とを含む。
【００２８】あるいは、この製造方法は、前記層間絶縁
膜上に前記バリアメタルの形成された前記下層の配線を
配設する工程と、前記下層の配線を陽極酸化し前記下層
の配線の側壁のみをアルミナ膜に変換し前記下層の配線
の側壁に前記サイドウォール絶縁膜を形成する工程とを
含む。
膜上に前記バリアメタルの形成された前記下層の配線を
配設する工程と、前記下層の配線を陽極酸化し前記下層
の配線の側壁のみをアルミナ膜に変換し前記下層の配線
の側壁に前記サイドウォール絶縁膜を形成する工程とを
含む。
【００２９】
【実施例】次に、本発明を図面を参照して説明する。図
１および図２は本発明の製造方法を工程順に示す断面図
である。なお、本発明の構造についてはこの製造方法の
説明の中で示される。
１および図２は本発明の製造方法を工程順に示す断面図
である。なお、本発明の構造についてはこの製造方法の
説明の中で示される。
【００３０】図１（ａ）に示すように、ＣＶＤ法による
シリコン酸化膜で第１の層間絶縁膜１を形成する。この
第１の層間絶縁膜１上に、膜厚が５０ｎｍの第１の窒化
チタン膜２、膜厚が５００ｎｍ程度の第１の金属配線３
および膜厚が２５ｎｍの第２の窒化チタン膜４を連続ス
パッタ法で堆積させる。そして、公知の微細加工技術を
用いて線幅が０．３５μｍ程度の積層する配線を形成す
る。ここで、第１の金属配線３はＡｌ−Ｃｕの合金で構
成される。
シリコン酸化膜で第１の層間絶縁膜１を形成する。この
第１の層間絶縁膜１上に、膜厚が５０ｎｍの第１の窒化
チタン膜２、膜厚が５００ｎｍ程度の第１の金属配線３
および膜厚が２５ｎｍの第２の窒化チタン膜４を連続ス
パッタ法で堆積させる。そして、公知の微細加工技術を
用いて線幅が０．３５μｍ程度の積層する配線を形成す
る。ここで、第１の金属配線３はＡｌ−Ｃｕの合金で構
成される。
【００３１】次に、図１（ｂ）に示すように、前述の第
１の窒化チタン膜２と第１の金属配線３と第２の窒化チ
タン膜４とで構成される積層配線を被覆する絶縁薄膜５
を堆積させる。ここで、この絶縁薄膜はシリコン原子を
過剰に含有するシリコン酸化膜（以下、ＳＲＯ膜と呼称
する）であり、その膜厚は１００ｎｍ程度に設定され
る。
１の窒化チタン膜２と第１の金属配線３と第２の窒化チ
タン膜４とで構成される積層配線を被覆する絶縁薄膜５
を堆積させる。ここで、この絶縁薄膜はシリコン原子を
過剰に含有するシリコン酸化膜（以下、ＳＲＯ膜と呼称
する）であり、その膜厚は１００ｎｍ程度に設定され
る。
【００３２】ここで以下、ＳＲＯ膜の形成方法について
簡単に述べる。この膜の形成方法は基本的にプラズマＣ
ＶＤ法による二酸化シリコン膜の成膜方法と同じであ
る。すなわち、減圧の可能な反応室を有するプラズマＣ
ＶＤ炉において、炉の温度を３００℃〜４００℃に設定
し、反応ガスとしてモノシランと亜酸化窒素のガスをそ
れぞれ別のガス導入口を通して反応室内に入れる。ここ
で、これらのガスの全圧力を１ｍＴｏｒｒ程度にする。
この成膜方法で二酸化シリコン膜に過剰のシリコンを含
有させる。そのためにモノシランと亜酸化窒素のガス流
量比を変え、モノシランのガス流量を増加させる。ここ
でモノシランのガス流量比が増えるに従い過剰のシリコ
ン量は増加する。このようにして過剰シリコンを含有し
たシリコン酸化物の薄膜すなわちＳＲＯ膜が形成され
る。このＳＲＯ膜は二酸化シリコン（ＳｉＯ2 ）膜に微
小なシリコン集合体の混入した構造の絶縁物である。
簡単に述べる。この膜の形成方法は基本的にプラズマＣ
ＶＤ法による二酸化シリコン膜の成膜方法と同じであ
る。すなわち、減圧の可能な反応室を有するプラズマＣ
ＶＤ炉において、炉の温度を３００℃〜４００℃に設定
し、反応ガスとしてモノシランと亜酸化窒素のガスをそ
れぞれ別のガス導入口を通して反応室内に入れる。ここ
で、これらのガスの全圧力を１ｍＴｏｒｒ程度にする。
この成膜方法で二酸化シリコン膜に過剰のシリコンを含
有させる。そのためにモノシランと亜酸化窒素のガス流
量比を変え、モノシランのガス流量を増加させる。ここ
でモノシランのガス流量比が増えるに従い過剰のシリコ
ン量は増加する。このようにして過剰シリコンを含有し
たシリコン酸化物の薄膜すなわちＳＲＯ膜が形成され
る。このＳＲＯ膜は二酸化シリコン（ＳｉＯ2 ）膜に微
小なシリコン集合体の混入した構造の絶縁物である。
【００３３】次に、図１（ｃ）に示すように、絶縁薄膜
５をＲＩＥの異方性エッチングで全面エッチングする。
ここで、全面エッチングに使用する反応ガスはＳＦ6 と
ＨＢｒの混合ガスである。このエッチバックにより、第
１の窒化チタン膜２、第１の金属配線３および第２の窒
化チタン膜の側壁に側壁保護膜６すなわちサイドウォー
ル絶縁膜を形成する。ここで、この側壁保護膜６はＳＲ
Ｏ膜で構成される。
５をＲＩＥの異方性エッチングで全面エッチングする。
ここで、全面エッチングに使用する反応ガスはＳＦ6 と
ＨＢｒの混合ガスである。このエッチバックにより、第
１の窒化チタン膜２、第１の金属配線３および第２の窒
化チタン膜の側壁に側壁保護膜６すなわちサイドウォー
ル絶縁膜を形成する。ここで、この側壁保護膜６はＳＲ
Ｏ膜で構成される。
【００３４】次に、図２（ａ）に示すように、第２の層
間絶縁膜７をＣＶＤ法によるシリコン酸化膜で形成し、
このシリコン酸化膜をＣＭＰ法によって平坦化する。こ
こで、第２の層間絶縁膜７の膜厚は第１の金属配線上面
から第２の層間絶縁膜の表面まで５００ｎｍ程度であ
る。このようにして、第２の層間絶縁膜７にスルーホー
ルとして０．３μｍ程度の開孔を設けるために、公知の
フォトリソグラフィ技術を用いて寸法が０．３μｍ程度
のレジストマスク８を形成する。ここで、マスク重ね合
わせズレが生じているものとする。
間絶縁膜７をＣＶＤ法によるシリコン酸化膜で形成し、
このシリコン酸化膜をＣＭＰ法によって平坦化する。こ
こで、第２の層間絶縁膜７の膜厚は第１の金属配線上面
から第２の層間絶縁膜の表面まで５００ｎｍ程度であ
る。このようにして、第２の層間絶縁膜７にスルーホー
ルとして０．３μｍ程度の開孔を設けるために、公知の
フォトリソグラフィ技術を用いて寸法が０．３μｍ程度
のレジストマスク８を形成する。ここで、マスク重ね合
わせズレが生じているものとする。
【００３５】次に、図２（ｂ）に示すように、ＲＩＥに
よって第２の層間絶縁膜７にスルーホール９を形成す
る。このときのドライエッチング時間は、第２の層間絶
縁膜７の膜厚のバラツキによるエッチングの抜け不良を
発生させないため、第１の金属配線３上面の第２の層間
絶縁膜７の膜厚に対して４０％程度のオーバーエッチン
グになるように設定される。
よって第２の層間絶縁膜７にスルーホール９を形成す
る。このときのドライエッチング時間は、第２の層間絶
縁膜７の膜厚のバラツキによるエッチングの抜け不良を
発生させないため、第１の金属配線３上面の第２の層間
絶縁膜７の膜厚に対して４０％程度のオーバーエッチン
グになるように設定される。
【００３６】ここで、上記ドライエッチングの条件につ
いて図３で説明する。ドライエッチング装置としてはマ
グネトロン型のＲＩＥ装置を用いる。この場合の装置の
高周波電源の周波数は通常に用いる１３．５６ＭＨｚで
ある。更に反応ガスとしてＣ4 Ｆ8 ガスあるいはＣＨ2
Ｆ2 とＣＦ4 との混合ガスを導入する。図３は反応ガス
がＣ4 Ｆ8 の場合でＳＲＯ膜のエッチング速度と二酸化
シリコン膜のエッチング速度の比とＳＲＯ膜中に含まれ
るシリコン量との関係を示すグラフである。図３に示す
ようにＳＲＯ膜中のシリコン量が４０％以上になると前
記エッチング比は０．０５以下になる。ここでＳＲＯ膜
中のシリコン量が約３３．３％の場合が二酸化シリコン
膜に相当する。このことは、二酸化シリコン膜より約７
％以上の過剰シリコンを含有するＳＲＯ膜であれば、ス
ルーホール９の形成工程で前述のマスク重ね合わせズレ
で露出する側壁保護膜６はほとんどエッチングされない
ことを示す。
いて図３で説明する。ドライエッチング装置としてはマ
グネトロン型のＲＩＥ装置を用いる。この場合の装置の
高周波電源の周波数は通常に用いる１３．５６ＭＨｚで
ある。更に反応ガスとしてＣ4 Ｆ8 ガスあるいはＣＨ2
Ｆ2 とＣＦ4 との混合ガスを導入する。図３は反応ガス
がＣ4 Ｆ8 の場合でＳＲＯ膜のエッチング速度と二酸化
シリコン膜のエッチング速度の比とＳＲＯ膜中に含まれ
るシリコン量との関係を示すグラフである。図３に示す
ようにＳＲＯ膜中のシリコン量が４０％以上になると前
記エッチング比は０．０５以下になる。ここでＳＲＯ膜
中のシリコン量が約３３．３％の場合が二酸化シリコン
膜に相当する。このことは、二酸化シリコン膜より約７
％以上の過剰シリコンを含有するＳＲＯ膜であれば、ス
ルーホール９の形成工程で前述のマスク重ね合わせズレ
で露出する側壁保護膜６はほとんどエッチングされない
ことを示す。
【００３７】なお、このドライエッチングによるスルー
ホール形成では、第２の窒化チタン膜４もほとんどエッ
チングされない。このように、第１の金属配線３は側壁
保護膜６および第２の窒化チタン膜４でその周囲を保護
されるために、マスク重ね合わせズレが例えあっても金
属配線の表面が露出することなく、従来の技術で生じて
いた高抵抗化合物の形成は完全に抑制されるようにな
る。
ホール形成では、第２の窒化チタン膜４もほとんどエッ
チングされない。このように、第１の金属配線３は側壁
保護膜６および第２の窒化チタン膜４でその周囲を保護
されるために、マスク重ね合わせズレが例えあっても金
属配線の表面が露出することなく、従来の技術で生じて
いた高抵抗化合物の形成は完全に抑制されるようにな
る。
【００３８】次に、図２（ｃ）に示すように、第３の窒
化チタン膜１２と埋め込みプラグ１１を形成し、第２の
金属配線１２を先述した第１の金属配線３と同様な方法
で形成する。ここで、埋め込みプラグ１１はタングステ
ン金属で形成される。
化チタン膜１２と埋め込みプラグ１１を形成し、第２の
金属配線１２を先述した第１の金属配線３と同様な方法
で形成する。ここで、埋め込みプラグ１１はタングステ
ン金属で形成される。
【００３９】図２（ｃ）に示す第１の金属配線３は、第
１の層間絶縁膜１上に多数形成される。そして、これら
の第１の金属配線間は第２の層間絶縁膜７で互いに電気
的に絶縁される。そこで、側壁保護膜６すなわちＳＲＯ
膜の絶縁性を確保する必要がある。
１の層間絶縁膜１上に多数形成される。そして、これら
の第１の金属配線間は第２の層間絶縁膜７で互いに電気
的に絶縁される。そこで、側壁保護膜６すなわちＳＲＯ
膜の絶縁性を確保する必要がある。
【００４０】図４にＳＲＯ膜の比抵抗及び比誘電率とＳ
ＲＯ膜中の過剰シリコン量との関係を示す。ここでＳＲ
Ｏ膜の膜厚は１００ｎｍであり、比抵抗は印加電界の低
い（１×１０6 ｖ／ｃｍ以下）場合の値である。先述し
た金属配線間の許容できるリーク電流は１０-15 アンペ
アーのオーダーとなっており、前記比抵抗値は１０12以
上あれば十分対応できる範囲となる。ＳＲＯ膜の場合に
は、図４から分るように５０ａｔ％以下のシリコン量で
あればこの条件を満たす。ここで、図３で述べたように
３３．３％のシリコン量の場合が二酸化シリコン膜に相
当することを考慮すると、二酸化シリコン膜中の過剰シ
リコン量が約１６ａｔ％以下であれば上記条件を満足す
ることになる。又この範囲であれば、ＳＲＯ膜の比誘電
率は４．５以下となり、二酸化シリコン膜のそれより１
０％程度増加するだけで問題は生じない。
ＲＯ膜中の過剰シリコン量との関係を示す。ここでＳＲ
Ｏ膜の膜厚は１００ｎｍであり、比抵抗は印加電界の低
い（１×１０6 ｖ／ｃｍ以下）場合の値である。先述し
た金属配線間の許容できるリーク電流は１０-15 アンペ
アーのオーダーとなっており、前記比抵抗値は１０12以
上あれば十分対応できる範囲となる。ＳＲＯ膜の場合に
は、図４から分るように５０ａｔ％以下のシリコン量で
あればこの条件を満たす。ここで、図３で述べたように
３３．３％のシリコン量の場合が二酸化シリコン膜に相
当することを考慮すると、二酸化シリコン膜中の過剰シ
リコン量が約１６ａｔ％以下であれば上記条件を満足す
ることになる。又この範囲であれば、ＳＲＯ膜の比誘電
率は４．５以下となり、二酸化シリコン膜のそれより１
０％程度増加するだけで問題は生じない。
【００４１】以上、ＳＲＯ膜を側壁保護膜として用いる
場合には、先述したような膜のドライエッチング耐性
（図３で示した）及び上記の絶縁性（図４で示した）を
勘案して、二酸化シリコン膜に過剰シリコンが７〜１６
ａｔ％含有されるＳＲＯ膜の好ましいことが分かる。
場合には、先述したような膜のドライエッチング耐性
（図３で示した）及び上記の絶縁性（図４で示した）を
勘案して、二酸化シリコン膜に過剰シリコンが７〜１６
ａｔ％含有されるＳＲＯ膜の好ましいことが分かる。
【００４２】本実施例では、第１の金属配線の側壁保護
膜としてＳＲＯ膜を用いる場合について詳述したが、こ
れ以外の絶縁膜でもよい。
膜としてＳＲＯ膜を用いる場合について詳述したが、こ
れ以外の絶縁膜でもよい。
【００４３】次に、第２の実施例について図５に基づい
て説明する。図５は本発明の第２の実施例の半導体装置
の製造方法を示すための工程順の断面図である。以下、
製造方法の説明で本発明の構造も説明される。
て説明する。図５は本発明の第２の実施例の半導体装置
の製造方法を示すための工程順の断面図である。以下、
製造方法の説明で本発明の構造も説明される。
【００４４】図５（ａ）に示すように、第１の層間絶縁
膜１の表面に第１の窒化チタン層２、第１の金属配線３
および第２の窒化チタン膜４を線幅０．３μｍにパター
ニングして形成する。ここで、第１の金属配線３はＡｌ
とＣｕの合金であり、その膜厚は５００ｎｍ程度であ
る。また、第１の窒化チタン膜および第２の窒化チタン
膜の膜厚は、ともに３０ｎｍ程度に設定される。
膜１の表面に第１の窒化チタン層２、第１の金属配線３
および第２の窒化チタン膜４を線幅０．３μｍにパター
ニングして形成する。ここで、第１の金属配線３はＡｌ
とＣｕの合金であり、その膜厚は５００ｎｍ程度であ
る。また、第１の窒化チタン膜および第２の窒化チタン
膜の膜厚は、ともに３０ｎｍ程度に設定される。
【００４５】次に、第１の金属配線の側面を陽極化成す
る。このようにして、図５（ｂ）に示すように、膜厚が
１０ｎｍ程度の側壁アルミナ膜１３を第１の金属配線３
の側壁に形成する。ここで、このＡｌの陽極化成すなわ
ち陽極酸化はシュウ酸の水溶液あるいはホウ酸とエチレ
ングリコールの混合溶液中での電気化学反応で行なわれ
る。この場合、第１の金属配線に正電圧を印加し水溶液
を接地電位にする。前述のシュウ酸の水溶液では、陽極
化成で形成されるアルミナ膜は多孔質となり、ボウ酸の
水溶液では、このアルミナ膜は緻密な膜になる。本発明
では、どちらのアルミナ膜を使用してもよい。なお、こ
の陽極化成の工程では、前述の第１の窒化チタン膜２あ
るいは第２の窒化チタン膜４は電気化学反応せず全く変
化しないことが確められている。
る。このようにして、図５（ｂ）に示すように、膜厚が
１０ｎｍ程度の側壁アルミナ膜１３を第１の金属配線３
の側壁に形成する。ここで、このＡｌの陽極化成すなわ
ち陽極酸化はシュウ酸の水溶液あるいはホウ酸とエチレ
ングリコールの混合溶液中での電気化学反応で行なわれ
る。この場合、第１の金属配線に正電圧を印加し水溶液
を接地電位にする。前述のシュウ酸の水溶液では、陽極
化成で形成されるアルミナ膜は多孔質となり、ボウ酸の
水溶液では、このアルミナ膜は緻密な膜になる。本発明
では、どちらのアルミナ膜を使用してもよい。なお、こ
の陽極化成の工程では、前述の第１の窒化チタン膜２あ
るいは第２の窒化チタン膜４は電気化学反応せず全く変
化しないことが確められている。
【００４６】次に、第１の実施例で説明したのと同様に
第２の層間絶縁膜の形成、スルーホールの形成および第
２の金属配線を形成を行なう。
第２の層間絶縁膜の形成、スルーホールの形成および第
２の金属配線を形成を行なう。
【００４７】なお、スルーホール形成では、先述したよ
うに第２の窒化チタン膜４はほとんどエッチングされな
いし、第１の金属配線３の側壁に形成した側壁アルミナ
膜１３もエッチングされずに残存する。このように、第
１の金属配線３は窒化チタン膜４と側壁アルミナ膜５と
でその周囲を保護されるために、先述したようなマスク
の重ね合わせズレがあっても金属配線の表面が露出する
ことなく、従来の技術で生じたような高抵抗化合物の形
成は完全に抑制されるようになる。
うに第２の窒化チタン膜４はほとんどエッチングされな
いし、第１の金属配線３の側壁に形成した側壁アルミナ
膜１３もエッチングされずに残存する。このように、第
１の金属配線３は窒化チタン膜４と側壁アルミナ膜５と
でその周囲を保護されるために、先述したようなマスク
の重ね合わせズレがあっても金属配線の表面が露出する
ことなく、従来の技術で生じたような高抵抗化合物の形
成は完全に抑制されるようになる。
【００４８】以上の実施例では、ボーダーレスコンタク
ト孔の形成について説明しているが、金属配線のスルー
ホール部あるいはコンタクト部にマスクの重ね合わせ用
のバッド構造を有する通常の金属配線に対しても、本発
明の適用が可能であることに言及しておく。
ト孔の形成について説明しているが、金属配線のスルー
ホール部あるいはコンタクト部にマスクの重ね合わせ用
のバッド構造を有する通常の金属配線に対しても、本発
明の適用が可能であることに言及しておく。
【００４９】
【発明の効果】以上説明したように本発明は、多層配線
の層間絶縁膜にスルーホールを形成する場合に、下層の
金属配線の側面に、スルーホールを形成するドライエッ
チングに使用する反応ガスに対して安定な側壁保護膜を
設ける。このため、マスクの重ね合わせ精度が重要にな
るボーダーレスコンタクトの開孔において、マスクの重
ね合わせ精度が低くてもドライエッチングに使用する反
応ガスに下層の金属配線は暴露されない。
の層間絶縁膜にスルーホールを形成する場合に、下層の
金属配線の側面に、スルーホールを形成するドライエッ
チングに使用する反応ガスに対して安定な側壁保護膜を
設ける。このため、マスクの重ね合わせ精度が重要にな
るボーダーレスコンタクトの開孔において、マスクの重
ね合わせ精度が低くてもドライエッチングに使用する反
応ガスに下層の金属配線は暴露されない。
【００５０】このようにして本発明では、通常、ドライ
エッチングの反応ガスと金属配線材料が反応して高抵抗
化合物を生成するようなドライエッチングでスルーホー
ルの開孔を行っても、このような化合物は生成されず、
スルーホール抵抗やスルーホール抵抗のウェハ面内バラ
ツキは大幅に低減される。
エッチングの反応ガスと金属配線材料が反応して高抵抗
化合物を生成するようなドライエッチングでスルーホー
ルの開孔を行っても、このような化合物は生成されず、
スルーホール抵抗やスルーホール抵抗のウェハ面内バラ
ツキは大幅に低減される。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】本発明に使用するＳＲＯ膜のドライエッチング
特性を示すグラフである。
特性を示すグラフである。
【図４】本発明に使用するＳＲＯ膜の絶縁特性を示すグ
ラフである。
ラフである。
【図５】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図６】従来の技術を説明する工程順の断面図である。
１，１０１ 第１の層間絶縁膜 ２ 第１の窒化チタン膜 ３，１０３ 第１の金属配線 ４ 第２の窒化チタン膜 ５ 絶縁薄膜 ６ 側壁保護膜 ７，１０５ 第２の層間絶縁膜 ８，１０６ レジストマスク ９，１０７ スルーホール １０ 第３の窒化チタン膜 １１，１１１ 埋め込みプラグ １２，１１２ 第２の金属配線 １３ 側壁アルミナ膜 １０２ 第１のバリアメタル １０４ 第２のバリアメタル １０８ 配線側壁 １０９ 高抵抗化合物 １１０ 第３のバリアメタル
Claims (5)
- 【請求項１】 半導体基板の表面に層間絶縁膜を挟んで
形成される多層配線の下層の配線と上層の配線の接続に
おいて、前記下層の配線の表面にバリアメタルが形成さ
れ、前記下層の配線の側面に前記層間絶縁膜とは異種材
料のサイドウォール絶縁膜が形成され、前記下層の配線
上の前記層間絶縁膜にコンタクト孔が形成され前記孔に
導電体材が充填されて、前記下層の配線と前記上層の配
線とが電気接続されていることを特徴とする半導体装
置。 - 【請求項２】 前記サイドウォール絶縁膜が過剰のシリ
コン原子を含有するシリコン酸化膜で構成されることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記下層の配線がアルミ金属を含む金属
で構成され、前記バリアメタルが窒化チタン膜で構成さ
れ、前記サイドウォール絶縁膜がアルミナ膜で構成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記層間絶縁膜上に前記バリアメタルの
形成された前記下層の配線を配設する工程と、前記下層
の配線と前記層間絶縁膜とを被覆する前記過剰のシリコ
ン原子を含有するシリコン酸化膜を堆積させる工程と、
異方性のドライエッチングで前記過剰のシリコン原子を
含有するシリコン酸化膜を全面エッチングし前記下層の
配線の側壁に前記サイドウォール絶縁膜を形成する工程
とを含むことを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項５】 前記層間絶縁膜上に前記バリアメタルの
形成された前記下層の配線を配設する工程と、前記下層
の配線を陽極酸化し前記下層の配線の側壁のみをアルミ
ナ膜に変換し前記下層の配線の側壁に前記サイドウォー
ル絶縁膜を形成する工程とを含むことを特徴とする請求
項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13367595A JPH08330422A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13367595A JPH08330422A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330422A true JPH08330422A (ja) | 1996-12-13 |
Family
ID=15110270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13367595A Pending JPH08330422A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330422A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274339B1 (ko) * | 1997-06-30 | 2001-01-15 | 김영환 | 반도체소자의금속배선형성방법 |
| KR20030056928A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 및 그의 형성 방법 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243431A (ja) * | 1988-01-20 | 1989-09-28 | Philips Gloeilampenfab:Nv | 電子装置の一部を構成する下部構造に電気的接続を形成する方法 |
| JPH05114598A (ja) * | 1991-10-21 | 1993-05-07 | Sharp Corp | 半導体集積装置及びその製造方法 |
| JPH0645452A (ja) * | 1992-03-02 | 1994-02-18 | Motorola Inc | バイア構造とこれを有する半導体デバイスを形成する方法 |
-
1995
- 1995-05-31 JP JP13367595A patent/JPH08330422A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243431A (ja) * | 1988-01-20 | 1989-09-28 | Philips Gloeilampenfab:Nv | 電子装置の一部を構成する下部構造に電気的接続を形成する方法 |
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| JPH0645452A (ja) * | 1992-03-02 | 1994-02-18 | Motorola Inc | バイア構造とこれを有する半導体デバイスを形成する方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100274339B1 (ko) * | 1997-06-30 | 2001-01-15 | 김영환 | 반도체소자의금속배선형성방법 |
| KR20030056928A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 및 그의 형성 방법 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8680596B2 (en) | 2005-09-30 | 2014-03-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |