JPH01243431A - 電子装置の一部を構成する下部構造に電気的接続を形成する方法 - Google Patents
電子装置の一部を構成する下部構造に電気的接続を形成する方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 91
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 94
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 94
- 238000001020 plasma etching Methods 0.000 claims abstract description 40
- 239000011810 insulating material Substances 0.000 claims abstract description 39
- 239000004020 conductor Substances 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 238000006555 catalytic reaction Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 239000000470 constituent Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 150000002739 metals Chemical class 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract description 7
- 239000011347 resin Substances 0.000 abstract description 6
- 229920005989 resin Polymers 0.000 abstract description 6
- 230000001627 detrimental effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 93
- 210000002381 plasma Anatomy 0.000 description 34
- 229920000642 polymer Polymers 0.000 description 28
- 238000001465 metallisation Methods 0.000 description 24
- 239000004065 semiconductor Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000004411 aluminium Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 3
- 230000003197 catalytic effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002939 deleterious effect Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229920002521 macromolecule Polymers 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical group [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 229910000976 Electrical steel Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum silicon titanium Chemical compound 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電子装置の一部を構成する下部構造に電気的
接続を可能にする方法に関するもので、この方法は、前
記下部構造の表面にアルミニウム含有電気導電レベルを
設け、前記アルミニウム含有電気導電レベルを被覆する
絶縁層を被着し、前記絶縁層上に光学感光性レジスト層
を設け、前記アルミニウム含有電気導電レベルに対して
電気的接続を形成する電気的導電表面を露出するのにブ
ラズマエッチング技術を用いて、絶縁材料をエツチング
除去する工程からなる方法である。
接続を可能にする方法に関するもので、この方法は、前
記下部構造の表面にアルミニウム含有電気導電レベルを
設け、前記アルミニウム含有電気導電レベルを被覆する
絶縁層を被着し、前記絶縁層上に光学感光性レジスト層
を設け、前記アルミニウム含有電気導電レベルに対して
電気的接続を形成する電気的導電表面を露出するのにブ
ラズマエッチング技術を用いて、絶縁材料をエツチング
除去する工程からなる方法である。
この様な方法は、二またはそれ以上のメタライゼーショ
ン（電極配線技術）を必要とする、例えばランダムアク
セスメモリ集積回路の製造方法のような半導体集積回路
の製造方法に用いることができる。
ン（電極配線技術）を必要とする、例えばランダムアク
セスメモリ集積回路の製造方法のような半導体集積回路
の製造方法に用いることができる。
［従来の技術及び発明が解決しようとする課題］しかし
ながら、本発明の発明者らは、この様な方法が実際に用
いられる場合に、プラズマ中の構成成分間での反応によ
り、多量の炭質高分子化合物（ｃａｒｂｏｎａｃｅｏｕ
ｓ ｐｏｌｙｍｅｒ）が生成されるのを見いだした。前
記炭質高分子化合物（ｃａｒｂｏｎａｃｅｏｕｓ ｐ。
ながら、本発明の発明者らは、この様な方法が実際に用
いられる場合に、プラズマ中の構成成分間での反応によ
り、多量の炭質高分子化合物（ｃａｒｂｏｎａｃｅｏｕ
ｓ ｐｏｌｙｍｅｒ）が生成されるのを見いだした。前
記炭質高分子化合物（ｃａｒｂｏｎａｃｅｏｕｓ ｐ。
ｌｙｍｅｒ）は、前記プラズマエツチング装置内で、特
に前記下部構造が処理される際に表面に付着する。
に前記下部構造が処理される際に表面に付着する。
この様な炭質高分子化合物（ｃａｒｂｏｎａｃｅｏｕｓ
ｐｏｌｙｍｅｒ）材料は、名目上は絶縁物であるが明
確な特性ではなく、その特性は実施例毎に再現性のある
ものではない。従って、この高分子化合物材料は、優れ
た絶縁材料として用いることはできない。更に又、露出
された電気的導電性表面に付着するとの炭質高分子化合
物（ｃａｒｂｏｎａｃｅｏｕｓ ｐｏｌｙｍｅｒ）でも
、後のメタライゼーション用いる電気的な接合に有害な
影響を与えるであろう。従って前記高分子化合物は、次
の処理前に除去される必要がある。しかしながら、これ
は非常に困難であることが判明 □し、叉木発明者ら
は、この生成の量を減少させ、及び／または、その除去
を容易にする方法を捜した。
ｐｏｌｙｍｅｒ）材料は、名目上は絶縁物であるが明
確な特性ではなく、その特性は実施例毎に再現性のある
ものではない。従って、この高分子化合物材料は、優れ
た絶縁材料として用いることはできない。更に又、露出
された電気的導電性表面に付着するとの炭質高分子化合
物（ｃａｒｂｏｎａｃｅｏｕｓ ｐｏｌｙｍｅｒ）でも
、後のメタライゼーション用いる電気的な接合に有害な
影響を与えるであろう。従って前記高分子化合物は、次
の処理前に除去される必要がある。しかしながら、これ
は非常に困難であることが判明 □し、叉木発明者ら
は、この生成の量を減少させ、及び／または、その除去
を容易にする方法を捜した。
［課題を解決するための手段及び作用］本発明の第一の
特徴によれば、電子装置の一部を構成する下部構造に電
気的接合を可能にする方法を提供するもので、この方法
は前記下部構造の表面にアルミニウムを含む電気的導電
レベルを設け、前記アルミニウムを含有する電気導電レ
ベルを被覆する絶縁層を被着し、前記絶縁層上に光学感
光性レジスト層を設け、ついで、前記アルミニウム含有
電気的導電レベルに電気的接続を形成することが可能な
ように電気的導電表面を露出する為に、プラズマエツチ
ング技術を用いて絶縁材料のエツチング除去する工程に
於いて、前記アルミニウム含有導電レベルを絶縁材料で
被覆するに先だって、アルミニウムを含有しない他の導
電材料の層が、前記アルミニウム含有電気導電レベル上
に設けられるので、前記プラズマエツチング工程は、前
記プラズマ中の構成成分と前記アルミニウムとの間の触
媒反応を防止するために、前記アルミニウム含有電気導
電性レベルをマスクする前記他の導電材料の層の電気的
導電表面を露出することを特徴とする。
特徴によれば、電子装置の一部を構成する下部構造に電
気的接合を可能にする方法を提供するもので、この方法
は前記下部構造の表面にアルミニウムを含む電気的導電
レベルを設け、前記アルミニウムを含有する電気導電レ
ベルを被覆する絶縁層を被着し、前記絶縁層上に光学感
光性レジスト層を設け、ついで、前記アルミニウム含有
電気的導電レベルに電気的接続を形成することが可能な
ように電気的導電表面を露出する為に、プラズマエツチ
ング技術を用いて絶縁材料のエツチング除去する工程に
於いて、前記アルミニウム含有導電レベルを絶縁材料で
被覆するに先だって、アルミニウムを含有しない他の導
電材料の層が、前記アルミニウム含有電気導電レベル上
に設けられるので、前記プラズマエツチング工程は、前
記プラズマ中の構成成分と前記アルミニウムとの間の触
媒反応を防止するために、前記アルミニウム含有電気導
電性レベルをマスクする前記他の導電材料の層の電気的
導電表面を露出することを特徴とする。
プラズマエツチング工程により露出されるアルミニウム
の表面の前記アルミニウムが、高分子化合物を形成する
ための触媒として反応すること、及び前記絶縁材料の被
着に先だって、他の電気導電材料の層で前記アルミニウ
ム含有電気導電レベルをマスキングが、形成される高分
子化合物の量を少なくともかなり減少させ、発明者等に
よって行われる実験では、前記プラズマエツチング工程
の後には高分子化合物は全く見出されなかったことを、
本発明者らは見いだした。
の表面の前記アルミニウムが、高分子化合物を形成する
ための触媒として反応すること、及び前記絶縁材料の被
着に先だって、他の電気導電材料の層で前記アルミニウ
ム含有電気導電レベルをマスキングが、形成される高分
子化合物の量を少なくともかなり減少させ、発明者等に
よって行われる実験では、前記プラズマエツチング工程
の後には高分子化合物は全く見出されなかったことを、
本発明者らは見いだした。
本発明による方法は、例えば電気的導電性の表面領域が
露出される場合に比較的平坦な表面を設けるように前記
絶縁材料のエツチング除去をすることが望ましい場合に
用いことができる。この場合、前記光感光性レジストは
犠牲的平坦化層として被着される。このように本実施例
では、前記光感光性レジストは、より平坦な自由表面を
形成するためにスピン塗布され、次いで前記プラズマエ
ツチング工程が行われて、前記光感光性レジスト及びそ
の下層にある絶縁材料は、前記他の材料の層からなる電
気的導電性表面領域が露出されるまで、はぼ同じ速さで
エツチング除去される。
露出される場合に比較的平坦な表面を設けるように前記
絶縁材料のエツチング除去をすることが望ましい場合に
用いことができる。この場合、前記光感光性レジストは
犠牲的平坦化層として被着される。このように本実施例
では、前記光感光性レジストは、より平坦な自由表面を
形成するためにスピン塗布され、次いで前記プラズマエ
ツチング工程が行われて、前記光感光性レジスト及びそ
の下層にある絶縁材料は、前記他の材料の層からなる電
気的導電性表面領域が露出されるまで、はぼ同じ速さで
エツチング除去される。
本発明による方法は、前記絶縁材料を通り抜けるバイア
ホールまたはスルーホールを形成することが望まれる場
合にも用いることができる。この様な場合、前記感光性
レジストが、前記絶縁材料に塗布され場合によフてはス
ピンオングラスのような材料の犠牲的平坦化層を用いて
、前記絶縁材料の平坦化の後に塗布する。この塗布され
た感光性樹脂は、従来のフォトリソフグラフイー技術及
ひエツチング技術を用いて、マスクな現定するパターン
が形成され、このマスクを通して、面記電気絶縁材料が
前記プラズマエツチング工程によってエツチングされて
前記他の電気的導電材料の層の前記電気導電性表面領域
の部分を露出するバイアを形成する。
ホールまたはスルーホールを形成することが望まれる場
合にも用いることができる。この様な場合、前記感光性
レジストが、前記絶縁材料に塗布され場合によフてはス
ピンオングラスのような材料の犠牲的平坦化層を用いて
、前記絶縁材料の平坦化の後に塗布する。この塗布され
た感光性樹脂は、従来のフォトリソフグラフイー技術及
ひエツチング技術を用いて、マスクな現定するパターン
が形成され、このマスクを通して、面記電気絶縁材料が
前記プラズマエツチング工程によってエツチングされて
前記他の電気的導電材料の層の前記電気導電性表面領域
の部分を露出するバイアを形成する。
本発明による方法は、単一のプラズマエツチング工程を
用いる比較的単純で簡単な方法で電気的導電性表面領域
を露出させることができる。用いられる前記プラズマと
しては、フッ素含有プラズマを用いることが出来る。前
記プラズマの活性成分を、前記プラズマエツチング工程
中、前記プラズマエツチングを最適化するように、変え
るか、あるいは調整する事ができ、あるいは前記エツチ
ング工程を停止した後に、次いて再開始することができ
る。
用いる比較的単純で簡単な方法で電気的導電性表面領域
を露出させることができる。用いられる前記プラズマと
しては、フッ素含有プラズマを用いることが出来る。前
記プラズマの活性成分を、前記プラズマエツチング工程
中、前記プラズマエツチングを最適化するように、変え
るか、あるいは調整する事ができ、あるいは前記エツチ
ング工程を停止した後に、次いて再開始することができ
る。
バイアが形成される場合、前記プラズマの前記構成成分
を前記プラズマエツチング工程中に変えることができる
ので、前記感光性レジスト内の窓を通して、既定の厚さ
の前記絶縁層がエツチングされた後に、一以上の構成成
分が前記プラズマに添加されて、既定の器間、前記感光
性レジスト層をエツチングして、より大きな窓を形成し
、この窓を通して前記絶縁層のエツチングが前記既定の
器間の後も継続し、階段状バイアを形成する。
を前記プラズマエツチング工程中に変えることができる
ので、前記感光性レジスト内の窓を通して、既定の厚さ
の前記絶縁層がエツチングされた後に、一以上の構成成
分が前記プラズマに添加されて、既定の器間、前記感光
性レジスト層をエツチングして、より大きな窓を形成し
、この窓を通して前記絶縁層のエツチングが前記既定の
器間の後も継続し、階段状バイアを形成する。
本発明による方法が、バイアを形成するにに用いられる
場合に特に有利であるのは、本発明による方法に用いら
れる前記電気的導電層をマスクしない場合、除去する事
が大変困難な高分子化合物のかなりの量の形成があり、
前記感光性レジストの除去の後、前記バイア内の階段部
、あるいはバイアの周囲にリング状あるいはクラウン状
の高分子化合物が残存するからである。この桶なリング
状あるいはクラウン状の高分子化合物は、次のメタライ
ゼーションの被着のために、かなりの問題を生じ、例え
ば前記バイアを充填させるのを困難で信頼性のないもの
にする。しかしながら、本発明による方法を用いて、こ
の様な問題を避けるか少なくとも減少させることが出来
るように、生成する高分子化合物は、前記感光性レジス
トと共に除去される。
場合に特に有利であるのは、本発明による方法に用いら
れる前記電気的導電層をマスクしない場合、除去する事
が大変困難な高分子化合物のかなりの量の形成があり、
前記感光性レジストの除去の後、前記バイア内の階段部
、あるいはバイアの周囲にリング状あるいはクラウン状
の高分子化合物が残存するからである。この桶なリング
状あるいはクラウン状の高分子化合物は、次のメタライ
ゼーションの被着のために、かなりの問題を生じ、例え
ば前記バイアを充填させるのを困難で信頼性のないもの
にする。しかしながら、本発明による方法を用いて、こ
の様な問題を避けるか少なくとも減少させることが出来
るように、生成する高分子化合物は、前記感光性レジス
トと共に除去される。
前記アルミニム含有電気導電レベルは、アルミニウムレ
ベルでもよいし、他方前記他の材料としては、チタン、
タングステン、モリブデン、コバルト、クロム、ハフニ
ウムからなるグループから選択される材料、あるいはこ
れら金属のｍ−〕以上の合金及びこれらの金属のシリサ
イドのような材料を用いることができる。
ベルでもよいし、他方前記他の材料としては、チタン、
タングステン、モリブデン、コバルト、クロム、ハフニ
ウムからなるグループから選択される材料、あるいはこ
れら金属のｍ−〕以上の合金及びこれらの金属のシリサ
イドのような材料を用いることができる。
［実施例コ
本発明の実施例を図面を参照して説明する。
第１図ないし第６図は、電子装置の一部を構成する下部
構造の一部の概略的な断面図で、本発明を実施する一つ
の方法における順次処理工程の各種工程を図示する。
構造の一部の概略的な断面図で、本発明を実施する一つ
の方法における順次処理工程の各種工程を図示する。
第７図、第８図及び第９図は、電子装置の部分を構成す
る下部構造の一部を概略的に示す断面図で、本発明を実
施する他の方法による工程を示す。
る下部構造の一部を概略的に示す断面図で、本発明を実
施する他の方法による工程を示す。
第１Ｏ図は、本発明による方法を用いてメタライザージ
ョンレベルを設ける集積回路の一部を構成する電子装置
の一部断面図である。
ョンレベルを設ける集積回路の一部を構成する電子装置
の一部断面図である。
上記の図は、全て概略的なものであって、実際の縮尺に
応じて描かれていないことを理解されたい。これらの図
の相対的な大きさ及び比率は（特に厚さ方向で）、図面
の明確さと簡便のために誇張しであるいは縮小して示さ
れている。一つの実施例に用いられる同一の参照番号（
あるいは関連する参照番号）は、他の実施例における対
応するあるいは同等する部分に一般に用いられている。
応じて描かれていないことを理解されたい。これらの図
の相対的な大きさ及び比率は（特に厚さ方向で）、図面
の明確さと簡便のために誇張しであるいは縮小して示さ
れている。一つの実施例に用いられる同一の参照番号（
あるいは関連する参照番号）は、他の実施例における対
応するあるいは同等する部分に一般に用いられている。
Ｌ記図面に関して、第１図ないし第９図は電子装置の一
部を構成する下部構造ＩＯに電気的接続を設ける本発明
による方法を図示するものである。
部を構成する下部構造ＩＯに電気的接続を設ける本発明
による方法を図示するものである。
この方法は、下部構造ＩＯの表面１２の上にアルミニウ
ム含有電気導電性レベルｌを設け、前記表面１２を被覆
する絶縁層２を被着し次いで前記絶縁５２上に感光性樹
脂層３を設けて前記アルミニウム含何電気導電層１が絶
縁材料によって被覆され、プラズマエツチング技術を用
いて、絶縁材料２をエツチング除去して電気導電性表面
４ａを露出し、前記アルミニウム導電性レベル１に電気
的接続を形成することができる工程からなる。本発明に
よれば、アルミニウムを含有しない他の導電性材料４の
層は、絶縁材料２で前記アルミニウム導電性レベルｌを
被覆するに先ヴっで、アルミニウム含有導電性レベルｌ
の表面ｌａ上に設けられるので、前記プラズマエツチン
グ工程は前記アルミニウムと前記プラズマ中の構成成分
との間の触媒的反応を防止するために、前記アルミニウ
ム含有導電性レベルｌをマスクする前記他の導電材料の
層４の電気導電性表面４ａを露出する。
ム含有電気導電性レベルｌを設け、前記表面１２を被覆
する絶縁層２を被着し次いで前記絶縁５２上に感光性樹
脂層３を設けて前記アルミニウム含何電気導電層１が絶
縁材料によって被覆され、プラズマエツチング技術を用
いて、絶縁材料２をエツチング除去して電気導電性表面
４ａを露出し、前記アルミニウム導電性レベル１に電気
的接続を形成することができる工程からなる。本発明に
よれば、アルミニウムを含有しない他の導電性材料４の
層は、絶縁材料２で前記アルミニウム導電性レベルｌを
被覆するに先ヴっで、アルミニウム含有導電性レベルｌ
の表面ｌａ上に設けられるので、前記プラズマエツチン
グ工程は前記アルミニウムと前記プラズマ中の構成成分
との間の触媒的反応を防止するために、前記アルミニウ
ム含有導電性レベルｌをマスクする前記他の導電材料の
層４の電気導電性表面４ａを露出する。
ここで、第１図ないし第６図について見ると、第１図に
示されるように、アルミニラＪ、含有電気導電性材料の
層ｌＯＯは、例えばスパッタ被着又は化学蒸着被着のよ
うな従来技術を用いて、下部構造１０上に被着され（図
には示されていないが）より下層のメタライゼーション
・レベルである前記下部構造１０の部分に電気的に接続
される。
示されるように、アルミニラＪ、含有電気導電性材料の
層ｌＯＯは、例えばスパッタ被着又は化学蒸着被着のよ
うな従来技術を用いて、下部構造１０上に被着され（図
には示されていないが）より下層のメタライゼーション
・レベルである前記下部構造１０の部分に電気的に接続
される。
アルミニウムを含有しない他の電気的導電性材料４００
は、次いで再び従来技術を用いて前記アルミニウム含有
Ｆｉ１００の上に被着される。
は、次いで再び従来技術を用いて前記アルミニウム含有
Ｆｉ１００の上に被着される。
前記アルミニウム含有電気導電Ｊ’１ｊｌＯＯは、アル
ミニウム層、又は例えばアルミニウムシリコン・鋼合金
またはアルミニウム・シリコン・チタン合金のようなア
ルミニウム合金の層である。
ミニウム層、又は例えばアルミニウムシリコン・鋼合金
またはアルミニウム・シリコン・チタン合金のようなア
ルミニウム合金の層である。
前記アルミニウム含有電気導＠、層１００をマスクする
ための他の電気導電性材料４０°は、前記アルミニウム
含有層が、前記他の電気的導電性材料と共晶を形成する
温度、即ち前記アルミニウム含有電気導電層１００がア
ルミニウム層である場合に、約４５０°Ｃ以下の温度で
許容できるシート抵抗及び接触抵抗を備えるような、前
記アルミニウム含有電気導電層ｌＯＯに被着することが
でき、且つ充分に付着する材料であればどのようなもの
でも適合する。このように、例えば前記被覆導電性材料
４００は、チタンタングステン、モリブデン、コバルト
、クロム、ハフニウムからなるグループから選択される
材料及び、これら金属の一つ又はそれ以上の合金及びこ
れら金属のシリサイド、例えばチタニウムシリサイドの
ような合金である。又チタニウムナイトライドのような
材料も用いることができる。
ための他の電気導電性材料４０°は、前記アルミニウム
含有層が、前記他の電気的導電性材料と共晶を形成する
温度、即ち前記アルミニウム含有電気導電層１００がア
ルミニウム層である場合に、約４５０°Ｃ以下の温度で
許容できるシート抵抗及び接触抵抗を備えるような、前
記アルミニウム含有電気導電層ｌＯＯに被着することが
でき、且つ充分に付着する材料であればどのようなもの
でも適合する。このように、例えば前記被覆導電性材料
４００は、チタンタングステン、モリブデン、コバルト
、クロム、ハフニウムからなるグループから選択される
材料及び、これら金属の一つ又はそれ以上の合金及びこ
れら金属のシリサイド、例えばチタニウムシリサイドの
ような合金である。又チタニウムナイトライドのような
材料も用いることができる。
前記電子装置が、はぼサブミクロン単位の太きさのもの
を含む超集積化回路ＶＬＳＩである場合には、前記アル
ミニウム含有５ｉｏｏは、例えば５００ないし１５００
ｎｍの厚さであるのに対して、前記被覆電気導電性材料
４００は、例えば約３０ｎｍの厚さであるが、この他の
電気導電性層４００の厚さは、どの様な場合でも前記プ
ラズマエツチング工程が前記アルミニウム含有層１００
のアルミニウムを露出しないことを確実にするようでな
ければならない。
を含む超集積化回路ＶＬＳＩである場合には、前記アル
ミニウム含有５ｉｏｏは、例えば５００ないし１５００
ｎｍの厚さであるのに対して、前記被覆電気導電性材料
４００は、例えば約３０ｎｍの厚さであるが、この他の
電気導電性層４００の厚さは、どの様な場合でも前記プ
ラズマエツチング工程が前記アルミニウム含有層１００
のアルミニウムを露出しないことを確実にするようでな
ければならない。
前記アルミニウム含有層ｌＯＯを被覆するように前記電
気導電性材料４００が被着された後、この様にして形成
された複合電気導電性層に、従来のフォトリソグラフィ
ー技術及びエツチング技術を用いて、前記他の電気導電
性材料の被覆又はキャッピングＮ４を有する前記アルミ
ニウム含有電気導電性レベルｌの上部表面ｌａ上で、ア
ルミニウム導電レベルｌを規定するように、パターンが
形成される。
気導電性材料４００が被着された後、この様にして形成
された複合電気導電性層に、従来のフォトリソグラフィ
ー技術及びエツチング技術を用いて、前記他の電気導電
性材料の被覆又はキャッピングＮ４を有する前記アルミ
ニウム含有電気導電性レベルｌの上部表面ｌａ上で、ア
ルミニウム導電レベルｌを規定するように、パターンが
形成される。
第２図は、前記パターンが形成された複合導電レベルの
一部を示すものである。前記アルミニウム含有導電性レ
ベルｌは、帯状及びまたは領域状のような多数のアルミ
ニウム含有電気導電性構造からなり、各々の領域は前記
他の電気導電材料のＮ４で被覆された上部表面１ａを有
するが、この様な構造の一例のみが第２図に示されてい
る。
一部を示すものである。前記アルミニウム含有導電性レ
ベルｌは、帯状及びまたは領域状のような多数のアルミ
ニウム含有電気導電性構造からなり、各々の領域は前記
他の電気導電材料のＮ４で被覆された上部表面１ａを有
するが、この様な構造の一例のみが第２図に示されてい
る。
第１図及び第２図を参照する上記実施例において、前記
他の電気導電性材料４００は、前記アルミニウム含有層
ｌＯＯの上部表面にのみ設けられているが、前記アルミ
ニウム含有）’ｍ１ｏＯを、この層１００にパターンが
形成されて前記アルミニウム含有導電レベル１を設けた
後に、前記他の電気導電性材料４００で被覆することも
できる。この様に、例えば前記他の電気導電性材料がタ
ングステンである場合、このタングステンを、前記アル
ミニウム含有レベルｌの上にのみ選択的に被着すること
ができる。あるいは前記他の電気導電性材料の第一の層
を、パターン形成に先立って、前記アルミニウム含有導
電層１００の上に被着することができ、次いで、パター
ンが形成された後に、前記下部構造上に前記他の電気導
電性材料ブランケットのその上の層が被着されて、前記
その上の層は、前記表面１２を露出するために、異方性
エツチングによってエッチング除去され、これによって
、前記アルミニウム含有導電レベルｌの側壁ｌｂ上の前
記他の導電材料の被覆を残す。
他の電気導電性材料４００は、前記アルミニウム含有層
ｌＯＯの上部表面にのみ設けられているが、前記アルミ
ニウム含有）’ｍ１ｏＯを、この層１００にパターンが
形成されて前記アルミニウム含有導電レベル１を設けた
後に、前記他の電気導電性材料４００で被覆することも
できる。この様に、例えば前記他の電気導電性材料がタ
ングステンである場合、このタングステンを、前記アル
ミニウム含有レベルｌの上にのみ選択的に被着すること
ができる。あるいは前記他の電気導電性材料の第一の層
を、パターン形成に先立って、前記アルミニウム含有導
電層１００の上に被着することができ、次いで、パター
ンが形成された後に、前記下部構造上に前記他の電気導
電性材料ブランケットのその上の層が被着されて、前記
その上の層は、前記表面１２を露出するために、異方性
エツチングによってエッチング除去され、これによって
、前記アルミニウム含有導電レベルｌの側壁ｌｂ上の前
記他の導電材料の被覆を残す。
上記の様に第２図に示す工程に到達した後、例えば二酸
化シリコンの層の様な絶縁材料の層２を、例えばプラズ
マ強化化学蒸着によって被着して、前記下部構造１０の
露出された表面類ＦＪｃｔ ２と、前記アルミニウム含
有導電レベルｌ及びキャツピング層４とを被覆し、これ
によって、第３図に概略図的に示される様な構造が形成
される。
化シリコンの層の様な絶縁材料の層２を、例えばプラズ
マ強化化学蒸着によって被着して、前記下部構造１０の
露出された表面類ＦＪｃｔ ２と、前記アルミニウム含
有導電レベルｌ及びキャツピング層４とを被覆し、これ
によって、第３図に概略図的に示される様な構造が形成
される。
従来の感光性樹脂の層３、例えば、ＨＵＮＴ社によって
製造されるＨＰＲ２０４の様なポジティブ感光性樹脂３
が、一般にスピン塗布によって前記絶縁Ｎ２の表面に被
着される。前記感光性樹脂３は平坦化手段として働き、
下記の説明により明らかになるように犠牲的平坦化手段
となり、そして、第４図に示されるように比較的平坦な
あるいは、平坦化自由表面３ａを形成する。
製造されるＨＰＲ２０４の様なポジティブ感光性樹脂３
が、一般にスピン塗布によって前記絶縁Ｎ２の表面に被
着される。前記感光性樹脂３は平坦化手段として働き、
下記の説明により明らかになるように犠牲的平坦化手段
となり、そして、第４図に示されるように比較的平坦な
あるいは、平坦化自由表面３ａを形成する。
前記平坦化自由表面３ａが形成された後、前記絶縁材料
は、プラズマエツチング技術を用いて、前記キャッピン
グＮ７Ｎの電気導電性表面４ａを露出するようにエツチ
ング除去される。四フッ化炭素（ＣＦａ）プラズマ、ト
リフルオロメタン（ＣｔｌＦ３）プラズマ、六フッ化イ
オウ（ＳＦ６）又は、Ｓ２ Ｆａ又は、ＮＦ３フッ化物
含有プラズマのようなフッ素含有プラズマを用いること
ができる。
は、プラズマエツチング技術を用いて、前記キャッピン
グＮ７Ｎの電気導電性表面４ａを露出するようにエツチ
ング除去される。四フッ化炭素（ＣＦａ）プラズマ、ト
リフルオロメタン（ＣｔｌＦ３）プラズマ、六フッ化イ
オウ（ＳＦ６）又は、Ｓ２ Ｆａ又は、ＮＦ３フッ化物
含有プラズマのようなフッ素含有プラズマを用いること
ができる。
前記フッ素含有プラズマは、前記感光性樹脂層３の材料
及び前記絶ｉｊａｇ２の二酸化シリコンを、はぼ同一の
速さで侵食するので、前記エツチング工程が行われるに
つれて、前記絶縁材料のエツチングされた表面は、比較
的平坦のままに残る。第４図の破線３０は、前記感光性
樹脂材料及び二酸化シリコンの両方が前記プラズマによ
りエツチングされるような前記プラズマエツチング工程
による前記絶縁材料部分の自由表面の位置を示す。
及び前記絶ｉｊａｇ２の二酸化シリコンを、はぼ同一の
速さで侵食するので、前記エツチング工程が行われるに
つれて、前記絶縁材料のエツチングされた表面は、比較
的平坦のままに残る。第４図の破線３０は、前記感光性
樹脂材料及び二酸化シリコンの両方が前記プラズマによ
りエツチングされるような前記プラズマエツチング工程
による前記絶縁材料部分の自由表面の位置を示す。
前記プラズマエツチング工程は、前記キャツピング層４
の電気的導電性表面４ａが露出されるまで行われる。前
記エツチング工程の終了部は、前記プラズマ中の構成成
分の監視によって検出され、例えば、前記プラズマのス
ペクトルを監視することにより検出することができる。
の電気的導電性表面４ａが露出されるまで行われる。前
記エツチング工程の終了部は、前記プラズマ中の構成成
分の監視によって検出され、例えば、前記プラズマのス
ペクトルを監視することにより検出することができる。
又従来技術による検出法として例えば、前記感光性レジ
ストから出るプラズマ中の構成材料の量が、予め決めら
れる一酸化炭素信号の変化によって、所定のレベルに到
達した点を選択することによって、従来のように検出さ
れる。あるいは、前記プラズマ中のキャッピングＮ４の
エツチングされる材料を監視することも可能である。
ストから出るプラズマ中の構成材料の量が、予め決めら
れる一酸化炭素信号の変化によって、所定のレベルに到
達した点を選択することによって、従来のように検出さ
れる。あるいは、前記プラズマ中のキャッピングＮ４の
エツチングされる材料を監視することも可能である。
前記電気導電性表面４ａは、単一のプラズマエツチング
工程を用いて、比較的単純で簡単な方法により露出され
る。もし必要であれば、前記感光性樹脂及び絶縁層の構
成成分により前記プラズマの活性成分は、プラズマエツ
チング工程中に変化して前記絶縁材料の最適なエツチン
グを提供する。
工程を用いて、比較的単純で簡単な方法により露出され
る。もし必要であれば、前記感光性樹脂及び絶縁層の構
成成分により前記プラズマの活性成分は、プラズマエツ
チング工程中に変化して前記絶縁材料の最適なエツチン
グを提供する。
前記キャツピング層４が存在しない場合には、本発明者
らは前記プラズマ中の構成成分間の反応、即ち最初のプ
ラズマ中に存在する構成成分間、及び／又はエツチング
工程中に前記プラズマ中に導入される構成成分間での反
応によって、多量の炭質高分子化合物（Ｃａｒｂｏｎａ
ｃｅｏｕｓ Ｐｏｌｙｍｅｒ）が生成されるのを見い出
した。この炭質高分子化合物は、前記プラズマエツチン
グ装置内で表面、特にエツチングされる試料の表面に付
着し、除去することが非常に困難であることが見い出さ
れた。この様な高分子材料は、一般には絶縁材料である
けれども、明確な特性を有するものではなく、その電気
的、化学的、機械的特性は再現性がないものであるため
、前記高分子材料は良質な絶縁物として用いられない。
らは前記プラズマ中の構成成分間の反応、即ち最初のプ
ラズマ中に存在する構成成分間、及び／又はエツチング
工程中に前記プラズマ中に導入される構成成分間での反
応によって、多量の炭質高分子化合物（Ｃａｒｂｏｎａ
ｃｅｏｕｓ Ｐｏｌｙｍｅｒ）が生成されるのを見い出
した。この炭質高分子化合物は、前記プラズマエツチン
グ装置内で表面、特にエツチングされる試料の表面に付
着し、除去することが非常に困難であることが見い出さ
れた。この様な高分子材料は、一般には絶縁材料である
けれども、明確な特性を有するものではなく、その電気
的、化学的、機械的特性は再現性がないものであるため
、前記高分子材料は良質な絶縁物として用いられない。
又露出された電気的導電性表面上に形成されるどの高分
子材料も前記露出された電気的導電表面とそれに続く電
気的導電層との閏での電気的接続に有害な影響を与える
。
子材料も前記露出された電気的導電表面とそれに続く電
気的導電層との閏での電気的接続に有害な影響を与える
。
本発明者らは、前記キャッピングＮ４が、本発明による
方法で設けられる場合に、前記キャツピング層４が前記
アルミニウム含有導電層中のアルミニウムによって形成
される高分子化合物の触媒強化を防止し、又、望ましく
ない高分子化合物の形成が無視されるほどであって、本
発明者らによって行われた実験に於いては全く検出され
ないことを見い出した。又、存在するであろう無視する
ほどの量の高分子化合物は、特別な処理を必要とせずに
後の処理工程中に除去される。
方法で設けられる場合に、前記キャツピング層４が前記
アルミニウム含有導電層中のアルミニウムによって形成
される高分子化合物の触媒強化を防止し、又、望ましく
ない高分子化合物の形成が無視されるほどであって、本
発明者らによって行われた実験に於いては全く検出され
ないことを見い出した。又、存在するであろう無視する
ほどの量の高分子化合物は、特別な処理を必要とせずに
後の処理工程中に除去される。
上記のように前記アルミニウム含有電気導電レベルｌは
、例えば、帯状の様な多数の導電性構造からなり、その
各々は、前記キャツピング層４の部分によって被覆され
ている。この様な状況下で、例えば、前記下層にある下
部構造１０の微細構造のために前記電気導電性表面４ａ
上の前記絶縁層２の厚さは、導電構造によって変化する
であろうし、絶縁材料のより厚い領域によって被覆され
ている一個の導電構造の露出されるべき前記電気的導電
表面４ａがオーバーエツチングされるようにすることが
必要であるかも知れない。この様に、第５図に示すよう
に、ある導電構造では、前記絶縁材料は、一般に少しオ
ーバーエツチングされるであろうから、最終の前記絶１
ｔＮ表面２ｂは、前記電気導電性表面４ａよりも少し低
い位置にある。
、例えば、帯状の様な多数の導電性構造からなり、その
各々は、前記キャツピング層４の部分によって被覆され
ている。この様な状況下で、例えば、前記下層にある下
部構造１０の微細構造のために前記電気導電性表面４ａ
上の前記絶縁層２の厚さは、導電構造によって変化する
であろうし、絶縁材料のより厚い領域によって被覆され
ている一個の導電構造の露出されるべき前記電気的導電
表面４ａがオーバーエツチングされるようにすることが
必要であるかも知れない。この様に、第５図に示すよう
に、ある導電構造では、前記絶縁材料は、一般に少しオ
ーバーエツチングされるであろうから、最終の前記絶１
ｔＮ表面２ｂは、前記電気導電性表面４ａよりも少し低
い位置にある。
前記キャッピングＮ４の厚さによってこのオーバーエツ
チングは、前記アルミニウム含有導電レベル１の側壁面
の小さな領域を露出するであろう。
チングは、前記アルミニウム含有導電レベル１の側壁面
の小さな領域を露出するであろう。
しかしながら、前記プラズマ工程中の表面衝撃の異方性
特性及び、前記衝撃の方向にほぼ平行である側壁１ｂの
部分を前記露出されたアルミニウムが形成される事実の
ために、この露出による高分子化合物の形成の重大な触
媒強化は全くない。もちろん上記のように、前記キャツ
ピング層４を前記アルミニウム含有導電レベルのパター
ンが形成された後に被着することができ、次いて、前記
側壁は前記アルミニウム含有導電レベルの上部表面ｌａ
と同様に、前記プラズマからマスクされ、この様にして
、たとえ前記絶縁材料２がオーバーエツチングされたと
しても、前記プラズマに対して前記アルミニウム含有導
電レベルｌが露出されることはない。
特性及び、前記衝撃の方向にほぼ平行である側壁１ｂの
部分を前記露出されたアルミニウムが形成される事実の
ために、この露出による高分子化合物の形成の重大な触
媒強化は全くない。もちろん上記のように、前記キャツ
ピング層４を前記アルミニウム含有導電レベルのパター
ンが形成された後に被着することができ、次いて、前記
側壁は前記アルミニウム含有導電レベルの上部表面ｌａ
と同様に、前記プラズマからマスクされ、この様にして
、たとえ前記絶縁材料２がオーバーエツチングされたと
しても、前記プラズマに対して前記アルミニウム含有導
電レベルｌが露出されることはない。
前記表面から全ての高分子化合物が除去された後、例え
ばアルミニウムのようなメタライゼーション１３が更に
被着され、この様にして前記プラズマエツチング工程中
に露出される前記電気導電性キャビング層４の前記導電
性表面４ａを介して、前記アルミニウム含有電気導電レ
ベル１に電気的な接続を行う。このメタライゼーション
１３に、次いで従来技術を用いて、所望パターンを形成
することができ、例えば半導体集積回路製造技術におい
て、従来のように必要とされる内部接続が設けられる。
ばアルミニウムのようなメタライゼーション１３が更に
被着され、この様にして前記プラズマエツチング工程中
に露出される前記電気導電性キャビング層４の前記導電
性表面４ａを介して、前記アルミニウム含有電気導電レ
ベル１に電気的な接続を行う。このメタライゼーション
１３に、次いで従来技術を用いて、所望パターンを形成
することができ、例えば半導体集積回路製造技術におい
て、従来のように必要とされる内部接続が設けられる。
第７図、８図及び９図は本発明による方法の行程を示す
。前記絶縁材料−ヒに設けられるメタライゼーションの
後のレベルと、前記アルミニウム含有電気導電レベルｌ
との間の電気的接続を可能にするために、電気導電表面
を露出する絶縁材料を通り抜けるバイアが必要とされる
。
。前記絶縁材料−ヒに設けられるメタライゼーションの
後のレベルと、前記アルミニウム含有電気導電レベルｌ
との間の電気的接続を可能にするために、電気導電表面
を露出する絶縁材料を通り抜けるバイアが必要とされる
。
この方法に於ける第一の工程は、第１図ないし第３図に
間して既に述べたものと同様である。このようにして、
前記アルミニウム含有導電層ｌＯＯが被着された後、続
いてキャッピングＮ４００が被着され、この両方の層は
、第１図ないし第６図に関して、既に述べた材料の１つ
を用いることが出来る。
間して既に述べたものと同様である。このようにして、
前記アルミニウム含有導電層ｌＯＯが被着された後、続
いてキャッピングＮ４００が被着され、この両方の層は
、第１図ないし第６図に関して、既に述べた材料の１つ
を用いることが出来る。
。この複合層１００及び４００は、上記のようにパター
ンが形成されて前記アルミニウム含有導電レベル１及び
キャッピングＮ４を設け、次いて絶縁材料すなわち二酸
化シリコンが上述のように被着されて、前記アルミニウ
ム含有導電レベルｌ及びキャツピング層４からなる複合
導電レベルを被覆する絶縁層が設けられる。
ンが形成されて前記アルミニウム含有導電レベル１及び
キャッピングＮ４を設け、次いて絶縁材料すなわち二酸
化シリコンが上述のように被着されて、前記アルミニウ
ム含有導電レベルｌ及びキャツピング層４からなる複合
導電レベルを被覆する絶縁層が設けられる。
実際には、前記絶縁層２は前記下層にある導電レベルｌ
の微細構造に追随するので、前記絶縁層表面をメタライ
ゼーションのため良好な被覆が確実にされるように平坦
化するのが一般的である。
の微細構造に追随するので、前記絶縁層表面をメタライ
ゼーションのため良好な被覆が確実にされるように平坦
化するのが一般的である。
これは、例えば犠牲的平坦化手段を被着することによっ
て行われる。即ち、スピンオングラスのようなアメリカ
合衆国のアライド化学会社（ＡｌｌｉｅｄＣｈｅｍｉｃ
ａｌ Ｃｏ、）によって販売されるＡＣＣ１ＩＧＬＡＳ
２０４又はＡｃｃｕｃｌａｓｓ１０８のように比較的良
い再現性特性を有する絶縁平坦化手段を用いるか、又は
、上記の実施例のような他の適切な平坦化技術、例えば
リフトオフ技術等を用いることが出来る。
て行われる。即ち、スピンオングラスのようなアメリカ
合衆国のアライド化学会社（ＡｌｌｉｅｄＣｈｅｍｉｃ
ａｌ Ｃｏ、）によって販売されるＡＣＣ１ＩＧＬＡＳ
２０４又はＡｃｃｕｃｌａｓｓ１０８のように比較的良
い再現性特性を有する絶縁平坦化手段を用いるか、又は
、上記の実施例のような他の適切な平坦化技術、例えば
リフトオフ技術等を用いることが出来る。
比較的平坦又は平坦化絶縁層２′を設けた後、フォトレ
ジスト層３′が上記のようにして被着される。この実施
例では、しかしながら前記フォトレジスト層は、従来の
フォトリソグラフィー技術を用いて開口あるいは窓を有
するマスクを規定し、これらの開口あるいは窓を通して
、前記絶縁層がエツチングされる。第７図に概略的に示
す構造において、たった１個のマスク開口３０が示され
ている。もちろん前記フォトレジスト層マスク３′中に
、前記下層にあるアルミニウム含有電気導電レベルｌに
対する所望の電気的接続を形成する数によって、多数の
開口や窓が設けられるであろう。
ジスト層３′が上記のようにして被着される。この実施
例では、しかしながら前記フォトレジスト層は、従来の
フォトリソグラフィー技術を用いて開口あるいは窓を有
するマスクを規定し、これらの開口あるいは窓を通して
、前記絶縁層がエツチングされる。第７図に概略的に示
す構造において、たった１個のマスク開口３０が示され
ている。もちろん前記フォトレジスト層マスク３′中に
、前記下層にあるアルミニウム含有電気導電レベルｌに
対する所望の電気的接続を形成する数によって、多数の
開口や窓が設けられるであろう。
前記窓又は開口３０が規定された後、前記絶縁層２′の
前記絶縁材料は、従来のプラズマエツチング技術を用い
てエツチングされる。上記の実施例に於いては、前記プ
ラズマは、上記のフッ素含有プラズマの一つのような、
フッ素含有プラズマを用いることが出来る。前記開口３
０を規定する硬化フォトレジストは、下層にある絶縁材
料を保護するため、プラズマエツチング工程は第８図に
示すように前記絶縁層２′を通り抜けて延在するバイア
ホールあるいはスルーホール１４を形成する前記電気導
電性表面４ａを露出する。上記と同様の理由のために、
前記絶縁材料はこれらのバイアを通してオーバーエツジ
する必要があるであろう。又、前記プラズマエツチング
工程は、必要とされるより幾らか長く継続することによ
り、前記キャツピング層４の大変薄い表面層を除去し、
前記プラズマエツチングによって露出された電気導性表
面４ａが、出来るだけ絶縁材料を含まないことを確実に
する。
前記絶縁材料は、従来のプラズマエツチング技術を用い
てエツチングされる。上記の実施例に於いては、前記プ
ラズマは、上記のフッ素含有プラズマの一つのような、
フッ素含有プラズマを用いることが出来る。前記開口３
０を規定する硬化フォトレジストは、下層にある絶縁材
料を保護するため、プラズマエツチング工程は第８図に
示すように前記絶縁層２′を通り抜けて延在するバイア
ホールあるいはスルーホール１４を形成する前記電気導
電性表面４ａを露出する。上記と同様の理由のために、
前記絶縁材料はこれらのバイアを通してオーバーエツジ
する必要があるであろう。又、前記プラズマエツチング
工程は、必要とされるより幾らか長く継続することによ
り、前記キャツピング層４の大変薄い表面層を除去し、
前記プラズマエツチングによって露出された電気導性表
面４ａが、出来るだけ絶縁材料を含まないことを確実に
する。
前記プラズマの活性成分をプラズマエツチング工程中に
変化することが出来る。この様に、後のメタライゼーシ
ョンによって、より良好な被覆が出来る場合には、階段
状側壁を有するバイアを形成することが望ましいであろ
う。この様な条件下で、絶縁材料の既定の厚さが、第７
図の破線Ａによって示されるようにエツチング除去され
た後、例えば、ＣＦ３又はＣＨＦ３プラズマの場合には
酸素のような１以上の活性成分が前記プラズマ中に添加
されて、前記エッチング工程が行われるにつれて、前記
感光性レジスト層３′がエツチング除去されるか腐食さ
れる。既定の時間の後、この場合には酸素のような添加
構成成分の供給は停止される。
変化することが出来る。この様に、後のメタライゼーシ
ョンによって、より良好な被覆が出来る場合には、階段
状側壁を有するバイアを形成することが望ましいであろ
う。この様な条件下で、絶縁材料の既定の厚さが、第７
図の破線Ａによって示されるようにエツチング除去され
た後、例えば、ＣＦ３又はＣＨＦ３プラズマの場合には
酸素のような１以上の活性成分が前記プラズマ中に添加
されて、前記エッチング工程が行われるにつれて、前記
感光性レジスト層３′がエツチング除去されるか腐食さ
れる。既定の時間の後、この場合には酸素のような添加
構成成分の供給は停止される。
これは、より大きな窓３０′を残すので、 （第７図の
破線で示される）エツチング工程が行われるにしたがっ
て、第８図の破線で示されるような段状の形状を有する
バイア１４’が形成される。前記更に添加される活性構
成成分の供給の回数及び持続時間は２又は３又はそれ以
上の段数の側壁を有するバイアを形成するため調整する
ことが出来る。
破線で示される）エツチング工程が行われるにしたがっ
て、第８図の破線で示されるような段状の形状を有する
バイア１４’が形成される。前記更に添加される活性構
成成分の供給の回数及び持続時間は２又は３又はそれ以
上の段数の側壁を有するバイアを形成するため調整する
ことが出来る。
上記実施例に於けるのと同様に、前記アルミニウム含有
電気導電レベルｌをマスクする前記キャツピング層４の
存在は、前記プラズマエツチング工程中に前記プラズマ
内で形成される高分子化合物の触媒強化を防止する。高
分子化合物の無視し得る量が特にプラズマ中の構成成分
と前記感光性樹脂（フォトレジスト）との間の反応によ
って、まだ形成されるであろうけれども、この様な高分
子化合物は、上記のように容易に除去することが出来る
し、又前記バイア１４の側壁１５上に、高分子化合物の
少量が被着されることはエツチング、の際にアンダーエ
ツチングを減少させるか、あるいは止めるのに役立つの
で有益である。即ち前記バイア１４にオーバーハングす
る前記フォトレジストを生じるであろう前記絶縁材料の
横方向エツチングをＩとめる。これに比較して、前記バ
イア１４と同様なバイアが前記アルミニウム含有電気導
電レベルｌをマスクするキャツピング層４を用いずに形
成する場合、多量の高分子化合物が形成され、この高分
子化合物は除去することが大変困難なので、前記フォト
レジストマスク層３′が除去された後もリング状、又は
クラウン状の高分子化合物が前記バイア１４の周囲に沿
って、高く立つように残存するか、あるいは、第８図の
破線で示すバイア１４′の様な階段状のバイアの側壁の
段状の周囲に沿って残存し、次の工程でのメタライゼー
ションの形成にかなりの問題を生ずるであるう。
電気導電レベルｌをマスクする前記キャツピング層４の
存在は、前記プラズマエツチング工程中に前記プラズマ
内で形成される高分子化合物の触媒強化を防止する。高
分子化合物の無視し得る量が特にプラズマ中の構成成分
と前記感光性樹脂（フォトレジスト）との間の反応によ
って、まだ形成されるであろうけれども、この様な高分
子化合物は、上記のように容易に除去することが出来る
し、又前記バイア１４の側壁１５上に、高分子化合物の
少量が被着されることはエツチング、の際にアンダーエ
ツチングを減少させるか、あるいは止めるのに役立つの
で有益である。即ち前記バイア１４にオーバーハングす
る前記フォトレジストを生じるであろう前記絶縁材料の
横方向エツチングをＩとめる。これに比較して、前記バ
イア１４と同様なバイアが前記アルミニウム含有電気導
電レベルｌをマスクするキャツピング層４を用いずに形
成する場合、多量の高分子化合物が形成され、この高分
子化合物は除去することが大変困難なので、前記フォト
レジストマスク層３′が除去された後もリング状、又は
クラウン状の高分子化合物が前記バイア１４の周囲に沿
って、高く立つように残存するか、あるいは、第８図の
破線で示すバイア１４′の様な階段状のバイアの側壁の
段状の周囲に沿って残存し、次の工程でのメタライゼー
ションの形成にかなりの問題を生ずるであるう。
前記フォトレジス）！３’は従来技術を用いて除去され
、又残余の高分子化合物は第１図ないし第６図に関連し
て既に述べたような方法で、除去された後、例えば、電
気的導電プラグが前記バイア１４内に設けられて、前記
アルミニウム含有電気導電レベルｌ（前記プラズマエツ
チング工程中に露出された電気導電表面４ａを介して）
とメタライゼーションの次のレベルとの間の電気的導電
内部接続を形成する。第９図は、この様な電気導電プラ
グと次の工程のメタライゼーションを設ける一つの方法
を示すものである。
、又残余の高分子化合物は第１図ないし第６図に関連し
て既に述べたような方法で、除去された後、例えば、電
気的導電プラグが前記バイア１４内に設けられて、前記
アルミニウム含有電気導電レベルｌ（前記プラズマエツ
チング工程中に露出された電気導電表面４ａを介して）
とメタライゼーションの次のレベルとの間の電気的導電
内部接続を形成する。第９図は、この様な電気導電プラ
グと次の工程のメタライゼーションを設ける一つの方法
を示すものである。
第９図に示す実施例では、導電プラグ５０は、後に被着
されるタングステンノコの前記絶縁材料に対する密着性
を改善するために、前記絶縁層２及び前記バイア１４内
に先ず密着層５１を被着することによって形成される。
されるタングステンノコの前記絶縁材料に対する密着性
を改善するために、前記絶縁層２及び前記バイア１４内
に先ず密着層５１を被着することによって形成される。
前記密着Ｎ５１は、例えば、チタンあるいはチタニウム
タングステンであり、従来技術で既知の様に、スパッタ
被着することが出来る。例えば、化学蒸着被着により前
記タングステンが被着された後、この被着された材料は
、ＳＦｓプラズマエッチング工程を用いて、エツチング
除去されて前記バイア１４内にタングステンのプラグ５
２を残存させたまま、前記絶縁層２′の表面２’ ａを
露出させる。メタライゼーションの更に次のレベル６０
は、この実施例では、他のアルミニウム含有レベルであ
るが、スパッタ被着によって形成され、次いでアルミニ
ウム層のパターンが形成される。
タングステンであり、従来技術で既知の様に、スパッタ
被着することが出来る。例えば、化学蒸着被着により前
記タングステンが被着された後、この被着された材料は
、ＳＦｓプラズマエッチング工程を用いて、エツチング
除去されて前記バイア１４内にタングステンのプラグ５
２を残存させたまま、前記絶縁層２′の表面２’ ａを
露出させる。メタライゼーションの更に次のレベル６０
は、この実施例では、他のアルミニウム含有レベルであ
るが、スパッタ被着によって形成され、次いでアルミニ
ウム層のパターンが形成される。
第１Ｏ図は、ある電子装置の単結晶シリコン半導体基体
７０の一部を示す概略断面図で、例えば本発明による方
法を用いて形成される複数のメタライゼーションレベル
を有するＣＭＯ５集積回路のような集積回路装置を示す
。
７０の一部を示す概略断面図で、例えば本発明による方
法を用いて形成される複数のメタライゼーションレベル
を有するＣＭＯ５集積回路のような集積回路装置を示す
。
第１０図に示す半導体基体７０の部分は、前記半導体基
体７０の表面７０ａに隣接する不純物導入領域７１を有
する。この半導体基体７０はもちろん多数のこの様な不
純物拡散領域を組み入れることが出来る。第１Ｏ図に示
すこの特定の領域７１は絶縁ゲート電界効果トランジス
タ（ＭＯ５Ｔ）のソースまたはドレイン領域を形成する
。このＭＯ５Ｔの絶縁ゲートは、前記基体７０の表面７
０ａ上に薄い二酸化シリコンゲート層７３が被着された
上の不純物拡散多結晶シリコン導電ゲート７２によって
形成される。従来技術において知られているシリコンの
局所酸化によって形成されるフィールド酸化物７４（第
１０図に破線で示される部分）は前記ＭＯ５Ｔの領域を
規定する。
体７０の表面７０ａに隣接する不純物導入領域７１を有
する。この半導体基体７０はもちろん多数のこの様な不
純物拡散領域を組み入れることが出来る。第１Ｏ図に示
すこの特定の領域７１は絶縁ゲート電界効果トランジス
タ（ＭＯ５Ｔ）のソースまたはドレイン領域を形成する
。このＭＯ５Ｔの絶縁ゲートは、前記基体７０の表面７
０ａ上に薄い二酸化シリコンゲート層７３が被着された
上の不純物拡散多結晶シリコン導電ゲート７２によって
形成される。従来技術において知られているシリコンの
局所酸化によって形成されるフィールド酸化物７４（第
１０図に破線で示される部分）は前記ＭＯ５Ｔの領域を
規定する。
後のメタライゼーションに対してより低い接触抵抗を形
成するためには、前記表面７０ａ上にチタンをスパッタ
被着し、次いで前記基体７０を急速に加熱して前記露出
されたシリコン表面領域すなわち前記不純物導入領域７
１及び前記多結晶シリコンゲート層７２の上にチタニウ
ムシリサイド接触Ｎ７５を形成する。前記絶縁材料上に
残存するチタンを、例えば過酸化水素及び水酸化アンモ
ニウムの水溶液中でエツチングすることによって除去す
ることが出来る。
成するためには、前記表面７０ａ上にチタンをスパッタ
被着し、次いで前記基体７０を急速に加熱して前記露出
されたシリコン表面領域すなわち前記不純物導入領域７
１及び前記多結晶シリコンゲート層７２の上にチタニウ
ムシリサイド接触Ｎ７５を形成する。前記絶縁材料上に
残存するチタンを、例えば過酸化水素及び水酸化アンモ
ニウムの水溶液中でエツチングすることによって除去す
ることが出来る。
絶縁Ｆｊ７６は、前記表面上に化学蒸着被着法によって
被着される。従来のフォトリソグラフィー及びエツチン
グ技術を用いて前記絶縁層７６を通り抜けるバイアが開
口され、このパイプ内に設けられる導電プラグ７７は、
後のメタライゼーションに対して接続可能なように設け
られる。この導電プラグ７７は前記導電プラグ５０と同
様の方法で形成することが出来る。
被着される。従来のフォトリソグラフィー及びエツチン
グ技術を用いて前記絶縁層７６を通り抜けるバイアが開
口され、このパイプ内に設けられる導電プラグ７７は、
後のメタライゼーションに対して接続可能なように設け
られる。この導電プラグ７７は前記導電プラグ５０と同
様の方法で形成することが出来る。
第１Ｏ図に参照番号１０ａによってひとまとめにして示
される上記構成要素は、本発明による方法を用いて電気
的な接続が形成される下部構造を形成する。
される上記構成要素は、本発明による方法を用いて電気
的な接続が形成される下部構造を形成する。
この様に、第１図、第２図及び第３図に関連して既に説
明した方法は、キャツピング層４を有するアルミニウム
含有導電レベル１を被着し規定するのに用いることが出
来る。前記アルミニウム含有導電レベル１に対する電気
的接続は、第７図及び第８図に間して既に説明したよう
に、フォトレジストマスク層によって保護される絶縁材
料２′を通り抜けるバイアをプラズマエツチングし、更
に次の導電レベル６０が前記電気導電表面４ａを介して
前記アルミニウム含有電気導電レベル１に対して電気的
接続を形成することが出来るように前記バイア内に導電
プラグ５０を設けることによって形成することが出来る
。更に次のメタライゼーションが必要とされる場合には
、第１図ないし第６図に関して既に説明した方法を適用
することが出来、この場合、前記絶縁層２′の表面まで
の第１Ｏ図に示される構造は、下部構造１０ｂとして見
なし、これに対して、本発明による方法を用いて電気的
接続が形成される。
明した方法は、キャツピング層４を有するアルミニウム
含有導電レベル１を被着し規定するのに用いることが出
来る。前記アルミニウム含有導電レベル１に対する電気
的接続は、第７図及び第８図に間して既に説明したよう
に、フォトレジストマスク層によって保護される絶縁材
料２′を通り抜けるバイアをプラズマエツチングし、更
に次の導電レベル６０が前記電気導電表面４ａを介して
前記アルミニウム含有電気導電レベル１に対して電気的
接続を形成することが出来るように前記バイア内に導電
プラグ５０を設けることによって形成することが出来る
。更に次のメタライゼーションが必要とされる場合には
、第１図ないし第６図に関して既に説明した方法を適用
することが出来、この場合、前記絶縁層２′の表面まで
の第１Ｏ図に示される構造は、下部構造１０ｂとして見
なし、これに対して、本発明による方法を用いて電気的
接続が形成される。
次のメタライゼーションレベルが必要とされず、又前記
導電レベル６０の平坦性が重要でない場合には、前記バ
イアの大きさにもよるが、前記導電プラグ５０を省いて
前記導電レベル６０を形成するための前記金属の被着が
、前記導電レベルｌに対して前記バイアを通り抜ける接
続を形成することが出来るであろう。この様な状況では
、優れたメタライゼーション被覆を設けるために、上記
のような階段状の側壁を有するバイアを形成することが
有利であろう。
導電レベル６０の平坦性が重要でない場合には、前記バ
イアの大きさにもよるが、前記導電プラグ５０を省いて
前記導電レベル６０を形成するための前記金属の被着が
、前記導電レベルｌに対して前記バイアを通り抜ける接
続を形成することが出来るであろう。この様な状況では
、優れたメタライゼーション被覆を設けるために、上記
のような階段状の側壁を有するバイアを形成することが
有利であろう。
本発明による方法は、もちろん、導電性不純物導入多結
晶シリコンゲートに対する電気的接合を形成するのと同
様にして複数の不純物導入半導体領域に対する電気的接
合を形成するのに用いられる。
晶シリコンゲートに対する電気的接合を形成するのと同
様にして複数の不純物導入半導体領域に対する電気的接
合を形成するのに用いられる。
本発明の発明を実施する方法は、上記のような集積回路
である半導体装置の一部を構成する下部 −構造に対
し、すなわち半導体装置あるいは大電力半導体装置のよ
うな個別半導体装置の下部構造に対し電気的接続を設け
るのに用いられるであろう。
である半導体装置の一部を構成する下部 −構造に対
し、すなわち半導体装置あるいは大電力半導体装置のよ
うな個別半導体装置の下部構造に対し電気的接続を設け
るのに用いられるであろう。
本発明を実施する方法は、又他の電子装置の分野、例え
ば、液晶表示装置及び磁気バブルメモリ装置のような分
野にも応用することが出来る。
ば、液晶表示装置及び磁気バブルメモリ装置のような分
野にも応用することが出来る。
上記より当業者にとって、他の応用例は明らかであろう
。この様な応用例は当業者間で既知のもの、及び既に述
べた上記のごとき特徴に代わる、あるいは加える様な他
の特徴を有するであろう。
。この様な応用例は当業者間で既知のもの、及び既に述
べた上記のごとき特徴に代わる、あるいは加える様な他
の特徴を有するであろう。
本願では、特定の特徴の組合せについて特許請求の範囲
が規定されているけれども、本願の記載の範囲は、本願
明細書中に明確にあるいは暗に示されている新規な特徴
又は特徴の新規な組合せ、あるいはこれらの特徴の１つ
またはそれ以上のものの一般例、あるいは応用例を含む
もので、本願特許請求の範囲に記載される発明に同一か
否か、及び本願発明と同じ技術的問題点のいくつかある
いは全部が解決されるか否かについて理解されるべきで
ある。本願審査中、又は本願より派生する新しい出願に
、この様な特徴、及び又は、この様な特徴の組合せを規
定するであろう新たな請求の範囲が規定される可能性が
ある。
が規定されているけれども、本願の記載の範囲は、本願
明細書中に明確にあるいは暗に示されている新規な特徴
又は特徴の新規な組合せ、あるいはこれらの特徴の１つ
またはそれ以上のものの一般例、あるいは応用例を含む
もので、本願特許請求の範囲に記載される発明に同一か
否か、及び本願発明と同じ技術的問題点のいくつかある
いは全部が解決されるか否かについて理解されるべきで
ある。本願審査中、又は本願より派生する新しい出願に
、この様な特徴、及び又は、この様な特徴の組合せを規
定するであろう新たな請求の範囲が規定される可能性が
ある。
第１図ないし第６図は、電子装置の一部を構成する下部
構造の一部の概略的な断面図で、本発明を実施する一つ
の方法における順次処理工程を図示するものである。 第７図、第８図及び第９図は、電子装置の部分を構成す
る下部構造の一部を概略的に示す断面図で、本発明を実
施する他の方法による工程を示す。 第１０図は、本発明による方法を用いてメタライザージ
ョンレベルを設ける集積回路の一部を構成する電子装置
の一部の断面図である。 ｌ・・・アルミニウム含有電気導電性レベル、ｌａ・・
・上部表面、 ｌｂ・・・側壁、２．２′
・・・絶縁Ｆｊ ２”ａ、２ｂ・・・絶縁層表
面、３・・・感光性樹脂層、 ３′・−・フォトレジスト層、 ３ａ・・・平坦化自
由表面、４・・・キャツピング層、 ４ａ・・・キャツピング層の電気導電性表面、１０、１
０ａ、 １Ｏｂ−下部構造 １２・・・表面（領域）、 １３・・・メタライゼーション、 １４・・・スルー
ホール、１４’・・・バイアホール、 １５・・
・側壁面、３０、３０’・・・窓または開口、４０・・
・他の電気導電性材料、５０・・・導電プラグ、
５１・・・密着層、５２・・・タングステンのプ
ラグ、６０・・・導電レベル、７０・・・単結晶シリコ
ン半導体基体、７０ａ・・・単結晶シリコン半導体基体
の表面、７１・・・不純物導入領域、 ７２・・・多結晶シリコン導電ゲート、７３・・・二酸
化シリコンゲート、 ７４・・・フィールド酸化物、 ７５・・・チタニウムシリサイド接触層、７６・・・絶
縁層、 ７７・・・導電プラグ、＋００
・・・アルミニウム含有電気導電層、４００・・・他の
電気的導電性材料、 出 願 人 エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン
構造の一部の概略的な断面図で、本発明を実施する一つ
の方法における順次処理工程を図示するものである。 第７図、第８図及び第９図は、電子装置の部分を構成す
る下部構造の一部を概略的に示す断面図で、本発明を実
施する他の方法による工程を示す。 第１０図は、本発明による方法を用いてメタライザージ
ョンレベルを設ける集積回路の一部を構成する電子装置
の一部の断面図である。 ｌ・・・アルミニウム含有電気導電性レベル、ｌａ・・
・上部表面、 ｌｂ・・・側壁、２．２′
・・・絶縁Ｆｊ ２”ａ、２ｂ・・・絶縁層表
面、３・・・感光性樹脂層、 ３′・−・フォトレジスト層、 ３ａ・・・平坦化自
由表面、４・・・キャツピング層、 ４ａ・・・キャツピング層の電気導電性表面、１０、１
０ａ、 １Ｏｂ−下部構造 １２・・・表面（領域）、 １３・・・メタライゼーション、 １４・・・スルー
ホール、１４’・・・バイアホール、 １５・・
・側壁面、３０、３０’・・・窓または開口、４０・・
・他の電気導電性材料、５０・・・導電プラグ、
５１・・・密着層、５２・・・タングステンのプ
ラグ、６０・・・導電レベル、７０・・・単結晶シリコ
ン半導体基体、７０ａ・・・単結晶シリコン半導体基体
の表面、７１・・・不純物導入領域、 ７２・・・多結晶シリコン導電ゲート、７３・・・二酸
化シリコンゲート、 ７４・・・フィールド酸化物、 ７５・・・チタニウムシリサイド接触層、７６・・・絶
縁層、 ７７・・・導電プラグ、＋００
・・・アルミニウム含有電気導電層、４００・・・他の
電気的導電性材料、 出 願 人 エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、下部構造の表面にアルミニウム含有電気的導電レベ
ルを設け、前記アルミニウム含有電気導電レベルを被覆
する絶縁層を被着し、前記絶縁層上に光学感光性レジス
ト層を設け、ついで、プラズマエッチング技術を用いて
、前記アルミニウム含有電気的導電レベルに対して電気
的接続を形成することができる電気的導電表面を露出す
る絶縁材料のエッチング除去する工程にからなる電子装
置の一部を構成する下部構造に電気的接合を形成する方
法において、 前記アルミニウム含有導電レベルを絶縁材料で被覆する
に先だって、アルミニウムを含有しない他の導電材料の
層を、前記アルミニウム含有電気導電レベル上に設けて
、前記プラズマエッチング工程が、前記プラズマ中の構
成成分と前記アルミニウムとの間の触媒反応を防止する
ために、前記アルミニウム含有電気導電性レベルをマス
クする前記他の導電材料層の電気的導電表面を露出する
ことを特徴とする電子装置の一部を構成する下部構造に
電気的接合を形成する方法。 ２、特許請求の範囲第１項に記載の方法に於て、前記プ
ラズマエッチング工程に先立って、前記感光性レジスト
層に開口を規定する工程と、ついで前記プラズマエッチ
ング工程を用いて、前記感光性レジスト層内の前記開口
を通り抜けて前記絶縁層をエッチングし、前記絶縁層を
通り抜けるバイアを形成して、前記プラズマ中の構成成
分とアルミニウムとの間の触媒反応を防止するために、
前記アルミニウム含有電気導電性レベルをマスクする前
記他の導電材料層の電気的導電表面を露出することを特
徴とする電子装置の一部を構成する下部構造に電気的接
合を形成する方法。 ３、特許請求の範囲第１項に記載の方法に於て、平坦な
自由表面を設ける前記絶縁層に感光性レジスト層を付着
した後、プラズマエッチング工程を用いて、前記感光性
レジスト層及び絶縁層を一様にエッチングして、平坦な
表面を設け、前記プラズマ中の構成成分とアルミニウム
との間の触媒反応を防止する前記アルミニウム含有電気
導電性レベルをマスクする前記他の導電材料層の電気的
導電表面を露出することを特徴とする電子装置の一部を
構成する下部構造に電気的接合を形成する方法。 ４、特許請求の範囲第１項ないし第３項の何れか１項に
記載の方法に於て、 前記プラズマエッチング工程中に前記プラズマの構成成
分を変えることを特徴とする電子装置の一部を構成する
下部構造に電気的接合を形成する方法。 ５、特許請求の範囲第２項に記載の方法に於て、前記プ
ラズマエッチング工程中に前記プラズマの構成成分を変
え、前記感光性レジスト内の窓を介して、既定の厚さの
前記絶縁層がエッチングされた後に、一以上の構成成分
が前記プラズマに添加されて、既定の期間、前記感光性
レジスト層をエッチングして、より大きな窓を形成レ、
この窓を通して前記絶縁層のエッチングが前記既定の期
間の後も継続し、階段状バイアが形成されることを特徴
とする電子装置の一部を構成する下部構造に電気的接合
を形成する方法。 ６、特許請求の範囲第１項ないし第５項何れか１項に記
載の方法に於て、 前記アルミニウム含有電気導電性レベルとして、アルミ
ニウムレベルを設けることを特徴とする電子装置の一部
を構成する下部構造に電気的接合を形成する方法。 ７、特許請求の範囲第１項ないし第６項の何れか１項に
記載の方法に於て、 前記他の導電材料として、チタン、タングステン、モリ
ブデン、コバルト、クロム、ハフニウムからなるグルー
プから選択される材料、あるいはこれら金属の中の一つ
以上の合金及びこれらの金属のシリサイドのような材料
を用いることを特徴とする電子装置の一部を構成する下
部構造に電気的接合を形成する方法。 ８、特許請求の範囲第１項ないし第７項の何れか１項に
記載の方法に於て、 前記プラズマエッチングにフッ素含有プラズマを用いる
ことを特徴とする電子装置の一部を構成する下部構造に
電気的接合を形成する方法。 ９、特許請求の範囲第１項ないし第８項の何れか１項に
記載の方法に於て、 前記絶縁層として、二酸化シリコン層を設けることを特
徴とする電子装置の一部を構成する下部構造に電気的接
合を形成する方法。 １０、特許請求の範囲第１項ないし第９項の何れか１項
に記載の方法に於て、 前記プラズマエッチング工程の後、前記アルミニウム含
有電気導電性レベルに対し電気的接続を形成する更に別
の導電材料を被着することを特徴とする電子装置の一部
を構成する下部構造に電気的接合を形成する方法。 １１、電子装置の製造方法に於いて、 電子装置の一部を形成する下部構造に対する電気的な接
合が特許請求の範囲第１項ないし第１０項の何れか１項
に記載の方法を用いて形成されることを特徴とする電子
装置の製造方法。 １２、特許請求の範囲第１項ないし第１１項の何れか１
項に記載の方法を用いて製造されることを特徴とする電
子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8801172 | 1988-01-20 | ||
| GB8801172A GB2214709A (en) | 1988-01-20 | 1988-01-20 | A method of enabling connection to a substructure forming part of an electronic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243431A true JPH01243431A (ja) | 1989-09-28 |
Family
ID=10630221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011770A Pending JPH01243431A (ja) | 1988-01-20 | 1989-01-20 | 電子装置の一部を構成する下部構造に電気的接続を形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4948459A (ja) |
| EP (1) | EP0326204A3 (ja) |
| JP (1) | JPH01243431A (ja) |
| KR (1) | KR890012375A (ja) |
| GB (1) | GB2214709A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997022995A1 (en) * | 1995-12-18 | 1997-06-26 | Seiko Epson Corporation | Semiconductor device containing two or more metallic wiring layers and method for manufacturing the same |
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- 1989-01-17 KR KR1019890000421A patent/KR890012375A/ko not_active Application Discontinuation
- 1989-01-20 JP JP1011770A patent/JPH01243431A/ja active Pending
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