KR100376628B1 - 집적회로내의전도성상호접속구조및전도성상호접속형성방법 - Google Patents

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Abstract

본 발명의 일실시예에서, 아래에 놓이는 패턴된 텅스텐 규화물층(32)으로부터 패턴된 실리콘 질화물 반-반사층(26)의 박리는 패턴된 텅스텐 규화물층(32)과 위에 놓이는 패턴된 실리콘 질화물 반-반사층(26) 사이에 얇은 실리콘층(30)을 형성함으로써 방지된다,

Description

집적 회로내의 전도성 상호 접속 구조 및 전도성 상호 접속 형성 방법
관련 출원의 참조문
본 출원은 다음과 같이 공동으로 양도된 특허, 즉 로만 등에 의한 발명의 명칭"반도체 기판상에 집적 회로 패턴을 형성하는 방법 및 구조"인 미국 특허 제 5,378,659 호와 관련되어 있다.
발명의 분야
본 발명은 집적 회로들에 관한 것으로서, 특히 집적 회로에 전도성의 상호 접속 구조를 형성하는 방법에 관한 것이다.
발명의 배경
폴리 실리콘, 알루미늄, 내화 금속들 및 금속 규화물들과 같은 고 반사적 상호 접속 재료들의 폭 넓은 이용과 결부되어, 끈임 없이 감소하는 기하 도형적 배치들을 갖는 집적 회로들에 대한 반도체 산업의 계속적인 추세는 사진 석판 패터닝 문제점들을 증가시켜 왔다. 이들의 아래에 놓이는 상호 접속 재료들로부터 원치 않았던 반사들은 포토레지스트(photo resist) 패터닝 공정 동안에 상호 접속 포토레지스트 패턴 및 그 결과로 되는 상호 접속을 왜곡되게 한다. 이러한 문제는 자외선(UV) 및 딥 자외선(deep ultraviolet)(DUV) 노출 파장들을 가진 사진 석판 이미징 툴들이 포토 레지스터 패턴들을 생성시키기 위해 사용될 때 더 한층 심해지게 된다.
아래에 놓이는 반사적 상호 접속 재료로부터 반사들을 최소화하기 위해 제안된 하나의 기술은 포토레지스트 패터닝에 우선하여 이 재료에 걸쳐 반-반사(anti-reflectitve) 코팅을 형성하는 것이다. 그러나, 반-반사 코팅과 아래 놓이는 상호 접속 재료 사이의 접착력은 종종 약하고, 반-반사 코팅이 아래에 놓이는 상호 접속 재료로부터 박리되며, 결과적으로 집적 회로 생산이 저하하게 된다. 그러므로, 아래 놓이는 반-반사 코팅과의 상호 접속의 형성은 성취하기 어렵고, 서브미크론 상호 접속 기하 도형적 배치들로 진보된 집적 회로들의 제조가 제한된다.
따라서, 상호 접속들이 반-반사 코팅을 갖는 집적 회로에 형성될 수 있게 하는 방법의 필요성이 존재한다.
발명의 개요
집적 회로에서의 전도성 상호 접속을 형성하는 기존의 방법들이 갖고 있는 상술한 문제점들은 본 발명에 의해 해결된다. 본 발명의 일 실시예에서, 반도체 기판이 제공된다. 그 다음에, 반도체 기판 위에 유전층이 형성된다. 그 다음에, 유전층 위에 전도성 금속층이 형성된다. 그 다음에, 전도성 금속층 위에 실리콘층이 형성된다. 그 다음에, 실리콘층 위에 캡핑층이 형성된다. 그 다음에, 이 캡핑층은 캡피층의 나머지 부분을 형성하기 위해 에칭된다. 그 다음에, 전도성 상호 접속을 형성하기 위해 전도성 금속층이 에칭되며, 여기서, 캡핑층의 나머지 부분이 전도성 상호 접속 위에 놓인다. 본 발명의 다른 측면은 본 명세서에 개시된 다른 방법으로 형성된 전도성 상호 접속 구조들뿐만 아니라, 이러한 방법으로 형성된 것들도 포함한다.
이들 특징과 다른 특징들 및 장점들은 첨부 도면들과 연계하여 취해진 다음의 상세한 설명으로부터 보다 명확히 이해 될 것이다. 예시도가 필히 스케일로 도시하지 않는 것과 특별히 예시되지 않는 본 발명의 또 다른 실시예들이 존재할 수 있다는 점을 고려한다.
양호한 실시예의 상세한 설명
제 1 도 내지 제 5 도는 본 발명의 일 실시예에 따른 공정 단계를 단면도로 도시하고 있으며, 여기서, 전도성 상호 접속이 집적 회로에 형성된다. 제 1 도에서 도시한 것은 반도체 기판(12), 유전체층(14) 및 실리콘층(16)을 포함하는 집적 회로 구조의 부분(10)이다. 반도체 기판(12)은 단결정 실리콘이 양호하다. 선택적으로, 반도체 기판(12)은 또한 절연체 기판상의 실리콘, 사파이어 기판상의 실리콘등이 될 수 있다.
일 실시예에서 유전체층(14)은 게이트 유전체층이며, 양호하게는 약 4 내지 20nm 까지의 두께 범위를 갖는다. 대안적으로, 다른 실시예에서 유전체층(14)은 내부 레벨 유전체층이며 양호하게는 약 50 내지 1500nm 의 두께 범위를 갖는다. 유전체층(14)이 게이트 유전체층이면, 반도체 기판(12)은 유전체층(14)을 형성하기 위해 열적으로 양호하게 산화된다. 그러나, 실리콘 산화 질화물 또는 화학 증착된 실리콘 이산화물과 같은 다른 유전체 재료들이 또한 게이트 유전체층을 형성하기 위해 이용될 수도 있음을 이해해야 한다. 유전체층(14)이 내부 레벨 유전체층이면, 유전체층(14)은 종래의 화학 증착, 플라즈마 침착 또는 스핀온 침착 기술들등을 이용하여 침착되는, 도핑되거나 도핑되지 않은 실리콘 이산화물 층이 바람직하다. 그러나, 실리콘 질화물이나 중합체와 같은 다른 유전체 재료들이 인터레벨(interlevel) 유전체층을 형성하기 위해 이용될 수도 있음을 이해해야 한다.
유전체(14)의 형성에 이어서, 실리콘층(16)이 유전체(14)층 위에 놓여 형성된다. 양호한 실시예에서, 실리콘층(16)은 도핑된 폴리 실리콘층이며, 양호하게는 50 내지 400 nm 의 두께 범위를 갖는다. 예를 들어, 일 실시예에서, 폴리 실리콘층은 약 100nm 의 두께를 갖는다. 대안적으로, 실리콘층(16)은 도핑된 폴리 실리콘층일 수도 있고, 혹은 도핑되거나 도핑되지 않은 비정질 실리콘층일 수도 있다. 실리콘층(16)은 종래의 화학 증착 기술들을 이용하여 양호하게 형성되며, 종래의 주입 및 확산 기술들을 이용하여 도핑될 수 있다.
제 2 도에 있어서, 전도성 금속층(18)은 실리콘층(16) 위에 놓여 형성된다. 양호한 실시예에서 전도성 금속층(18)은 50 내지 300nm 까지의 두께 범위를 갖는 텅스텐 규화물층이다. 예를 들어, 일 실시예에서, 텅스텐 규화물층은 약 100nm 의 두께를 가질 수 있다. 대안적으로, 전도성 금속층(18)은 코발트 규화물, 티타늄 규화물, 몰리브덴 규화물, 플라티늄 규화물, 니켈 규화물, 팔라듐 규화물과 같은, 또 다른 금속 규화물일 수 있거나, 텅스텐이나 몰리브데늄 층일 수 있다. 전도성 금속층(18)은 종래의 스퍼터링이나 화학 증착 기술들을 이용하여 형성될 수 있다. 대안적으로, 전도성 금속층(18)은 종래의 어닐링 기술들과 결합하여 종래의 스퍼터링이나, 화학 증착 기술들을 이용하여 형성될 수도 있다. 예를 들어, 티타늄, 코발트, 플라티늄 등과 같은 금속은 실리콘층(16)에 스퍼터 침착될 수 있으며 그리고 나서 계속해서 금속 규화물층을 형성하기 위해 노(furnace)내에서 또는 급속한 열 어닐링 시스템내에서 어닐링된다. 부가적으로, 스퍼터 또는 화학 증착되는 금속 규화물막들은 그들의 시트 저항을 감소시키기 위해 침착 후 노내에서 또는 급속한 열 어닐링으로 어닐링될 수 있음을 이해해야 한다.
제 3 도에서, 실리콘층(20)은 전도성 금속층(18) 위에 놓여 형성된다. 실리콘층(20)은 5 내지 100nm 의 두께 범위를 가진 비정질 실리콘층이 바람직하다. 예를 들어, 일 실시예에서 비정질 실리콘층은 약 30nm 의 두께를 갖는다. 대안적으로 실리콘층(20)은 50 내지 100nm 의 두께 범위를 가진 폴리 실리콘층일 수 있다. 실리콘층(20)은 종래의 화학 증착법을 이용하여 형성되는 것이 바람직하다. 실리콘층(20)이 형성된 후에, 캡핑층(22)이 실리콘층(20) 위에 놓여 형성된다. 실리콘층(20)은 캡핑층(22)과 그 아래에 놓이는 전도성 금속층(18) 사이의 접착제층(glue layer)으로 역할하고 그러므로 후속 공정 동안에 전도성 금속층(18)으로부터 캡핑층(22)의 박리나 벗겨지는 것이 최소화됨을 주목하는 것이 중요하다. 캡핑층(22)은 5 내지 300nm 의 두께 범위를 갖는 것이 바람직하며, 또한 일 실시예에서 캡핑층은 실리콘 규화물, 실리콘 산화 질화물, 실리콘이 풍부한 실리콘 질화물 등과 같은, 절연 질화물 층이며, 이 절연 질화물 층은 후속 사진 석판 공정 동안 반-반사층으로 역할한다. 대안적으로, 캠핑층(22)은 티타늄 질화물과 같은 전도성 막이나 실리콘 탄화물과 같은 다른 절연막일 수 있다. 캡핑층(22)은 종래의 스퍼터링, 화학 증착법 또는 플라즈마 침착 기술들을 이용하여 형성될 수 있다. 예를 들어, 실리콘 질화물, 실리콘 산화 질화물 및 실리콘이 풍부한 실리콘 질화물과 같은, 절연 질화물 층들이 종래의 저압 화학 증착 기술들 또는 종래의 플라즈마 강화된 화학 증착 기술들을 이용하여 침착될 수 있다. 부가적으로, 실리콘층(16)이 비정질 실리콘층이면, 이 실리콘층은 후속 공정 동안 폴리 실리콘으로 변경될 수 있음을 주목하는 것이 중요하다. 예를 들어, 캡핑층(22)이 비정질 실리콘을 재결정화 하도록 하는 소정 온도에서 침착될 수 있다.
제 4 도에서, 패턴된 마스킹 층(24)은 캡핑층(22) 위에 놓여 형성된다. 그 다음에, 캡핑층(22)은 패턴된 마스킹 층(24) 아래 놓이는 캡핑층(22)의 나머지 부분(26)을 남겨두기 위해 에칭된다. 부가적으로, 아래에 놓이는 실리콘층(20)은 나머지 부분(30)과 전도성 금속층(18)의 노출된 부분(28)을 형성하기 위해 에칭된다. 패턴된 마스킹 층(24)은 종래의 사진 석판 기술들을 이용하여 패턴되어져 있는 포토레지스트 층이 바람직하다. 캡핑층(20)과 실리콘(20)은 종래의 비등방성 플라즈마 에칭 기술들을 이용하여 양호하게 에칭된다. 예를 들어, 캡핑층(20)이 실리콘 질화물과 같은 절연 질화물 층인 경우, 캡핑층(22) 및 실리콘층(20)은 카본 사플로우라이드(carbon tetrafluoride, CF4)와 프레온-23(CHF3)을 포함하는 플라즈마 에칭 화학을 이용하여 비등방적으로 에칭된다. 그러나, 다른 플라즈마 에칭 화학들은 에칭 캡핑층(22)과 실리콘층(20)에 이용될 수 있음을 또한 이해해야 한다. 부가적으로, 아래에 놓이는 실리콘층(20)은 캡핑층(22)이 패턴될 때 에칭될 필요가 없다는 것을 또한 주목해야 한다. 예를 들어, 실리콘층(20)과 관련하여 선택되는 에칭 공정은 캡핑층(22)을 패턴하는데 이용될 수 있다.
제 5 도에서, 전도성 금속층(18)과 실리콘층(16)은 전도성 상호 접속(36)을 형성하기 위해 에칭되며, 이 전도성 상호 접속(6)은 실리콘층(20)의 나머지 부분(30), 전도성 금속층(18)의 나머지 부분(32), 실리콘층(16)의 나머지 부분(34)을 포함한다. 전도성 층(18)과 실리콘층(16)은 종래의 비등방성 플라자마 에칭 기술들을 이용하여 양호하게 에칭된다. 양호한 실시예에 따라서, 이 전도성 금속층(18)은 텅스텐 규화물이고, 실리콘층(16)은 폴리 실리콘이고, 텅스텐 규물층은 황 헥사플로우라이드(sulfur hexafluoride; SF6) 및 수소 브롬화물(HBr)을 포함하는 플라즈마 에칭 화학을 이용하여 우선 에칭되고 나서 아래에 놓이는 폴리 실리콘층이 염소(Cl2)와 수소 브롬화물(HBr)을 포함하는 플라즈마 에칭 화학을 이용하여 에칭된다. 그러나, 다른 에칭 화학들은 전도성 상호 접속(36)을 형성하기 위해 이용될 수 있음과, 전도성 상호 접속(36)은 단일 에칭 화학이나 다중 에칭 화학들을 이용하여 형성될 수 있음을 또한 이해해야 한다. 부가적으로, 캡핑층(22)이 실리콘층(20)과 관련하여 선택적으로 패턴되면, 전도성 금속층(18) 및 실리콘층(16)이 패턴될 때 실리콘층(20)이 또한 패턴될 수 있음을 또한 이해해야 한다. 전도성 상호 접속(36)이 형성되어진 후에, 패턴된 마스킹 층(24)이 종래의 스트립핑 기술들을 이용하여 제거되며, 그 결과로 되는 최종 전도성 상호 접속 구조가 제 5 도에 되어 있는데, 이 캡핑층(22)의 나머지 부분(26)은 전도성 상호 접속(36) 위에 놓인다. 실리콘층(20)의 나머지 부분(30)은 캡핑층(22)의 나머지 부분(26)과 전도성 금속층(18)의 나머지 부분 사이의 접착제층으로 역할하며, 따라서 후속 공정 동안 나머지 부분(32)으로부터 나머지 부분(26)의 박리나 벗겨지는 것이 최소화됨을 주목하는 것이 중요하다. 부가적으로, 나머지 부분(26)도 하드 마스크로서 이용될 수도 있음과, 패턴된 마스킹 층(24)은 전도성 금속층(18) 및 실리콘층(16)이 패턴되기 전에 제거될 수 있음을 또한 이해해야 한다.
제 6 도 내지 제 8 도는 본 발명의 대안 실시예에 따른 공정 단계들을 설명하는 단면도이며, 이 전도성 상호 접속은 집적 회로에서 형성된다. 제 6 도에 도시한 것은 제 3 도에 도시한 것과 유사한 집적 회로 구조의 일부(15)이며, 캡핑층(22)이 형성되어진 후에 산화물층(40)은 캡핑층(22) 위에 놓여 형성된다. 산화물층(40)은 5 내지 300nm 의 두께 범위를 가지며, 또한 산화물층은 종래의 화학 증착 또는 플라즈마 침착 기술들을 이용하여 형성되는 도핑되지 않은 실리콘 이산화물층이 바람직하다.
제 7 도에서 패턴된 마스킹 층(42)은 산화물 층(40) 위에 놓여 형성된다. 그후 산화물층(40)과 캡핑층(22)은 산화물 층(40)의 나머지 부분(44)과, 패턴된 마스킹 층(42) 아래에 놓여 캡핑층(22)의 나머지 부분(46)을 남겨두기 위해 에칭된다. 부가적으로, 아래에 놓이는 실리콘층(20)은 나머지 부분(50)을 형성하고 전도성 금속층(18)의 노출된 부분(48)을 형성하기 위해 에칭된다. 패턴된 마스킹 층(42)은 종래의 사진 석판 기술을 이용하여 패턴되어지는 포토레지스트 층이 바람직하다. 산화물층(40), 캡핑층(20) 및 실리콘층(20)은 종래의 비등방성 플라즈마 에칭 기술들을 이용하여 양호하게 에칭된다. 예를 들어, 캡핑층(20)이 실리콘 질화물과 같은 절연 질화물층(20)인 경우, 산화물층(40), 캡핑층(20) 및 실리콘층(20)은 탄소 사플로우라이드(CF1) 및 프레온-23(CHF3)을 포함하는 플라즈마 에칭 화학을 이용하여 비등방적으로 에칭될 수 있다. 그러나, 다른 플라즈마 에칭 화학들도 에칭 산화물층(40), 캡핑층(22) 및 실리콘층(20)을 에칭하는데 이용될 수 있음과, 다중 에칭 화학들을 이용하여 패턴될 수 있음을 또한 이해해야 한다. 부가적으로, 실리콘층(20)은 캡핑층(22)이 패턴될 때 에칭될 필요가 없음을 또한 이해해야 한다. 예를 들어, 실리콘층(20)에 관련하여 선택되는 에칭 공정은 캡핑층(22)을 패턴하는데 이용될 수도 있다.
제 8 도에서, 전도성 금속층(18)과 실리콘층(16)은 전도성 상호 접속(56)을 형성하기 위해 에칭되는데, 이 전도성 상호 접속(56)은 실리콘층(20)의 나머지 부분(50)과, 전도성 금속층(18)의 나머지 부분(52) 및 실리콘층(16)의 나머지부분(54)을 포함한다. 전도성 층(18)과 실리콘층(16)은 종래의 비등방성 플라즈마 에칭 기술을 이용하여 양호하게 에칭된다. 양호한 실시예에 따라서, 이 전도성 금속층(18)은 텅스텐 규화물이고, 실리콘층(16)은 폴리 실리콘이며, 텅스텐 규화물층은 황 헥사플로우라이드(SF6)와 수소 브롬화물(HBr)을 포함하는 플라즈마 에칭 화학을 이용하여 먼저 에칭되고 나서, 아래에 놓이는 폴리 실리콘층이 염소(Cl2)와 수소 브롬화물(HBr)을 포함하는 플라즈마 에칭 화학을 이용하여 에칭된다. 그러나, 다른 에칭 화학은 전도성 상호 접속(56)을 형성하기 위해 이용될 수도 있음과, 또한 전도성 상호 접속(56)은 단일 에칭 단계를 이용하거나 다중 에칭 단계로 형성될 수도 있음을 또한 이해해야 한다. 캡핑층(22)이 실리콘층(20)에 대하여 선택적으로 패턴되는 경우, 전도성 금속층(18)과 실리콘층(16)이 패턴될 때 실리콘층(20)이 패턴될 수도 있음을 또한 이해해야 한다. 전도성 상호 접속(56)이 형성된 후에, 패턴된 마스킹 중(42)이 종래의 스트립핑 기술들을 이용하여 제거되며, 그 결과로 되는 전도성 상호 접속 구조는 제 8 도에 도시되어 있는데, 나머지 부분(44 및 46)은 전도성 상호 접속(56) 위에 놓인다. 실리콘층(20)의 나머지 부분(50)은 캡핑층(22)의 나머지 부분(46)과 전도성 금속층(18)의 나머지 부분(52) 사이의 접착제층으로 역할하고, 따라서 후속 공정 동안에 나머지 부분(52)으로부터의 나머지 부분(46)의 박리나 벗겨지는 것이 최소화됨을 주목하는 것이 중요하다. 부가적으로, 나머지 부분(44)은 하드 마스크로서 이용될 수 있음과, 패턴된 마스킹 층(42)은 전도성 금속층(18)과 실리콘층(16)이 패턴되기 전에 제거될 수 있음을 또한 이해해야 한다.
본 명세서에 포함된 서두의 논의나 설명들은 본 발명과 연관된 많은 장점들을 해설하고 있다. 특히, 캡핑층 또는 반-반사층과 아래에 놓이는 전도성 금속층사이의 접착력은 캡핑층 또는 반-반사층과 아래에 놓이는 전도성 금속층 사이의 실리콘 접착제층을 형성함으로써 개선될 수 있다는 것이 알려진다. 특히, 패턴된 반-반사층 또는 패턴된 캡핑층과 아래에 놓이는 전도성 상호 접속 사이에 형성된 실리콘 접착제층은 후속 공정 동안에 패턴된 반-반사층 또는 캡핑층의 벗겨짐을 최소화한다. 또한, 실리콘 접착제층은 상호 접속 포토레지스트 패턴을 한정하는데 이용되는 사진 석판 공정에 역 영향을 미치지 않는다. 또한 종래의 공정 장비는 실리콘 접착제층을 형성하는데 이용될 수 있다. 지금까지와는 또 다른 장점은 본 발명에 의해 서브미크론 상호 접속들을 진보된 집적 회로들에 제조되게 한다는 것이다.
따라서, 본 발명에 따라서, 앞에서 설명한 필요한 것과 장점들을 충분히 만족시키는 집적 회로에 전도성 상호 접속을 형성하는 방법이 제공되어지게 되는 것이 분명하다. 본 발명이 특정한 실시예를 참조하여 논의되고 기술되어졌으나, 본 발명은 이들 예시적인 실시예들에 국한시키려는 것은 아니다. 본 기술에 숙련된 사람은 본 발명의 정신으로부터 일탈함이 없이 변경들 및 수정들이 행해질 수 있음을 알게 될 것이다. 예를 들어, 어띤 응용에 있어서, 실리콘층(16)은 선택적이고, 전도성 금속층(18)은 유전체층(14) 위에 놓여 직접 형성될 수 있다. 부가적으로, 몇몇 응용들에 있어서, 유전체(14)내에 개구가 형성될 수 있으며, 그 결과 전도성 상호 접속은 아래에 놓이는 상호 접속 또는 도핑된 영역에 전기적 접촉을 행할 수 있다. 또한, 본 발명은 여기에 인용된 특정한 에칭 화학들에 국한하지 않는다. 다른에칭 화학들은 전도성 상호 접속(36)을 형성하고, 캡핑층(22)을 패턴닝하기 위해 이용될 수도 있다. 또한, 본 발명은 본 명세서에 주어진 특정층의 두께에 제한하지 않는다. 또한 본 발명은 특별히 기술된 이들 재료들에 어떤 방법에서도 제한되지 않는다. 양호한 재료들이 인용되었지만, 다수의 재료들은 본 발명의 요소의 각각에 적합하다. 또한 어떤 응용에 있어서, 캡핑층(22)은 반-반사층으로 역할하지 않을 수 있다. 따라서, 본 발명은 첨부된 청구의 범위들의 범주내에 넣어 둠으로써 그와 같은 모든 변경들 및 수정들을 포함하려는 것이다.
제 1 도 내지 제 5 도는 본 발명의 일 실시예에 따른 공정 단계들의 단면도.
제 6 도 내지 제 8 도는 동일 참조 번호들이 몇몇 형태를 통해 동일하거나 대응하는 부분을 나타내는, 본 발명의 대안 실시예에 따른 공정 단계들의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
18:전도성 금속층 20:실리콘층
22:캡핑층 40:산화물층

Claims (6)

  1. 집적 회로의 전도성 상호 접속 구조에 있어서,
    제 1 패턴된 폴리 실리콘층,
    상기 제 1 패턴된 폴리 실리콘층 위에 놓고 접해있는 패턴된 전도성 금속-함유층,
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있는 제 2 패턴된 폴리 실리콘층으로서, 약 100nm보다 크지 않은 두께를 갖는 상기 제 2 패턴된 폴리 실리콘층 및
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있는 실리콘 산화 질화물의 패턴된 반-반사 절연층으로서, 상기 제 2 패턴된 폴리 실리콘층과 접해있는, 상기 반-반사 절연층을 포함하며,
    상기 패턴된 전도성 금속-함유층, 상기 제 2 패턴된 폴리 실리콘층, 및 상기 패턴된 반-반사 절연층의 각각이 상기 제 1 패턴된 폴리 실리콘층의 두 측면들과 실질적으로 경계선을 같이 하는(coterminous) 두 측면들을 갖는 전도성 상호 접속 구조.
  2. 집적 회로의 전도성 상호 접속 구조에 있어서,
    제 1 유전체층,
    상기 제 1 유전체층 위에 놓여있는 패턴된 전도성 금속-함유층,
    상기 패턴된 전도성 금속-함유층 위에 놓여있고 접해있는 패턴된 실리콘층으로서, 약 30nm보다 크지 않은 두께를 갖는, 상기 패턴된 실리콘층,
    상기 패턴된 전도성 금속-함유층 위에 놓여있는 실리콘 및 질소를 포함하는 패턴된 층으로서, 상기 패턴된 실리콘층과 접해있는 실리콘 및 질소를 포함하는, 상기 패턴된 층, 및
    상기 패턴된 전도성 금속-함유층 위에 놓여있는 제 2 유전체층으로서, 실리콘 및 질소를 포함하는 상기 패턴된 층과 접해있는, 상기 제 2 유전체층을 포함하며,
    상기 패턴된 실리콘층과 실리콘 및 질소를 포함하는 상기 패턴된 층의 각각이 상기 패턴된 전도성 금속-함유층의 두 측면들과 실질적으로 경계선을 같이 하는 두 측면들을 갖는, 전도성 상호 접속 구조.
  3. 집적 회로의 전도성 상호 접속 구조에 있어서,
    게이트 유전체층,
    상기 게이트 유전체층 위에 놓여있는 제 1 패턴된 폴리 실리콘층,
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있고 접해있는 패턴된 금속 규화물층,
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있는 제 2 패턴된 폴리 실리콘층으로서, 상기 패턴된 금속 규화물층과 접해있고 약 30nm보다 크지 않은 두께를 갖는, 상기 제 2 패턴된 폴리 실리콘층, 및
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있는 실리콘 및 질소를 포함하는패턴된 반-반사층으로서, 상기 제 2 패턴된 폴리 실리콘층과 접해있는 상기 반-반사층을 포함하고,
    상기 패턴된 금속 규화물층, 상기 제 1 패턴된 실리콘층 및 상기 패턴된 반-반사층의 각각이 상기 제 1 패턴된 폴리 실리콘층의 두 측면들과 실질적으로 경계선을 같이 하는(coterminous) 두 측면들을 갖는, 전도성 상호 접속 구조.
  4. 집적 회로의 전도성 상호 접속 구조에 있어서,
    제 1 패턴된 폴리 실리콘층,
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있고 접해있는 패턴된 전도성 금속-함유층,
    상기 제 1 패턴된 폴리 실리콘층 위에 놓여있는 제 2 패턴된 폴리 실리콘층으로서, 약 100nm보다 크지 않은 두께를 갖는, 상기 제 2 패턴된 폴리 실리콘층, 및
    상기 제 2 패턴된 폴리 실리콘층 위에 놓여있는 실리콘 산화 질화물의 패턴된 반-반사층으로서, 상기 제 2 패턴된 폴리 실리콘층과 접해있는, 상기 패턴된 반-반사층을 포함하고,
    상기 패턴된 전도성 금속-함유층, 상기 제 2 패턴된 폴리 실리콘층, 및 상기 패턴된 반-반사층의 각각이 상기 제 1 패턴된 폴리 실리콘층의 두 측면들과 실질적으로 경계선을 같이 하는(coterminous) 두 측면들을 갖는, 전도성 상호 접속 구조.
  5. 집적 회로의 전도성 상호 접속을 형성하기 위한 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 반도체 기판 위에 놓여있는 유전체층을 형성하는 단계,
    상기 유전체층 위에 놓여있는 전도성 금속-함유층을 형성하는 단계,
    상기 전도성 금속-함유층 위에 놓여있는 실리콘 접착층을 형성하는 단계.
    상기 실리콘 접착층 위에 놓여있는 무기성 반-반사층을 형성하는 단계,
    상기 무기성 반-반사층의 잔존 부분을 형성하기 위해 상기 무기성 반-반사층을 에칭하는 단계,
    상기 전도성 상호 접속을 형성하기 위해 상기 전도성 금속-함유층을 에칭하는 단계를 포함하고,
    상기 무기성 반-반사층의 잔존 부분이 상기 전도성 상호 접속 위에 놓이는, 전도성 상호 접속 형성 방법.
  6. 집적 회로에 전도성 상호 접속을 형성하기 위한 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 반도체 기판 위에 놓여있는 유전체층을 형성하는 단계,
    상기 유전체층 위에 놓여있는 금속-함유층을 형성하는 단계,
    상기 금속-함유층 위에 놓여있는 실리콘 접착층을 형성하는 단계,
    상기 실리콘 접착층 위에 놓여있는 실리콘 및 질소를 포함하는 층을 형성하는 단계,
    실리콘 및 질소를 포함하는 상기 층의 잔존 부분을 형성하기 위해 실리콘 및 질소를 포함하는 상기 층을 에칭하는 단계,
    상기 전도성 상호 접속을 형성하기 위해 상기 금속-함유층을 에칭하는 단계를 포함하고,
    실리콘 및 질소를 포함하는 상기 층의 상기 잔존 부분이 상기 전도성 상호 접속 위에 놓이는, 전도성 상호 접속 형성 방법.
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