JP3257533B2 - 無機反射防止膜を使った配線形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、無機反射防止膜を
使った配線形成方法に関する。
使った配線形成方法に関する。
【０００２】
【従来の技術】従来の反射防止膜を使った配線形成方法
を図１を参照して説明する。なお、図１は、従来の配線
形成方法の技術を説明する半導体装置の模式的な断面図
である。図１で示すように、Ｓｉ基板１上に絶縁膜２を
界して形成された金属積層膜３をパターニングする場
合、第一にリソグラフィーをパターニングする必要があ
る。微細な、特にサブミクロン以下の線幅のリソグラフ
ィーのパターニングでは、エキシマレーザでの露光が行
われるが、このエキシマレーザ用のフォトレジストは下
地膜の凹凸起因の反射によって細ったり、消失したりす
るため、ＴｉＮ反射防止膜４を金属積層膜３上に形成し
ている。さらに最近では、ＴｉＮ反射防止膜４上に、有
機ＡＲＣ（フォトレジストに近い材質又はシリカ系）も
しくは、無機ＡＲＬ（ＳｉＯＮ膜）を形成したものがあ
る。
を図１を参照して説明する。なお、図１は、従来の配線
形成方法の技術を説明する半導体装置の模式的な断面図
である。図１で示すように、Ｓｉ基板１上に絶縁膜２を
界して形成された金属積層膜３をパターニングする場
合、第一にリソグラフィーをパターニングする必要があ
る。微細な、特にサブミクロン以下の線幅のリソグラフ
ィーのパターニングでは、エキシマレーザでの露光が行
われるが、このエキシマレーザ用のフォトレジストは下
地膜の凹凸起因の反射によって細ったり、消失したりす
るため、ＴｉＮ反射防止膜４を金属積層膜３上に形成し
ている。さらに最近では、ＴｉＮ反射防止膜４上に、有
機ＡＲＣ（フォトレジストに近い材質又はシリカ系）も
しくは、無機ＡＲＬ（ＳｉＯＮ膜）を形成したものがあ
る。
【０００３】この両者のうち、ドライエッチング装置使
用上の観点と、ＰＲ（フォトリソグラフィー）再工事に
関する点においては、無機ＡＲＬの方が優れている。そ
の理由は、有機ＡＲＣはレジストを剥がす際に、ＡＲＣ
自身も共に剥がれてしまうので、もう一度ＡＲＣを塗布
し直さなくてはならず、この時点で無機ＡＲＬに比べて
一工程多くなってしまうからである。
用上の観点と、ＰＲ（フォトリソグラフィー）再工事に
関する点においては、無機ＡＲＬの方が優れている。そ
の理由は、有機ＡＲＣはレジストを剥がす際に、ＡＲＣ
自身も共に剥がれてしまうので、もう一度ＡＲＣを塗布
し直さなくてはならず、この時点で無機ＡＲＬに比べて
一工程多くなってしまうからである。
【０００４】反面、ドライエッチング後の除去に関して
は、無機ＡＲＬの方が１、２工程増える場合がある。ま
た、エッチング処理室の問題においては、有機ＡＲＣの
エッチングガスは、チャンバー内に付着したデポをエッ
チングしてしまうので、パーティクル増加やフレーキン
グの問題を生じ易い。現時点では金属配線であるＡｌＣ
ｕ上（厳密にはＴｉＮ上）のＡＲＣは再工事が難しく、
特に剥離が難しいため、残滓が残ってしまう。
は、無機ＡＲＬの方が１、２工程増える場合がある。ま
た、エッチング処理室の問題においては、有機ＡＲＣの
エッチングガスは、チャンバー内に付着したデポをエッ
チングしてしまうので、パーティクル増加やフレーキン
グの問題を生じ易い。現時点では金属配線であるＡｌＣ
ｕ上（厳密にはＴｉＮ上）のＡＲＣは再工事が難しく、
特に剥離が難しいため、残滓が残ってしまう。
【０００５】また、エッチング時のパーティクルの問題
は重大であり、有機ＡＲＣ反射防止膜はＡｌＣｕエッチ
ングに適さない。ただし、ポリシリコンやシリサイド膜
上には使用されている。よって、無機ＡＲＬを反射防止
膜に使用するのが好ましい。
は重大であり、有機ＡＲＣ反射防止膜はＡｌＣｕエッチ
ングに適さない。ただし、ポリシリコンやシリサイド膜
上には使用されている。よって、無機ＡＲＬを反射防止
膜に使用するのが好ましい。
【０００６】
【発明が解決しようとする課題】ところが、無機ＡＲＬ
を反射防止膜に使用する方法については問題点がある。
特開平９−０５５３５１号公報には、ＳｉＯＮ膜からな
る反射防止膜を配線層上に成膜し、その反射防止膜の表
面を安定化させるために、さらに、Ｎ２、Ｏ２等のプラ
ズマ処理を行い、ＳｉＯＮ表面を変質させ保護膜とする
方法が開示されている。しかし、このような方法で形成
された構造では、ＳｉＯＮ表面の数１０Å程度しか変質
せず、そのまま放置した場合は安定しているが、リソグ
ラフィーの再工事（やり直し）等の化学的処理には弱
く、膜質が変化してしまう可能性が高いという問題点が
ある。
を反射防止膜に使用する方法については問題点がある。
特開平９−０５５３５１号公報には、ＳｉＯＮ膜からな
る反射防止膜を配線層上に成膜し、その反射防止膜の表
面を安定化させるために、さらに、Ｎ２、Ｏ２等のプラ
ズマ処理を行い、ＳｉＯＮ表面を変質させ保護膜とする
方法が開示されている。しかし、このような方法で形成
された構造では、ＳｉＯＮ表面の数１０Å程度しか変質
せず、そのまま放置した場合は安定しているが、リソグ
ラフィーの再工事（やり直し）等の化学的処理には弱
く、膜質が変化してしまう可能性が高いという問題点が
ある。
【０００７】本発明に係る無機反射防止膜を使った配線
形成方法は上記問題点に鑑みてなされたものであり、そ
の目的とするところは、リソグラフィーが目ずれ（回路
が形成不能なくらい、下地のパターンとずれてしまうこ
と）やその他のパターニング不良によって、再工事が必
要な場合に、ウェット処理（湿式剥離）や、プラズマア
ッシング処理を行っても、無機反射防止膜の膜質が変化
しにくいようにする方法を提供することである。
形成方法は上記問題点に鑑みてなされたものであり、そ
の目的とするところは、リソグラフィーが目ずれ（回路
が形成不能なくらい、下地のパターンとずれてしまうこ
と）やその他のパターニング不良によって、再工事が必
要な場合に、ウェット処理（湿式剥離）や、プラズマア
ッシング処理を行っても、無機反射防止膜の膜質が変化
しにくいようにする方法を提供することである。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る無機反射防止膜を使った配線形成方
法は、「 金属配線層の上層に、ＴｉＮ膜を設け、該Ｔ
ｉＮ膜の上層に無機質からなるプラズマＳｉＯＮ膜を成
膜し、該プラズマＳｉＯＮ膜の上層にプラズマＳＩＯ 2
膜よりなる無機反射防止膜を成膜させる工程と、同一の
チャンバー内で以て、Ｃｌ 2 を含んだガスを用いて、前
記金属配線層と前記無機反射防止膜に対して、連続して
ドライエッチングする工程と、前記２段階のドライエッ
チング処理を施した後、さらに、ドライエッチング（オ
ーバーエッチング）処理を１段階加えた合計３段階のド
ライエッチング処理を施し、さらに、アッシング加工を
施した後、弗化アンモニウム０．１％〜３％、水１０％
〜８０％程度を含む有機剥離液で以て、前記無機反射防
止膜ごとエッチングデポジションを除去する工程とから
なる」（請求項１）、を特徴とするものである。
めに、本発明に係る無機反射防止膜を使った配線形成方
法は、「 金属配線層の上層に、ＴｉＮ膜を設け、該Ｔ
ｉＮ膜の上層に無機質からなるプラズマＳｉＯＮ膜を成
膜し、該プラズマＳｉＯＮ膜の上層にプラズマＳＩＯ 2
膜よりなる無機反射防止膜を成膜させる工程と、同一の
チャンバー内で以て、Ｃｌ 2 を含んだガスを用いて、前
記金属配線層と前記無機反射防止膜に対して、連続して
ドライエッチングする工程と、前記２段階のドライエッ
チング処理を施した後、さらに、ドライエッチング（オ
ーバーエッチング）処理を１段階加えた合計３段階のド
ライエッチング処理を施し、さらに、アッシング加工を
施した後、弗化アンモニウム０．１％〜３％、水１０％
〜８０％程度を含む有機剥離液で以て、前記無機反射防
止膜ごとエッチングデポジションを除去する工程とから
なる」（請求項１）、を特徴とするものである。
【０００９】さらに、本発明に係る無機反射防止膜を使
った配線形成方法は、 ・前記連続したドライエッチングにおいて、ＢＣｌ3の
比率を多くした条件にて、前記無機反射防止膜をドライ
エッチングし、その後、金属配線層をドライエッチング
すること（請求項２）、・請求項１に記載の、アッシング加圧の工程と、弗化ア
ンモニウム０．１％〜３％、水１０％〜８０％程度を含
む有機剥離液で以て、前記無機反射防止膜ごとエッティ
ングデポジションを除去する工程との間に、 前記無機
反射防止膜が除去し易いように、酸化膜ドライエッチン
グと、Ｏ 2 ／ＣＦ 4 （ＣＦ 4 の含まれる割合がＯ 2 の０％〜
１０％のガス）によるアッシング処理工程を、 含むこと
（請求項３）、 ・前記連続したドライエッチングにおいて、ＢＣｌ3の
比率を多くした条件にて、前記無機反射防止膜をドライ
エッチングし、その後、金属配線層をドライエッチング
すること（請求項４）、 ・層間膜形成後、ヴィアホールを形成し、ヴィアホール
のエッチング後に有機剥離処理で前記プラズマＳｉＯＮ
を除去する工程を含むこと。（請求項５） ・前記連続したドライエッチングにおいて、ＢＣｌ3の
比率を多くした条件にて、前記無機反射防止膜をドライ
エッチングし、その後、金属配線層をドライエッチング
すること（請求項６）、 ・前記プラズマＳｉＯＮ膜と前記ＴｉＮ膜との間に、プ
ラズマＳｉＯ2の絶縁膜で形成されたハードマスクを有
すること（請求項７）。
った配線形成方法は、 ・前記連続したドライエッチングにおいて、ＢＣｌ3の
比率を多くした条件にて、前記無機反射防止膜をドライ
エッチングし、その後、金属配線層をドライエッチング
すること（請求項２）、・請求項１に記載の、アッシング加圧の工程と、弗化ア
ンモニウム０．１％〜３％、水１０％〜８０％程度を含
む有機剥離液で以て、前記無機反射防止膜ごとエッティ
ングデポジションを除去する工程との間に、 前記無機
反射防止膜が除去し易いように、酸化膜ドライエッチン
グと、Ｏ 2 ／ＣＦ 4 （ＣＦ 4 の含まれる割合がＯ 2 の０％〜
１０％のガス）によるアッシング処理工程を、 含むこと
（請求項３）、 ・前記連続したドライエッチングにおいて、ＢＣｌ3の
比率を多くした条件にて、前記無機反射防止膜をドライ
エッチングし、その後、金属配線層をドライエッチング
すること（請求項４）、 ・層間膜形成後、ヴィアホールを形成し、ヴィアホール
のエッチング後に有機剥離処理で前記プラズマＳｉＯＮ
を除去する工程を含むこと。（請求項５） ・前記連続したドライエッチングにおいて、ＢＣｌ3の
比率を多くした条件にて、前記無機反射防止膜をドライ
エッチングし、その後、金属配線層をドライエッチング
すること（請求項６）、 ・前記プラズマＳｉＯＮ膜と前記ＴｉＮ膜との間に、プ
ラズマＳｉＯ2の絶縁膜で形成されたハードマスクを有
すること（請求項７）。
【００１０】（作用）本発明に係る無機反射防止膜を使
った配線形成方法は、ＴｉＮとＡＲＬ−ＳｉＯＮ（プラ
ズマＳｉＯ2とプラズマＳｉＯＮによる膜）という２種
類の反射防止膜を、金属積層膜上（ＡｌＣｕ、ＴｉＮ、
ＴｉＷ、Ｔｉのいずれかを組み合わせた積層膜）に積層
して使用することにより、金属積層膜表面の凹凸起因の
ハレーションを抑えて、リソグラフィーパターニング時
の欠陥を防止する。
った配線形成方法は、ＴｉＮとＡＲＬ−ＳｉＯＮ（プラ
ズマＳｉＯ2とプラズマＳｉＯＮによる膜）という２種
類の反射防止膜を、金属積層膜上（ＡｌＣｕ、ＴｉＮ、
ＴｉＷ、Ｔｉのいずれかを組み合わせた積層膜）に積層
して使用することにより、金属積層膜表面の凹凸起因の
ハレーションを抑えて、リソグラフィーパターニング時
の欠陥を防止する。
【００１１】また、その時、マイグレーション耐性は従
来より低下せず、金属配線同士をつなぐヴィアホールの
抵抗も増加しない。また、ＡＲＬ−ＳｉＯＮ膜厚と膜質
は、金属膜からの反射率を最小に抑えるよう最適化され
つつも、組成を後処理でフッ酸に溶け易いよう調整す
る。
来より低下せず、金属配線同士をつなぐヴィアホールの
抵抗も増加しない。また、ＡＲＬ−ＳｉＯＮ膜厚と膜質
は、金属膜からの反射率を最小に抑えるよう最適化され
つつも、組成を後処理でフッ酸に溶け易いよう調整す
る。
【００１２】ＴｉＮ、ＡＲＬ−ＳｉＯＮによる積層反射
防止膜と、その下の金属積層膜を連続して同一処理室に
てドライエッチングする方法で以て、そのエッチングガ
スの主成分は、金属膜のエッチングと同一な、塩素系ガ
ス（Ｃｌ2、ＢＣｌ3、ＨＣｌ等、Ｃｌを含むガス）を組
み合わせたものにしている。よって、チャンバー内の雰
囲気の変化は最小限に抑えられる。
防止膜と、その下の金属積層膜を連続して同一処理室に
てドライエッチングする方法で以て、そのエッチングガ
スの主成分は、金属膜のエッチングと同一な、塩素系ガ
ス（Ｃｌ2、ＢＣｌ3、ＨＣｌ等、Ｃｌを含むガス）を組
み合わせたものにしている。よって、チャンバー内の雰
囲気の変化は最小限に抑えられる。
【００１３】また、Ｃｌ2、ＢＣｌ3の組み合わせたガス
を使う場合、その混合比を変えることによって、ＣＤシ
フト量を調整したり、フォトレジストとの選択比を調整
できる。
を使う場合、その混合比を変えることによって、ＣＤシ
フト量を調整したり、フォトレジストとの選択比を調整
できる。
【００１４】金属積層膜上に積層無機反射防止膜（Ｔｉ
ＮとＡＲＬ−ＳｉＯＮ）を成膜した場合、リソグラフィ
ーの問題は上記のように改善可能であるが、金属配線上
にＳｉＯＮが残ると不都合が生じる。それは配線間のヴ
ィアホールエッチング時でのエッチングストップや層間
絶縁膜の信頼性低下、密着性不良（膜はがれ）などであ
り、このＡＲＬ−ＳｉＯＮを弗化アンモニウムと水を含
む有機剥離液で効果的に除去できる。
ＮとＡＲＬ−ＳｉＯＮ）を成膜した場合、リソグラフィ
ーの問題は上記のように改善可能であるが、金属配線上
にＳｉＯＮが残ると不都合が生じる。それは配線間のヴ
ィアホールエッチング時でのエッチングストップや層間
絶縁膜の信頼性低下、密着性不良（膜はがれ）などであ
り、このＡＲＬ−ＳｉＯＮを弗化アンモニウムと水を含
む有機剥離液で効果的に除去できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を具体的に実施例をあげて説明する。なお、図
２は、本発明に係る無機反射防止膜を使った配線形成方
法を用いた半導体装置の模式的な断面図である。図３
は、本発明に係る無機反射防止膜を使った配線形成方法
でエッチングした後の、半導体装置の模式的な断面図で
ある図４は、本発明に係る無機反射防止膜を使った配線
形成方法のエッチング、及びその後のアッシング処理を
行う装置の概略図である。図５は、本発明に係る無機反
射防止膜を使った配線形成方法でエッチングした後、ア
ッシング処理した半導体装置の模式的な断面図である。
図６は、本発明に係る無機反射防止膜を使った配線形成
方法の後処理（剥離）方法で剥離処理した後、ＡＲＬ−
ＳｉＯＮやデポが完全に除去された配線の様子を示す半
導体装置の模式的な断面図である。図７は、本発明に係
る無機反射防止膜を使った配線形成方法の後処理（剥
離）方法で剥離処理した後、ＡＲＬ−ＳｉＯＮが残って
しまう場合の配線の様子を示す半導体装置の模式的な断
面図である。図８は、本発明に係る無機反射防止膜を使
った配線形成方法の処理フローを示す、フローチャート
である。図９は、本発明に係る実施例２の配線形成方法
を用いた半導体装置の模式的な断面図である。図１０
は、本発明に係る実施例２の配線形成方法において、酸
化膜エッチャーで、ＡＲＬ―ＳｉＯＮ及びハードマスク
をエッチングした後の半導体装置の模式的な断面図であ
る。図１１は、本発明に係る実施例２の配線形成方法に
おいて、アッシング処理後の半導体装置の模式的な断面
図である。図１２は、本発明に係る実施例２の配線形成
方法において、有機剥離した後の半導体装置の模式的な
断面図である。図１３は、配線エッチング後、層感膜成
膜、ヴィアホールエッチング後の半導体装置の模式的な
断面図である。図１４は、本発明の実施例７の配線形成
方法をもちいたヴィアホールエッチング後の半導体装置
の模式的な断面図である。図１５は、Ｐ−ＳｉＯＮ膜厚
を変化させた場合の反射率の変化を表わすグラフであ
る。
施の形態を具体的に実施例をあげて説明する。なお、図
２は、本発明に係る無機反射防止膜を使った配線形成方
法を用いた半導体装置の模式的な断面図である。図３
は、本発明に係る無機反射防止膜を使った配線形成方法
でエッチングした後の、半導体装置の模式的な断面図で
ある図４は、本発明に係る無機反射防止膜を使った配線
形成方法のエッチング、及びその後のアッシング処理を
行う装置の概略図である。図５は、本発明に係る無機反
射防止膜を使った配線形成方法でエッチングした後、ア
ッシング処理した半導体装置の模式的な断面図である。
図６は、本発明に係る無機反射防止膜を使った配線形成
方法の後処理（剥離）方法で剥離処理した後、ＡＲＬ−
ＳｉＯＮやデポが完全に除去された配線の様子を示す半
導体装置の模式的な断面図である。図７は、本発明に係
る無機反射防止膜を使った配線形成方法の後処理（剥
離）方法で剥離処理した後、ＡＲＬ−ＳｉＯＮが残って
しまう場合の配線の様子を示す半導体装置の模式的な断
面図である。図８は、本発明に係る無機反射防止膜を使
った配線形成方法の処理フローを示す、フローチャート
である。図９は、本発明に係る実施例２の配線形成方法
を用いた半導体装置の模式的な断面図である。図１０
は、本発明に係る実施例２の配線形成方法において、酸
化膜エッチャーで、ＡＲＬ―ＳｉＯＮ及びハードマスク
をエッチングした後の半導体装置の模式的な断面図であ
る。図１１は、本発明に係る実施例２の配線形成方法に
おいて、アッシング処理後の半導体装置の模式的な断面
図である。図１２は、本発明に係る実施例２の配線形成
方法において、有機剥離した後の半導体装置の模式的な
断面図である。図１３は、配線エッチング後、層感膜成
膜、ヴィアホールエッチング後の半導体装置の模式的な
断面図である。図１４は、本発明の実施例７の配線形成
方法をもちいたヴィアホールエッチング後の半導体装置
の模式的な断面図である。図１５は、Ｐ−ＳｉＯＮ膜厚
を変化させた場合の反射率の変化を表わすグラフであ
る。
【００１６】（実施例１）図２で示すように、従来の反
射防止膜ＴｉＮ４に加えて、その上層に、ＡＲＬ−Ｓｉ
ＯＮ膜５で以て、積層反射防止膜１０４を構成する。こ
のＡＲＬ−ＳｉＯＮ膜５はプラズマＳｉＯＮ（以下、Ｐ
−ＳｉＯＮ）５ａと、その上層のプラズマＳｉＯ2（以
下、Ｐ−ＳｉＯ2）５ｂとで構成されたものである。
射防止膜ＴｉＮ４に加えて、その上層に、ＡＲＬ−Ｓｉ
ＯＮ膜５で以て、積層反射防止膜１０４を構成する。こ
のＡＲＬ−ＳｉＯＮ膜５はプラズマＳｉＯＮ（以下、Ｐ
−ＳｉＯＮ）５ａと、その上層のプラズマＳｉＯ2（以
下、Ｐ−ＳｉＯ2）５ｂとで構成されたものである。
【００１７】この積層反射防止膜１０４の膜厚は、反射
率をＫｒＦ線領域で８％未満程度に抑えるように調整し
ている。積層で用いたときの反射率は図１５のグラフに
示すように、ＳｉＯＮが１００Å以上なら、８％未満程
度になる。また、この積層反射防止膜１０４の膜厚は、
以後の配線層間膜がヴィアホールエッチングで止められ
ることを考慮に入れて決める。例えば、図１３に示すよ
うに、ヴィアホール酸化膜エッチングにおいて、ヴィア
ホール底部１７がＴｉＮ反射防止膜４で止まり、金属積
層膜３に突き抜けないための最低膜厚は約２５０Åであ
る。なお、金属積層膜３を突き抜けた場合、配線抵抗が
上昇したり、剥離性が悪化する。
率をＫｒＦ線領域で８％未満程度に抑えるように調整し
ている。積層で用いたときの反射率は図１５のグラフに
示すように、ＳｉＯＮが１００Å以上なら、８％未満程
度になる。また、この積層反射防止膜１０４の膜厚は、
以後の配線層間膜がヴィアホールエッチングで止められ
ることを考慮に入れて決める。例えば、図１３に示すよ
うに、ヴィアホール酸化膜エッチングにおいて、ヴィア
ホール底部１７がＴｉＮ反射防止膜４で止まり、金属積
層膜３に突き抜けないための最低膜厚は約２５０Åであ
る。なお、金属積層膜３を突き抜けた場合、配線抵抗が
上昇したり、剥離性が悪化する。
【００１８】次に、この積層反射防止膜１０４をプラズ
マＣＶＤ法で形成した金属膜上に、エキシマレーザを使
用したリソグラフィー処理を施す。具体的には、図２で
示すところのパターニングされた構造物に対し、エキシ
マレーザー用フォトレジスト６をマスクとして、塩素系
のガスでドライエッチングする（図３参照）。
マＣＶＤ法で形成した金属膜上に、エキシマレーザを使
用したリソグラフィー処理を施す。具体的には、図２で
示すところのパターニングされた構造物に対し、エキシ
マレーザー用フォトレジスト６をマスクとして、塩素系
のガスでドライエッチングする（図３参照）。
【００１９】通常、ＳｉＯＮ膜のエッチングはフッ素を
含んだガスでプラズマエッチングするが、Ｓｉリッチ
（Ｓｉの比率が多いこと）の膜質であるので、塩素系の
ガスでもエッチング速度をさほど落とすこと無く処理が
可能である。この処理は、図４に示す装置で、金属配線
をエッチングするドライエッチング処理室４０７で一度
に行うことが特徴である。同一室内処理のため、反応生
成物が大気に触れることで生じる異常（残渣、やられ、
アフターコロージョン、ゴミ増加、寸法変動）の問題も
防止でき、工程が短縮できる。この後、別の処理室（ア
ッシング処理室）４０８に真空搬送してアッシングと残
留塩素の除去を従来の方法にて行う。
含んだガスでプラズマエッチングするが、Ｓｉリッチ
（Ｓｉの比率が多いこと）の膜質であるので、塩素系の
ガスでもエッチング速度をさほど落とすこと無く処理が
可能である。この処理は、図４に示す装置で、金属配線
をエッチングするドライエッチング処理室４０７で一度
に行うことが特徴である。同一室内処理のため、反応生
成物が大気に触れることで生じる異常（残渣、やられ、
アフターコロージョン、ゴミ増加、寸法変動）の問題も
防止でき、工程が短縮できる。この後、別の処理室（ア
ッシング処理室）４０８に真空搬送してアッシングと残
留塩素の除去を従来の方法にて行う。
【００２０】なお、ドライエッチング処理で使用する装
置は、ＥＣＲ、ＩＣＰ、ヘリコン、２周波ＲＩＥ（Ｒｉ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエ
ッチング）、２電源ＲＩＥ、平行平板型、など、多種類
のタイプが適用できる。
置は、ＥＣＲ、ＩＣＰ、ヘリコン、２周波ＲＩＥ（Ｒｉ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエ
ッチング）、２電源ＲＩＥ、平行平板型、など、多種類
のタイプが適用できる。
【００２１】しかし、上記工程による処理では、側壁デ
ポ（配線側壁部のデポ）やラビットイヤー（配線より上
の部分のデポ）である、図５に示すところのラビットイ
ヤー及びデポ６が取りきれない。また、ＡＲＬ−ＳｉＯ
Ｎ５も金属配線上に残ってしまう。
ポ（配線側壁部のデポ）やラビットイヤー（配線より上
の部分のデポ）である、図５に示すところのラビットイ
ヤー及びデポ６が取りきれない。また、ＡＲＬ−ＳｉＯ
Ｎ５も金属配線上に残ってしまう。
【００２２】なお、このＡＲＬ−ＳｉＯＮ５は高抵抗の
導電膜であるため、回路の性質上、配線間容量が大きく
なり、回路内を動く電子のスピードが落ち、回路の信号
の応答が悪くなる。また、層間絶縁膜１６の埋め込み性
（アスペクト比１５が大となり、埋め込みにくくな
る）、密着性（ＡＲＬ−ＳｉＯＮ５は金属配線エッチン
グ後処理で用いられる剥離液にエッチングされたり、膜
の応力が層間膜と異なるため） が悪い。さらに、ヴィ
アホールエッチング時には、図１４のようにＡＲＬ−Ｓ
ｉＯＮ５上でエッチングが止まる可能性が高く、配線間
の抵抗が急激に高くなる（ヴィアホール内に導電膜を埋
め込む前に、ＡＲＬ−ＳｉＯＮ５を除去するのが適切で
ある）。
導電膜であるため、回路の性質上、配線間容量が大きく
なり、回路内を動く電子のスピードが落ち、回路の信号
の応答が悪くなる。また、層間絶縁膜１６の埋め込み性
（アスペクト比１５が大となり、埋め込みにくくな
る）、密着性（ＡＲＬ−ＳｉＯＮ５は金属配線エッチン
グ後処理で用いられる剥離液にエッチングされたり、膜
の応力が層間膜と異なるため） が悪い。さらに、ヴィ
アホールエッチング時には、図１４のようにＡＲＬ−Ｓ
ｉＯＮ５上でエッチングが止まる可能性が高く、配線間
の抵抗が急激に高くなる（ヴィアホール内に導電膜を埋
め込む前に、ＡＲＬ−ＳｉＯＮ５を除去するのが適切で
ある）。
【００２３】上記不具合が生ずるため、次に構造物のラ
ビットイヤー及びデポ９と、ＡＲＬ−ＳｉＯＮ５を、同
時に除去する（図５参照）。この処理は、図８に示すと
ころの、工程数を少なくすることを重視した工程フロー
８０１のことである。このとき、ＡＲＬの上層酸化膜が
薄い場合は、弗化アンモニウムと水を含んだ有機剥離液
で以て、ラビットイヤー及びデポ９とＡＲＬ―ＳｉＯＮ
５を同時に除去可能である（処理後の状態は図６とな
る）。
ビットイヤー及びデポ９と、ＡＲＬ−ＳｉＯＮ５を、同
時に除去する（図５参照）。この処理は、図８に示すと
ころの、工程数を少なくすることを重視した工程フロー
８０１のことである。このとき、ＡＲＬの上層酸化膜が
薄い場合は、弗化アンモニウムと水を含んだ有機剥離液
で以て、ラビットイヤー及びデポ９とＡＲＬ―ＳｉＯＮ
５を同時に除去可能である（処理後の状態は図６とな
る）。
【００２４】なお、弗化アンモニウムは水と混ざると弗
酸を生じるので、酸化膜をウェットエッチングする。こ
のため、ＳｉＯＮ中のＳｉが少ない条件で、成膜するの
が適切である。ところが、逆にＳｉリッチ（Ｓｉの比率
が多いこと）でないため、反射率が抑えられない。この
ため、適正と思われる組成の比率がＳｉ：Ｏ：Ｎ＝５：
３：１程度であり、この時、ｋ値が０．５０〜０．６５
になる膜である。
酸を生じるので、酸化膜をウェットエッチングする。こ
のため、ＳｉＯＮ中のＳｉが少ない条件で、成膜するの
が適切である。ところが、逆にＳｉリッチ（Ｓｉの比率
が多いこと）でないため、反射率が抑えられない。この
ため、適正と思われる組成の比率がＳｉ：Ｏ：Ｎ＝５：
３：１程度であり、この時、ｋ値が０．５０〜０．６５
になる膜である。
【００２５】なおここで、媒質の複素屈折率をｎ＋ｉｋ
で表わしたときのｋを消衰係数と云い、吸収係数α＝
（４π／λ０）ｋの関係 にあり、λ０は真空中の光波
長である。つまり、ｋ値はその媒質に入ってきた光を減
衰させる程度を左右するパラメータである。
で表わしたときのｋを消衰係数と云い、吸収係数α＝
（４π／λ０）ｋの関係 にあり、λ０は真空中の光波
長である。つまり、ｋ値はその媒質に入ってきた光を減
衰させる程度を左右するパラメータである。
【００２６】また、反射防止膜の膜厚は上層から、Ｐ−
ＳｉＯ2は５０Å〜１００Å、Ｐ−ＳｉＯＮは１００Å
〜５００Å、ＴｉＮは２５０Å以上、程度が良い。上記
膜厚の数値は、従来からの反射率計算の手法を用いて光
学計算をし、さらに、以下のことを考慮した結果であ
る。 ・Ｐ−ＳｉＯＮが１００Å以上なら反射率が少ないこと ・ＷＥＴで除去できる膜厚の上限が、Ｐ−ＳｉＯ2で１
００Å、ＳｉＯＮで５００Åであり、薄いほど除去し易
いこと ・後の工程で、ヴィアホールエッチングをＴｉＮ上で止
める際に、必要な最低のＴｉＮの膜厚の下限が２５０Å
である（厚いほどＴｉＮの途中でエッチングが止まり、
マージンが出来る）こと ・Ｐ−ＳｉＯ2の膜厚の下限はＳｉＯＮ膜の安定性に必
要な最低膜厚であること
ＳｉＯ2は５０Å〜１００Å、Ｐ−ＳｉＯＮは１００Å
〜５００Å、ＴｉＮは２５０Å以上、程度が良い。上記
膜厚の数値は、従来からの反射率計算の手法を用いて光
学計算をし、さらに、以下のことを考慮した結果であ
る。 ・Ｐ−ＳｉＯＮが１００Å以上なら反射率が少ないこと ・ＷＥＴで除去できる膜厚の上限が、Ｐ−ＳｉＯ2で１
００Å、ＳｉＯＮで５００Åであり、薄いほど除去し易
いこと ・後の工程で、ヴィアホールエッチングをＴｉＮ上で止
める際に、必要な最低のＴｉＮの膜厚の下限が２５０Å
である（厚いほどＴｉＮの途中でエッチングが止まり、
マージンが出来る）こと ・Ｐ−ＳｉＯ2の膜厚の下限はＳｉＯＮ膜の安定性に必
要な最低膜厚であること
【００２７】次に、ヴィアホールエッチングについて以
下、詳細に説明する。ヴィアホールエッチングは図１３
に示すように、金属配線エッチングよりも後の工程で、
金属配線の間をＣＶＤ法や塗布等で埋め込んだ絶縁層間
膜（ＢＰＳＧ、ＮＳＧ、Ｐ−ＳｉＯ2やその積層膜）を
エッチングする酸化膜エッチングである。この上に上層
の金属配線が成膜、パターニングされ、回路が導通す
る。ここで、ヴィアホールとは２層以上の配線間をつな
ぐ垂直方向の穴のことである。
下、詳細に説明する。ヴィアホールエッチングは図１３
に示すように、金属配線エッチングよりも後の工程で、
金属配線の間をＣＶＤ法や塗布等で埋め込んだ絶縁層間
膜（ＢＰＳＧ、ＮＳＧ、Ｐ−ＳｉＯ2やその積層膜）を
エッチングする酸化膜エッチングである。この上に上層
の金属配線が成膜、パターニングされ、回路が導通す
る。ここで、ヴィアホールとは２層以上の配線間をつな
ぐ垂直方向の穴のことである。
【００２８】ＴｉＮの下の金属配線がＡｌＣｕの場合、
酸化膜をエッチングする一般的なガス（弗化炭素系ガ
ス）でＡｌＣｕの表面が化学変化して接触抵抗が高くな
ったり、ＴｉＮがスパッタされてホール側壁に付着し、
ホール形状を乱したり、後の工程で析出したりして、問
題となるため、上記の酸化膜エッチングはＴｉＮ上で止
める必要がある。
酸化膜をエッチングする一般的なガス（弗化炭素系ガ
ス）でＡｌＣｕの表面が化学変化して接触抵抗が高くな
ったり、ＴｉＮがスパッタされてホール側壁に付着し、
ホール形状を乱したり、後の工程で析出したりして、問
題となるため、上記の酸化膜エッチングはＴｉＮ上で止
める必要がある。
【００２９】上記理由でヴィアホールエッチングはＴｉ
Ｎとの選択比を高い条件としているので、ＳｉＯＮもエ
ッチングしにくい。また、ＴｉＮもアルミエッチや配線
間容量に問題が無い程度に厚く設定するのが適切であ
る。
Ｎとの選択比を高い条件としているので、ＳｉＯＮもエ
ッチングしにくい。また、ＴｉＮもアルミエッチや配線
間容量に問題が無い程度に厚く設定するのが適切であ
る。
【００３０】以下、上記配線間容量の問題について説明
する。配線間は絶縁膜によって挟まれた形になるが、配
線間隔が狭くなると、配線内を移動する電子の速度が遅
くなる。このことは、配線間がコンデンサのような状態
になるためである。絶縁膜の誘電率が一定の場合、配線
間隔（図１３のａ）が小さい程、または、配線の高さ
（図１３のｂ）が大きい程、配線間容量が大きくなって
しまう。このことは、配線間のアスペクト比＝ｂ／ａが
小さいほど回路の高速動作が可能である、ということを
示すものである。
する。配線間は絶縁膜によって挟まれた形になるが、配
線間隔が狭くなると、配線内を移動する電子の速度が遅
くなる。このことは、配線間がコンデンサのような状態
になるためである。絶縁膜の誘電率が一定の場合、配線
間隔（図１３のａ）が小さい程、または、配線の高さ
（図１３のｂ）が大きい程、配線間容量が大きくなって
しまう。このことは、配線間のアスペクト比＝ｂ／ａが
小さいほど回路の高速動作が可能である、ということを
示すものである。
【００３１】図２の上部から順番に膜構造、膜厚の一例
を以下に示す。 ・エキシマレーザー用フォトレジスト６ ＫｒＦレジスト（７０００Å）、 ・プラズマＳＩＯ2５ｂ Ｐ−ＳＩＯ2（１００Å）、 ・プラズマＳｉＯＮ５ａ Ｐ−ＳｉＯＮ（３５０Å）、 ・ＴｉＮ反射防止膜４ ＴｉＮ（５００Å）、 ・金属積層膜３ ＡｌＣｕ（２５００Å）、 ＴｉＮ（３００Å）、 Ｔｉ（２００Å）、 ・絶縁膜２ ＮＳＧ、 ・Ｓｉ基板 Ｓｉ である。
を以下に示す。 ・エキシマレーザー用フォトレジスト６ ＫｒＦレジスト（７０００Å）、 ・プラズマＳＩＯ2５ｂ Ｐ−ＳＩＯ2（１００Å）、 ・プラズマＳｉＯＮ５ａ Ｐ−ＳｉＯＮ（３５０Å）、 ・ＴｉＮ反射防止膜４ ＴｉＮ（５００Å）、 ・金属積層膜３ ＡｌＣｕ（２５００Å）、 ＴｉＮ（３００Å）、 Ｔｉ（２００Å）、 ・絶縁膜２ ＮＳＧ、 ・Ｓｉ基板 Ｓｉ である。
【００３２】図３で適用したドライエッチング条件の第
１の例を以下に示す（装置はＩＣＰソースエッチャーを
使用した）。
１の例を以下に示す（装置はＩＣＰソースエッチャーを
使用した）。
【００３３】 である。
【００３４】なお、図８で示した最後の工程である有機
剥離（ＷＥＴ）処理における、ＷＥＴ剥離液及び処理条
件の一例を以下に示す。成分比はＤＭＳＯ（ジメチルス
ルホキシド）７０％ 、弗化アンモニウム１％、水２９
％、温度は３０℃、エッチング時間は１０分である。
剥離（ＷＥＴ）処理における、ＷＥＴ剥離液及び処理条
件の一例を以下に示す。成分比はＤＭＳＯ（ジメチルス
ルホキシド）７０％ 、弗化アンモニウム１％、水２９
％、温度は３０℃、エッチング時間は１０分である。
【００３５】本実施例の特徴をまとめると以下のように
なる。 ・エキシマレーザ用のリソグラフィーの際のハレーショ
ン耐性を高める。 ・最上面をＴｉＮより化学的に安定なＰ−ＳｉＯ2にし
たことによって、リソグラフィー再工事が容易になる。 ・ＡＲＬ−ＳｉＯＮを塩素系で、金属配線と同一室処理
することで、工程数が短く、使用設備も増やさなくて良
い（ＡＲＬエッチ専用の装置を必要としない）。また反
応生成物が大気に触れることによって生じる異常（残
渣、やられ、アフターコロージョン、ゴミ増加、寸法変
動）の問題を防げる。 ・無機反射防止膜ＡＲＬ−ＳｉＯＮエッチングは、有機
反射防止膜ＡＲＣ（ポリイミド系や、レジストと似てい
る組成、有機物ＣｘＨｙが主体）エッチングのようにエ
ッチングチャンバー内のパーティクル増加を起こさな
い。 ・無機ＡＲＬ−ＳｉＯＮは有機ＡＲＣよりも、薄膜化が
可能なので、アスペクト比（図１０のｂ／ａ）が小さ
く、微細加工やチャージアップ耐性に有利である。 ・弗化アンモン系の剥離液は、有機剥離液と水と混ぜて
用いると、フッ酸が生じるので、側壁デポと同時にＡＲ
Ｌ−ＳｉＯＮ膜が除去可能である。このことによって、
ＡｌＣｕを含んだ構造の金属配線の無機ＡＲＬ−ＳｉＯ
Ｎを容易に除去できる。（例えばアミン系の有機剥離液
ではデポは除去可能だが、ＡＲＬは除去できない。） ・ＳｉＯＮのＳｉ：Ｏ：Ｎ比は５：３：１くらいなら、
ＴｉＮと積層したときに、金属膜の反射も抑えるし、フ
ッ酸による酸化膜、ＳｉＯＮ膜の除去（ｗｅｔエッチ）
レートも高い。 ・ＡＲＬ―ＳｉＯＮ膜が厚い場合や、フッ酸の濃度が低
い場合、ＡＲＬ―ＳｉＯＮが残る恐れがある。その場合
図８の１３のフローを用いれば、剥離性を悪化させるこ
と無く、ＴｉＮをエッチングせずに、ＡＲＬが完全に除
去できる。
なる。 ・エキシマレーザ用のリソグラフィーの際のハレーショ
ン耐性を高める。 ・最上面をＴｉＮより化学的に安定なＰ−ＳｉＯ2にし
たことによって、リソグラフィー再工事が容易になる。 ・ＡＲＬ−ＳｉＯＮを塩素系で、金属配線と同一室処理
することで、工程数が短く、使用設備も増やさなくて良
い（ＡＲＬエッチ専用の装置を必要としない）。また反
応生成物が大気に触れることによって生じる異常（残
渣、やられ、アフターコロージョン、ゴミ増加、寸法変
動）の問題を防げる。 ・無機反射防止膜ＡＲＬ−ＳｉＯＮエッチングは、有機
反射防止膜ＡＲＣ（ポリイミド系や、レジストと似てい
る組成、有機物ＣｘＨｙが主体）エッチングのようにエ
ッチングチャンバー内のパーティクル増加を起こさな
い。 ・無機ＡＲＬ−ＳｉＯＮは有機ＡＲＣよりも、薄膜化が
可能なので、アスペクト比（図１０のｂ／ａ）が小さ
く、微細加工やチャージアップ耐性に有利である。 ・弗化アンモン系の剥離液は、有機剥離液と水と混ぜて
用いると、フッ酸が生じるので、側壁デポと同時にＡＲ
Ｌ−ＳｉＯＮ膜が除去可能である。このことによって、
ＡｌＣｕを含んだ構造の金属配線の無機ＡＲＬ−ＳｉＯ
Ｎを容易に除去できる。（例えばアミン系の有機剥離液
ではデポは除去可能だが、ＡＲＬは除去できない。） ・ＳｉＯＮのＳｉ：Ｏ：Ｎ比は５：３：１くらいなら、
ＴｉＮと積層したときに、金属膜の反射も抑えるし、フ
ッ酸による酸化膜、ＳｉＯＮ膜の除去（ｗｅｔエッチ）
レートも高い。 ・ＡＲＬ―ＳｉＯＮ膜が厚い場合や、フッ酸の濃度が低
い場合、ＡＲＬ―ＳｉＯＮが残る恐れがある。その場合
図８の１３のフローを用いれば、剥離性を悪化させるこ
と無く、ＴｉＮをエッチングせずに、ＡＲＬが完全に除
去できる。
【００３６】（実施例２）実施例１の最後のＷＥＴ工程
前に、図８のＡＲＬ−ＳｉＯＮ除去性を重視した工程フ
ロー８０２で処理する方法である。
前に、図８のＡＲＬ−ＳｉＯＮ除去性を重視した工程フ
ロー８０２で処理する方法である。
【００３７】この方法を実施例２として、以下詳細に説
明する。ＡＲＬ−ＳｉＯＮの上層酸化膜（Ｐ−ＳｉＯ
Ｎ）が若干厚い場合や、弗化アンモニウム濃度が低い、
あるいは湿式剥離処理時間が短い場合など、ＡＲＬ−Ｓ
ｉＯＮが中途半端に残ってしまう（図７参照）場合に用
いる方法を示す。
明する。ＡＲＬ−ＳｉＯＮの上層酸化膜（Ｐ−ＳｉＯ
Ｎ）が若干厚い場合や、弗化アンモニウム濃度が低い、
あるいは湿式剥離処理時間が短い場合など、ＡＲＬ−Ｓ
ｉＯＮが中途半端に残ってしまう（図７参照）場合に用
いる方法を示す。
【００３８】このときは、図５で示す状態の後、ＣＦ系
のガスで通常の酸化膜エッチング条件で、１０秒以下程
度、ドライエッチング処理した後、Ｏ2プラズマアッシ
ャーでＯ2にＣＦ4添加（０％〜１０％）したガス系でア
ッシング処理する。その後、有機剥離処理をする（図６
参照）。
のガスで通常の酸化膜エッチング条件で、１０秒以下程
度、ドライエッチング処理した後、Ｏ2プラズマアッシ
ャーでＯ2にＣＦ4添加（０％〜１０％）したガス系でア
ッシング処理する。その後、有機剥離処理をする（図６
参照）。
【００３９】酸化膜ドライエッチングは上層のＰ−Ｓｉ
Ｏ2除去に必要であるが、ＳｉＯＮとの選択比は高い。
従って、金属配線部３やＴｉＮ反射防止膜４がヤラレ
（肩落ちする）ることはない。
Ｏ2除去に必要であるが、ＳｉＯＮとの選択比は高い。
従って、金属配線部３やＴｉＮ反射防止膜４がヤラレ
（肩落ちする）ることはない。
【００４０】また、アッシング処理が無いと、この酸化
膜エッチング処理で生じるデポが影響してか、剥離性が
悪化する。Ｏ2とＣＦ4あるいはＯ2単独プラズマ処理
で、ラビットイヤーや側壁デポが取れ易くなり、その後
の有機剥離処理（図８の最終工程）で、デポは完全に除
去される。
膜エッチング処理で生じるデポが影響してか、剥離性が
悪化する。Ｏ2とＣＦ4あるいはＯ2単独プラズマ処理
で、ラビットイヤーや側壁デポが取れ易くなり、その後
の有機剥離処理（図８の最終工程）で、デポは完全に除
去される。
【００４１】以下、数値の一例を上げる。図８のＡＲＬ
−ＳｉＯＮ除去性を重視した工程フロー８０２の酸化膜
ドライエッチングの条件、
−ＳｉＯＮ除去性を重視した工程フロー８０２の酸化膜
ドライエッチングの条件、
【００４２】図８のＡＲＬ−ＳｉＯＮ除去性を重視した
工程フロー８０２のアッシング条件、
工程フロー８０２のアッシング条件、
【００４３】（実施例３）反射防止膜ＡＲＬ−ＳｉＯＮ
エッチングはＡｌＣｕ膜のエッチング条件でもエッチン
グ可能だが、ＢＣｌ3分圧を若干増加させるとさらに残
渣の出難いエッチング条件になる。その時は以下のよう
な、３段階のエッチング条件となる。
エッチングはＡｌＣｕ膜のエッチング条件でもエッチン
グ可能だが、ＢＣｌ3分圧を若干増加させるとさらに残
渣の出難いエッチング条件になる。その時は以下のよう
な、３段階のエッチング条件となる。
【００４４】ＢＣｌ3が還元性ガスで酸化膜やＳｉＯＮ
がエッチングされやすいので、側壁デポ量成分が変わり
デポの厚さも変化して、ＣＤシフト量も変化する。よっ
て、寸法コントロールも可能になる。また、Ｃｌ2リッ
チよりもＢＣｌ3リッチの方がＡＲＬエッチング終了
後、ＴｉＮまで抜けてしまった際に、ＡｌＣｕの上部に
ノッチ（サイドエッチ）が入りにくいという利点もあ
る。
がエッチングされやすいので、側壁デポ量成分が変わり
デポの厚さも変化して、ＣＤシフト量も変化する。よっ
て、寸法コントロールも可能になる。また、Ｃｌ2リッ
チよりもＢＣｌ3リッチの方がＡＲＬエッチング終了
後、ＴｉＮまで抜けてしまった際に、ＡｌＣｕの上部に
ノッチ（サイドエッチ）が入りにくいという利点もあ
る。
【００４５】具体例を以下に記す。図３で適用したドラ
イエッチング条件の第２の例（残渣に強い条件）、装置
はＩＣＰソースエッチャーを使用した。
イエッチング条件の第２の例（残渣に強い条件）、装置
はＩＣＰソースエッチャーを使用した。
【００４６】
【００４７】
【００４８】（実施例４）上記実施例１〜３にて、金属
配線がＡｌＣｕを含まず、ＴｉＮ単層である場合。な
お、この場合のエッチング条件は実施例２と同じであ
る。
配線がＡｌＣｕを含まず、ＴｉＮ単層である場合。な
お、この場合のエッチング条件は実施例２と同じであ
る。
【００４９】（実施例５）上記実施例１〜４にて、フォ
トレジストがＥＢ（電子ビーム）露光品である場合であ
る。
トレジストがＥＢ（電子ビーム）露光品である場合であ
る。
【００５０】（実施例６）図９で示すように、被エッチ
ングサンプルが、厚膜ハードマスクを含む場合である。
まず、ＡＲＬとハードマスクを従来からある一般的な酸
化膜ドライエッチャーで従来の方法でエッチング（図１
０参照）を行う。次に、従来からあるアッシング条件に
てアッシングを行い、図１１の状態になる。
ングサンプルが、厚膜ハードマスクを含む場合である。
まず、ＡＲＬとハードマスクを従来からある一般的な酸
化膜ドライエッチャーで従来の方法でエッチング（図１
０参照）を行う。次に、従来からあるアッシング条件に
てアッシングを行い、図１１の状態になる。
【００５１】次に、有機剥離を行い、図１２の状態にな
る。この時点で、ＡＲＬ―ＳｉＯＮは残っていても良
い。その後のＡｌＣｕ等の金属膜エッチングで除去され
てしまうからである。後の工程は、上記実施例１〜５に
同じである。
る。この時点で、ＡＲＬ―ＳｉＯＮは残っていても良
い。その後のＡｌＣｕ等の金属膜エッチングで除去され
てしまうからである。後の工程は、上記実施例１〜５に
同じである。
【００５２】（実施例７）図８のＡＲＬ−ＳｉＯＮ除去
性を重視した工程フロー８０２と同様の効果を得る方法
である。図８の工程数を少なくすることを重視した工程
フロー８０１で処理を行い、図７のようにＰ−ＳｉＯＮ
が残ってしまった場合、以下の方法で処理を行う。
性を重視した工程フロー８０２と同様の効果を得る方法
である。図８の工程数を少なくすることを重視した工程
フロー８０１で処理を行い、図７のようにＰ−ＳｉＯＮ
が残ってしまった場合、以下の方法で処理を行う。
【００５３】層間膜を成膜した後、ヴィアホールを形成
すると、図１４のようになる。このままでは、従来の図
１３に比べてヴィアホール底部において、抵抗値が大き
くなるため、図８の最終工程である有機剥離を行う。図
８の最終工程前では、ＡＲＬ−ＳｉＯＮの上層のＰ−Ｓ
ｉＯ2が残っているが、この場合はヴィアホールエッチ
ングによってＰ−ＳｉＯ2が除去されている。よって、
弗酸がＳｉＯＮをエッチング除去でき、従来の図１３と
同様のヴィアホール抵抗の値が得られる。
すると、図１４のようになる。このままでは、従来の図
１３に比べてヴィアホール底部において、抵抗値が大き
くなるため、図８の最終工程である有機剥離を行う。図
８の最終工程前では、ＡＲＬ−ＳｉＯＮの上層のＰ−Ｓ
ｉＯ2が残っているが、この場合はヴィアホールエッチ
ングによってＰ−ＳｉＯ2が除去されている。よって、
弗酸がＳｉＯＮをエッチング除去でき、従来の図１３と
同様のヴィアホール抵抗の値が得られる。
【００５４】
【発明の効果】本発明に係る無機反射防止膜を使った配
線形成方法は、ＴｉＮとＡＲＬ−ＳｉＯＮ（Ｐ−ＳｉＯ
2、Ｐ−ＳｉＯＮ）という２種類の反射防止膜を、金属
積層膜上（ＡｌＣｕ、ＴｉＮ、ＴｉＷ、Ｔｉのいずれか
を組み合わせた積層膜）に積層して使用したため、金属
積層膜表面の凹凸起因のハレーションを抑えて、リソグ
ラフィーパターニング時の欠陥を防止するという効果を
有する。
線形成方法は、ＴｉＮとＡＲＬ−ＳｉＯＮ（Ｐ−ＳｉＯ
2、Ｐ−ＳｉＯＮ）という２種類の反射防止膜を、金属
積層膜上（ＡｌＣｕ、ＴｉＮ、ＴｉＷ、Ｔｉのいずれか
を組み合わせた積層膜）に積層して使用したため、金属
積層膜表面の凹凸起因のハレーションを抑えて、リソグ
ラフィーパターニング時の欠陥を防止するという効果を
有する。
【００５５】また、その時、マイグレーション耐性は従
来の技術より低下せず、金属配線同士をつなぐヴィアホ
ールの抵抗も増加しないという効果を有する。
来の技術より低下せず、金属配線同士をつなぐヴィアホ
ールの抵抗も増加しないという効果を有する。
【００５６】また、２種類の積層反射防止膜ＴｉＮとＡ
ＲＬ−ＳｉＯＮ（Ｐ−ＳｉＯ2、Ｐ−ＳｉＯＮ）とその
下の金属積層膜を連続して同一処理室にてドライエッチ
ングする方法を用い、そのエッチングガスの主成分は、
金属膜のエッチングと同一な、塩素系ガス（Ｃｌ2、Ｂ
Ｃｌ3、ＨＣｌ等、Ｃｌを含むガス）を組み合わせたも
のにしているため、チャンバー内の雰囲気の変化を最小
限に抑えられる効果を有する。
ＲＬ−ＳｉＯＮ（Ｐ−ＳｉＯ2、Ｐ−ＳｉＯＮ）とその
下の金属積層膜を連続して同一処理室にてドライエッチ
ングする方法を用い、そのエッチングガスの主成分は、
金属膜のエッチングと同一な、塩素系ガス（Ｃｌ2、Ｂ
Ｃｌ3、ＨＣｌ等、Ｃｌを含むガス）を組み合わせたも
のにしているため、チャンバー内の雰囲気の変化を最小
限に抑えられる効果を有する。
【００５７】また、Ｃｌ2、ＢＣｌ3の組み合わせたガス
を使う場合、その混合比を変えることによって、ＣＤシ
フト量を調整したり、フォトレジストとの選択比を調整
できる効果を有する。
を使う場合、その混合比を変えることによって、ＣＤシ
フト量を調整したり、フォトレジストとの選択比を調整
できる効果を有する。
【００５８】また、金属積層膜上に積層無機反射防止膜
ＴｉＮとＡＲＬ−ＳｉＯＮ（Ｐ−ＳｉＯ2、Ｐ−ＳｉＯ
Ｎ）を成膜した場合、リソグラフィーの問題は上記のよ
うに改善可能であるが、金属配線上にＳｉＯＮが残るた
め、配線間のヴィアホールエッチング時でのエッチング
ストップや層間絶縁膜の信頼性低下、密着性不良（膜は
がれ）などの問題が生ずるが、反射防止ＡＲＬ−ＳｉＯ
Ｎ膜を弗化アンモニウムと水を含む有機剥離液で効果的
に除去できるという効果を有する。
ＴｉＮとＡＲＬ−ＳｉＯＮ（Ｐ−ＳｉＯ2、Ｐ−ＳｉＯ
Ｎ）を成膜した場合、リソグラフィーの問題は上記のよ
うに改善可能であるが、金属配線上にＳｉＯＮが残るた
め、配線間のヴィアホールエッチング時でのエッチング
ストップや層間絶縁膜の信頼性低下、密着性不良（膜は
がれ）などの問題が生ずるが、反射防止ＡＲＬ−ＳｉＯ
Ｎ膜を弗化アンモニウムと水を含む有機剥離液で効果的
に除去できるという効果を有する。
【図１】従来の配線形成方法の技術を説明する半導体装
置の模式的な断面図である。
置の模式的な断面図である。
【図２】本発明に係る無機反射防止膜を使った配線形成
方法を用いた半導体装置の模式的な断面図である。
方法を用いた半導体装置の模式的な断面図である。
【図３】本発明に係る無機反射防止膜を使った配線形成
方法でエッチングした後の、半導体装置の模式的な断面
図である
方法でエッチングした後の、半導体装置の模式的な断面
図である
【図４】本発明に係る無機反射防止膜を使った配線形成
方法のエッチング、及びその後のアッシング処理を行う
装置の概略図である。
方法のエッチング、及びその後のアッシング処理を行う
装置の概略図である。
【図５】本発明に係る無機反射防止膜を使った配線形成
方法でエッチングした後、アッシング処理した半導体装
置の模式的な断面図である。
方法でエッチングした後、アッシング処理した半導体装
置の模式的な断面図である。
【図６】本発明に係る無機反射防止膜を使った配線形成
方法の後処理（剥離）方法で剥離処理した後、ＡＲＬ−
ＳｉＯＮやデポが完全に除去された配線の様子を示す半
導体装置の模式的な断面図である。
方法の後処理（剥離）方法で剥離処理した後、ＡＲＬ−
ＳｉＯＮやデポが完全に除去された配線の様子を示す半
導体装置の模式的な断面図である。
【図７】本発明に係る無機反射防止膜を使った配線形成
方法の後処理（剥離）方法で剥離処理した後、ＡＲＬ−
ＳｉＯＮが残ってしまう場合の配線の様子を示す半導体
装置の模式的な断面図である。
方法の後処理（剥離）方法で剥離処理した後、ＡＲＬ−
ＳｉＯＮが残ってしまう場合の配線の様子を示す半導体
装置の模式的な断面図である。
【図８】本発明に係る無機反射防止膜を使った配線形成
方法の処理フローを示す、フローチャートである。
方法の処理フローを示す、フローチャートである。
【図９】本発明に係る実施例２の配線形成方法を用いた
半導体装置の模式的な断面図である。
半導体装置の模式的な断面図である。
【図１０】本発明に係る実施例２の配線形成方法におい
て、酸化膜エッチャーで、ＡＲＬ―ＳｉＯＮ及びハード
マスクをエッチングした後の半導体装置の模式的な断面
図である。
て、酸化膜エッチャーで、ＡＲＬ―ＳｉＯＮ及びハード
マスクをエッチングした後の半導体装置の模式的な断面
図である。
【図１１】本発明に係る実施例２の配線形成方法におい
て、アッシング処理後の半導体装置の模式的な断面図で
ある。
て、アッシング処理後の半導体装置の模式的な断面図で
ある。
【図１２】本発明に係る実施例２の配線形成方法におい
て、有機剥離した後の半導体装置の模式的な断面図であ
る。
て、有機剥離した後の半導体装置の模式的な断面図であ
る。
【図１３】配線エッチング後、層感膜成膜、ヴィアホー
ルエッチング後の半導体装置の模式的な断面図である。
ルエッチング後の半導体装置の模式的な断面図である。
【図１４】本発明の実施例７の配線形成方法をもちいた
ヴィアホールエッチング後の半導体装置の模式的な断面
図である。
ヴィアホールエッチング後の半導体装置の模式的な断面
図である。
【図１５】Ｐ−ＳｉＯＮ膜厚を変化させた場合の反射率
の変化を表わすグラフである。
の変化を表わすグラフである。
１ Ｓｉ基板 ２ 絶縁膜 ３ 金属積層膜 ４ ＴｉＮ反射防止膜 ５ ＡＲＬ−ＳｉＯＮ ５ａ プラズマＳｉＯＮ ５ｂ プラズマＳｉＯ2 ６ エキシマレーザ用フォトレジスト ９ ラビットイヤー及びデポ １４ ハードマスク １５ ヴィアホール １６ 層間絶縁膜 １７ ヴィアホールエッチング底部 １８ プラズマＳｉＯＮ １０４ 積層反射防止膜 ４０７ ドライエッチング処理室 ４０８ アッシング処理室 ４０９ 搬送室 ４１０ 搬出室 ４１１ 搬入室 ８０１ 工程数を少なくすることを重視した工程フロー ８０２ ＡＲＬ−ＳｉＯＮ除去性を重視した工程フロー
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 金属配線層の上層に、ＴｉＮ膜を設け、
該ＴｉＮ膜の上層に無機質からなるプラズマＳｉＯＮ膜
を成膜し、該プラズマＳｉＯＮ膜の上層にプラズマＳＩ
Ｏ2膜よりなる無機反射防止膜を成膜させる工程と、 同一のチャンバー内で以て、Ｃｌ2を含んだガスを用い
て、前記金属配線層と前記無機反射防止膜に対して、連
続してドライエッチングする工程と、 前記２段階のドライエッチング処理を施した後、さら
に、ドライエッチング（オーバーエッチング）処理を１
段階加えた合計３段階のドライエッチング処理を施し、
さらに、アッシング加工を施した後、弗化アンモニウム
０．１％〜３％、水１０％〜８０％程度を含む有機剥離
液で以て、前記無機反射防止膜ごとエッチングデポジシ
ョンを除去する工程と、 を含むことを特徴とする無機反射防止膜を使った配線形
成方法。 - 【請求項２】 前記連続したドライエッチングにおい
て、ＢＣｌ3の比率を多くした条件にて、前記無機反射
防止膜をドライエッチングし、その後、金属配線層をド
ライエッチングすることを特徴とする請求項１に記載の
無機反射防止膜を使った配線形成方法。 - 【請求項３】 請求項１に記載の、アッシング加圧の工
程と、弗化アンモニウム０．１％〜３％、水１０％〜８
０％程度を含む有機剥離液で以て、前記無機反射防止膜
ごとエッティングデポジションを除去する工程との間
に、 前記無機反射防止膜が除去し易いように、酸化膜
ドライエッチングと、Ｏ 2 ／ＣＦ 4 （ＣＦ 4 の含まれる割
合がＯ 2 の０％〜１０％のガス）によるアッシング処理
工程を、 含むこと特徴とする請求項１に記載の無機反射防止膜を
使った配線形成方法。 - 【請求項４】 前記連続したドライエッチングにおい
て、ＢＣｌ3の比率を多くした条件にて、前記無機反射
防止膜をドライエッチングし、その後、金属配線層をド
ライエッチングすることを特徴とする請求項３に記載の
無機反射防止膜を使った配線形成方法。 - 【請求項５】 層間膜形成後、ヴィアホールを形成し、
ヴィアホールのエッチング後に有機剥離処理で前記プラ
ズマＳｉＯＮを除去する工程を、 含むことを特徴とする請求項１に記載の無機反射防止膜
を使った配線形成方法。 - 【請求項６】 前記連続したドライエッチングにおい
て、ＢＣｌ3の比率を多くした条件にて、前記無機反射
防止膜をドライエッチングし、その後、金属配線層をド
ライエッチングすることを特徴とする請求項５に記載の
無機反射防止膜を使った配線形成方法。 - 【請求項７】 前記プラズマＳｉＯＮ膜と前記ＴｉＮ膜
との間に、プラズマＳｉＯ2の絶縁膜で形成されたハー
ドマスクを有することを特徴とする請求項１乃至請求項
６のいずれかに記載の無機反射防止膜を使った配線形成
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01509999A JP3257533B2 (ja) | 1999-01-25 | 1999-01-25 | 無機反射防止膜を使った配線形成方法 |
| KR10-2000-0003536A KR100372742B1 (ko) | 1999-01-25 | 2000-01-25 | 무기 반사방지막을 사용한 배선 형성 방법 |
| US09/490,907 US6348405B1 (en) | 1999-01-25 | 2000-01-25 | Interconnection forming method utilizing an inorganic antireflection layer |
| GB0001696A GB2346261B (en) | 1999-01-25 | 2000-01-25 | Interconnection forming method utilizing an inorganic antireflection layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01509999A JP3257533B2 (ja) | 1999-01-25 | 1999-01-25 | 無機反射防止膜を使った配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216161A JP2000216161A (ja) | 2000-08-04 |
| JP3257533B2 true JP3257533B2 (ja) | 2002-02-18 |
Family
ID=11879406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01509999A Expired - Fee Related JP3257533B2 (ja) | 1999-01-25 | 1999-01-25 | 無機反射防止膜を使った配線形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6348405B1 (ja) |
| JP (1) | JP3257533B2 (ja) |
| KR (1) | KR100372742B1 (ja) |
| GB (1) | GB2346261B (ja) |
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|---|---|---|---|---|
| US20020086547A1 (en) * | 2000-02-17 | 2002-07-04 | Applied Materials, Inc. | Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask |
| US6555397B1 (en) | 2000-09-13 | 2003-04-29 | Advanced Micro Devices, Inc. | Dry isotropic removal of inorganic anti-reflective coating after poly gate etching |
| US6283131B1 (en) * | 2000-09-25 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | In-situ strip process for polysilicon etching in deep sub-micron technology |
| DE10062660B4 (de) * | 2000-12-15 | 2010-05-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Siliciumoxynitrid-ARC-Schicht über einer Halbleiterstruktur |
| JP3733021B2 (ja) | 2000-12-15 | 2006-01-11 | シャープ株式会社 | プラズマプロセス方法 |
| US6699777B2 (en) * | 2001-10-04 | 2004-03-02 | Micron Technology, Inc. | Etch stop layer in poly-metal structures |
| US6613665B1 (en) * | 2001-10-26 | 2003-09-02 | Lsi Logic Corporation | Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface |
| ATE400892T1 (de) | 2001-11-26 | 2008-07-15 | Imec Inter Uni Micro Electr | Herstellungsverfahren für cmos-halbleiter- bauelemente mit wählbaren gatedicken |
| DE10219362B4 (de) * | 2002-04-30 | 2009-12-31 | Advanced Micro Devices, Inc., Sunnyvale | Automatische Verstärkungssteuerung für einen Direktumsetzer und Verfahren zum Steuern der Verstärkung eines Basisbandsignals in einem derartigen Empfänger |
| JP2003332465A (ja) * | 2002-05-14 | 2003-11-21 | Mitsubishi Electric Corp | 半導体メモリデバイスの製造方法 |
| KR100454821B1 (ko) * | 2002-06-12 | 2004-11-03 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US7270761B2 (en) * | 2002-10-18 | 2007-09-18 | Appleid Materials, Inc | Fluorine free integrated process for etching aluminum including chamber dry clean |
| JP2004170554A (ja) | 2002-11-18 | 2004-06-17 | Victor Co Of Japan Ltd | 反射型液晶表示装置 |
| JPWO2004103893A1 (ja) * | 2003-05-22 | 2006-07-20 | デプト株式会社 | 微細構造体及びその製造方法 |
| JP4223348B2 (ja) * | 2003-07-31 | 2009-02-12 | Ｔｄｋ株式会社 | 磁気記録媒体の製造方法及び製造装置 |
| US7508075B2 (en) * | 2003-08-01 | 2009-03-24 | Micron Technology, Inc. | Self-aligned poly-metal structures |
| JP4519512B2 (ja) * | 2004-04-28 | 2010-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、除去方法 |
| JP2006012332A (ja) * | 2004-06-28 | 2006-01-12 | Tdk Corp | ドライエッチング方法、磁気記録媒体の製造方法及び磁気記録媒体 |
| JP4447419B2 (ja) * | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20070052133A1 (en) * | 2005-09-07 | 2007-03-08 | Michael Gostkowski | Methods for fabricating sub-resolution line space patterns |
| KR100752171B1 (ko) | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| EP1818987B1 (de) * | 2006-02-10 | 2011-12-07 | ELMOS Semiconductor AG | Halbleiterbauelementanordnung |
| KR100793241B1 (ko) * | 2006-06-19 | 2008-01-10 | 삼성전자주식회사 | 실리콘 고분자 및 포토레지스트 제거용 조성물, 이를이용한 막 제거 방법 및 패턴 형성 방법 |
| US20090065820A1 (en) * | 2007-09-06 | 2009-03-12 | Lu-Yang Kao | Method and structure for simultaneously fabricating selective film and spacer |
| CN101770940B (zh) * | 2008-12-31 | 2012-04-18 | 中芯国际集成电路制造(上海)有限公司 | 叠层底部抗反射结构及刻蚀方法 |
| WO2012061152A2 (en) * | 2010-10-25 | 2012-05-10 | California Institute Of Technology | Atomically precise surface engineering for producing imagers |
| US20120313149A1 (en) * | 2011-06-09 | 2012-12-13 | Beijing Nmc Co., Ltd. | Semiconductor structure and method for manufacturing the same |
| KR101486363B1 (ko) | 2012-08-22 | 2015-01-26 | 엘지디스플레이 주식회사 | 유기전계발광표시장치 |
| JP2015115402A (ja) * | 2013-12-10 | 2015-06-22 | キヤノン株式会社 | 導電体パターンの形成方法および半導体装置の製造方法 |
| US9245763B2 (en) * | 2014-03-13 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming patterns using multiple lithography processes |
| US9761436B2 (en) | 2014-06-30 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming patterns using multiple lithography processes |
| CN106356415B (zh) * | 2016-12-02 | 2018-06-29 | 武汉新芯集成电路制造有限公司 | 背面金属格栅的制作方法 |
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