KR20000057802A - 무기반사방지막을 사용한 배선형성방법 - Google Patents

무기반사방지막을 사용한 배선형성방법 Download PDF

Info

Publication number
KR20000057802A
KR20000057802A KR1020000003536A KR20000003536A KR20000057802A KR 20000057802 A KR20000057802 A KR 20000057802A KR 1020000003536 A KR1020000003536 A KR 1020000003536A KR 20000003536 A KR20000003536 A KR 20000003536A KR 20000057802 A KR20000057802 A KR 20000057802A
Authority
KR
South Korea
Prior art keywords
film
antireflection film
etching
inorganic
inorganic antireflection
Prior art date
Application number
KR1020000003536A
Other languages
English (en)
Other versions
KR100372742B1 (ko
Inventor
오후치마사히코
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20000057802A publication Critical patent/KR20000057802A/ko
Application granted granted Critical
Publication of KR100372742B1 publication Critical patent/KR100372742B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Abstract

TiN막과 ARL--SiON막(플라즈마SiO2와 플라즈마SiON에 의한 막)을 금속적층막상에 적층하고, 또한, ARL-SiON막의 막두께와 막질을, 금속막으로부터의 반사율을 최소로 막도록 최적화하고, 조성을 후처리로 플루오르화수소산에 녹기쉽도록 조정한다. TiN막과 ARL--SiON막에 의한 적층반사방지막과, 그 밑의 금속적층막을 연속하여 동일처리실에서 드라이에칭한다. 그 때의 에칭가스의 주성분은, 금속막의 에칭과 동일한 염소계가스(C12,BC13,HCl등, Cl을 포함하는 가스)를 조합한 것으로 한다. 또, C12, BCl3를 조합한 가스를 사용하는 경우, 그 혼합비를 바꿈으로써, 리소그래피의 재공사가 필요한 경우에, 웨트박리처리나, 플라즈마애싱처리를 하더라도, 무기반사방지막의 막질이 변화하기 어렵도록 한다.

Description

무기반사방지막을 사용한 배선형성방법{Interconnection forming method utilizing an inorganic antireflection layer}
본 발명은 무기반사방지막을 사용한 배선형성방법에 관한 것이다.
종래의 반사방지막을 사용한 배선형성방법을 도 1을 참조해서 설명한다. 도 1은 종래의 배선형성방법의 기술을 설명하는 반도체장치의 모식적인 단면도이다.
도 1에 도시된 바와 같이, Si기판(1)위에 형성된 절연막(2)상에 형성된 금속적층막(3)을 패터닝 할 경우, 최초에 포토레지스트를 패터닝 할(리소그래피) 필요가 있다. 통상의 리소그래피는, (1)포토레지스트를 웨이퍼상(이 경우, 절연막(2) 위)에 도포하고(레지스트도포공정), (2)그 포토레지스트를 소정의 패턴으로 노광하며(노광공정), (3)노광한 레지스트를 현상하고(현상공정), (4)현상한 레지스트의 패턴의 치수의 적합여부, 패턴절단불량의 유무, 패턴의 어긋남의 유무등을 체크하여(체크공정)행한다. 또한, 리소그래피의 체크공정에서, 형성된 레지스트패턴이 불합격인 경우, 리소그래피를 레지스트도포에서부터 다시 할 필요가 있다. 그러나, 웨이퍼상에는, 패터닝된 레지스트가 남아 있기 때문에, 남아 있는 레지스트를 제거할 필요가 있다. 그 때문에, 남아 있는 레지스트를, 산소플라즈마 또는 오존으로 애싱하여, 유기박리액으로 웨트박리처리한다(박리공정). 그 후, 다시, 레지스트도포공정, 노광공정, 현상공정, 체크공정을 수행한다. 이들 박리공정, 레지스트도포공정, 노광공정, 현상공정, 체크공정의 공정전체를, 재공사(rework)라고 한다.
미세한, 특히 서브미크론이하 선폭의 리소그래피에서의 패터닝에 있어서는, 엑시머레이저용의 포토레지스트의 노광이 행해진다. 그러나, 이 엑시머레이저용의 포트레지스트는 기초막의 요철면으로부터의 반사에 의해서 가늘어지거나, 소실하기 때문에, 도 1에 도시된 바와 같이, TiN반사방지막(4)을 금속적층막(3)위에 형성하고 있다.
더욱이, 최근에는, 도 1에는 도시되어 있지 않지만, TiN반사방지막(4)위에, 유기반사방지막(organic antireflection coating)(포토레지스트에 가까운 재질 또는 실리카계) 또는, 무기반사방지막(inorganic antireflection layer)(SiON막)을 형성한 것이 있다.
유기반사방지막과 무기반사방지막을 비교하면, 드라이에칭장치의 사용상의 관점과, 리소그래피의 재공사에 관한 점에 있어서는, 무기반사방지막 쪽이 우수하다.
그 이유는, 유기반사방지막은 레지스트를 박리할 때, 유기반사방지막 자체도 함께 박리되기 때문에, 다시 한번 유기반사방지막을 도포하여 고치지 않으면 안되고, 무기반사방지막을 사용하는 경우에 비하여, 리소그래피의 재공사의 공정이 한 공정이 많아지기 때문이다.
반면, 레지스트의 패턴을 마스크로서 사용하여, 그 밑의 금속적층막을 드라이에칭한 후의 레지스트 이외의 제거에 관해서는, 무기반사방지막쪽이 1 ~ 2공정 증가되는 경우가 있다.
또한, 에칭처리실의 문제에 있어서는, 유기반사방지막의 에칭가스는, 챔버내에 부착한 디포지션(depositon)을 에칭해 버리기 때문에, 파티클(particle)의 증가나 프래킹(flaking)의 문제가 발생하기 쉽다.
현시점에서는, 금속배선인 AlCu상에(엄밀하게는 AlCu상에 형성된 TiN상) 유기반사방지막을 형성한 경우, 재공사가 어렵고, 특히, 유기반사방지막과 Kr레지스트의 양쪽 모두 박리가 어렵기 때문에, 잔사(residue)가 남게 된다.
또한, 에칭시의 파티클의 문제는 중대하여, 유기반사방지막은 AlCu의 에칭에 적합하지 않다. 단지, 폴리실리콘이나 실리사이드막상에는 사용되고 있다.
이상의 이유에 의해, 금속배선을 패터닝하기 위한 리소그래피에 있어서 반사방지막을 사용하는 경우, 무기반사방지막을 사용하는 것이 바람직하다.
그런데, 무기반사방지막을 반사방지막으로 사용하는 방법에 대해서는 문제점이 있다. 특개평9-055351호 공보에는, SiON막으로 이루어지는 반사방지막을 배선층상에 형성하고, 그 반사방지막의 표면을 안정화시키기 위해서, 그 위에, N2, O2등의 플라즈마처리를 하여, SiON막의 표면을 변질시켜 보호막으로 하는 방법이 개시되어 있다. 그러나, 이러한 방법으로 형성된 구조에서는, Si0N막의 표면의 수십Å정도만 변질하지 않고, 그대로 방치한 경우는 안정되어 있지만, 리소그래피의 재공사등의 화학적처리에는 약하고, 막질이 변화하여 버릴 가능성이 높다고 하는 문제점이 있다.
따라서, 본 발명은 상기 문제점에 감안해 성립된 것이고, 본 발명의 목적은, 리소그래피에 있어서 무기반사방지막을 사용한 배선형성방법에 있어서, 리소그래피가 어긋나는 것(회로형성불능일 정도로, 기초패턴과 어긋나버리는 것)이나 그 밖의 패터닝불량에 의해서, 재공사가 필요한 경우에, 웨트박리처리나, 플라즈마애싱처리를 하더라도, 무기반사방지막의 막질이 변화하기 어렵도록 하는 방법을 제공하는 것이다.
도 1은 종래의 무기반사방지막을 사용한 배선형성방법을 설명하는 반도체장치의 모식적인 단면도이다.
도 2는 본 발명에 따른 무기반사방지막을 사용한 배선형성방법을 이용한 반도체장치의 모식적인 단면도이다.
도 3은 본 발명에 따른 무기반사방지막을 사용한 배선형성방법에 있어서, 에칭한 뒤의 반도체장치의 모식적인 단면도이다.
도 4는 본 발명에 따른 무기반사방지막을 사용한 배선형성방법에 있어서, 에칭 및 그 후의 애싱처리를 한 장치의 개략도이다.
도 5는 본 발명에 따른 무기반사방지막을 사용한 배선형성방법에 있어서, 에칭 및 그 후의 애싱처리를 한 반도체장치의 모식적인 단면도이다.
도 6은 본 발명에 따른 무기반사방지막을 사용한 배선형성방법에 있어서, 유기박리액으로 웨트박리처리한 뒤, ARL-SiON이나 디포지션이 완전히 제거된 배선의 상태를 나타내는 반도체장치의 모식적인 단면도이다.
도 7은 본 발명에 따른 무기반사방지막을 사용한 배선형성방법에 있어서, 유기박리액으로 웨트박리처리한 뒤, ARL-SiON이 남는 경우의 배선의 상태를 나타내는 반도체장치의 모식적인 단면도이다.
도 8은 본 발명에 따른 무기반사방지막을 사용한 배선형성방법의 처리플로우를 나타내는 플로우챠트이다.
도 9는 본 발명에 따른 제 2 실시예의 배선형성방법을 사용한 반도체장치의 모식적인 단면도이다.
도 10은 본 발명에 따른 제 2 실시예의 배선형성방법에 있어서, 산화막에칭으로, ARL--SiON 및 하드마스크를 에칭한 뒤의 반도체장치의 모식적인 단면도이다.
도 11은 본 발명에 따른 제 2 실시예의 배선형성방법에 있어서, 애싱처리 후의 반도체장치의 모식적인 단면도이다.
도 12는 본 발명에 따른 제 2 실시예의 배선형성방법에 있어서, 유기박리액으로 웨트박리처리한 뒤의 반도체장치의 모식적인 단면도이다.
도 13은 배선에칭후, 층간막형성, 비아홀에칭 후의 반도체장치의 모식적인 단면도이다.
도 14는 본 발명의 제 7 실시예의 배선형성방법을 사용한 비아홀에칭 후의 반도체장치의 모식적인 단면도이다.
도 15는 P-SiON의 막두께를 변화시킨 경우의 반사율의 변화를 나타내는 그래프이다.
※도면의 주요부분에 대한 부호의 설명
1 : Si기판 2 : 절연막
3 : 금속적층막 4 : TiN반사방지막
5 : ARL-SiON막 5a : 플라즈마SiON막
5b : 플라즈마SiO2막 9 : 래빗이어 및 디포지션
6 : 엑시머레이저용 포토레지스트 14 : 하드마스크
15 : 비아홀 16 : 층간절연막
104 : 적층반사방지막 407 : 드라이에칭처리실
408 : 애싱처리실 409 : 반송실
410 : 반입실 411 : 반출실
상기의 과제를 해결하기 위해, 본 발명에 따른 무기반사방지막을 사용한 배선형성방법은, 금속배선층상에, 무기금속계반사방지막을 설치하고, 해당 무기금속계반사방지막상에 플라즈마SiON막을 형성하여, 해당 플라즈마SiON막상에 플라즈마SiO2막을 형성시켜, 무기반사방지막을 형성하는 것을 특징으로 하는 것이다. 여기에서, 무기금속계반사방지막은, 예컨대, TiN막에 한정되지 않는다.
본 발명에 따른 무기반사방지막을 사용한 배선형성방법의 제 1 실시예로서는, 금속배선층에 대한 드라이에칭을 행할 때와 동일한 챔버내에 있어서, 상기 무기반사방지막에 대하여, Cl2를 포함한 가스를 사용하여, 연속된 드라이에칭을 한다. 또한, 이 연속한 드라이에칭에 있어서, BCl3의 비율을 크게 한 조건으로, 상기 무기반사방지막을 에칭하고, 그 후, BCl3의 비율을 작게 한 조건으로, 금속배선층을 에칭한다.
본 발명에 따른 무기반사방지막을 사용한 배선형성방법의 하나의 바람직한 실시예로서는, 상기 연속된 드라이에칭처리를 실시한 후, 그 위에, 드라이에칭으로 오버에칭처리를 실시하고, 그 위에 애싱처리를 실시한 후, 불화암모늄 0.1%∼3%, 물 10%∼80%정도를 포함하는 유기박리액에 의한 웨트박리처리에 의해, 상기 반사 방지막과 함께, 드라이에칭처리로 생긴 에칭디포지션도 제거한다.
유기박리액의 박리효과가 충분하지 않은 경우에 있어서, 상기 무기반사방지막이 쉽게 제거되도록, 유기박리액으로의 처리전에, 산화막 드라이에칭과 CF4의 비율이 O2의 0%∼10%의 O2/CF4가스를 사용하는 애싱처리를 행한다.
상기 무기반사방지막의 플라즈마SiON이 남은 경우, 층간막형성 후, 비아홀을 형성하고, 비아홀의 에칭 후에, 유기박리액에 의한 웨트박리처리로 상기 플라즈마SiON을 제거한다.
또 하나의 바람직한 실시예로서는, 상기 플라즈마SiON막과 상기 무기금속계 반사방지막의 사이에, 플라즈마SiO2등의 절연막으로 형성된 하드마스크를 형성한다.
이 경우, 상기 플라즈마SiON막 및 하드마스크를 드라이에칭한 후, 에칭하는 것에 의해 레지스트를 제거하고, 하드마스크 및 금속배선층을 드라이에칭하여 무기 반사방지막을 제거한다.
또는, 상기 하드마스크 및 금속배선층의 드라이에칭 직전에, 유기박리액에 의한 웨트박리처리를 하여, 일단, 무기반사방지막의 플라즈마SiON이나 디포지션을 제거한 후, 금속배선층의 에칭을 행한다.
(작용)
본 발명에 따른 무기반사방지막을 사용한 배선형성방법은,
무기금속계반사방지막과 ARL-SiON막(플라즈마SiO2와 플라즈마SiON에 의한 막)이라는 두 가지의 반사방지막을, 금속적층막상(AlCu, TiN, TiW, Ti의 어느 것인가를 조합한 적층막)에 적층하여 사용하는 것에 의해, 금속적층막표면의 요철에서 기인하는 헐레이션을 억제하여, 리소그래피에 있어서 레지스트의 패터닝시의 결함을 방지한다.
또한, 그 때, 마이그레이션내성은 종래보다 저하하지 않고, 금속배선간을 잇는 비아홀의 저항도 증가하지 않는다. 또한, ARL-SiON막의 막두께와 막질은, 금속막으로부터의 반사율을 최소로 억제하도록 최적화되면서도, 조성을 후처리하여 플루오르화수소산에 쉽게 녹도록 조정한다.
무기금속계반사방지막과 ARL-SiON막에 의한 적층반사방지막과, 그 밑의 금속적층막을 연속해서 동일처리실에서 드라이에칭하는 방법에 있어서, 그 에칭가스의 주성분은, 금속막의 에칭과 동일한 염소계가스(Cl2, BCl3, HCl등, Cl을 포함하는 가스)를 조합하는 것으로 하고 있다. 따라서, 챔버내의 분위기변화는 최소한으로 억제된다.
또한, Cl2와 BCl3를 조합한 가스를 사용하는 경우, 그 혼합비를 바꾸는 것에 따라, CD(critical dimension)시프트량을 조정하거나, 포토레지스트와의 선택비를 조정할 수 있다. 여기에서, CD시프트량이라는 것은, 리소그래피할 때 레지스트패턴의 치수를 CD1로 하고, 에칭 후의 레지스트패턴의 치수를 CD2로 할 때, 그 차{CD1-CD2}로 나타내진다.
금속적층막상에 적층무기반사방지막{TiN과 ARL-SiON)을 형성한 경우, 리소그래피의 문제는 상술한 바와 같이 개선가능하지만, 금속배선상에 SiON이 남으면 문제가 발생한다. 이 문제라는 것은, 배선간의 비아홀에칭시에 에칭스토퍼나 층간절연막의 신뢰성저하, 밀착성불량(막벗겨짐)등이다. 그러나, 이 ARL-SiON은, 불화암모늄과 물을 포함하는 유기박리액으로 효과적으로 제거할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제 1 실시예
도 2는 본 발명에 따른 무기반사방지막을 사용한 배선형성방법을 이용한 반도체장치의 모식적인 단면도이다. 또한, 도 1에 나타난 구성요소에 대응하는 구성요소에는 동일한 참조번호를 부착하고, 설명을 생략한다. 또한, 표 8은 본 발명에 따른 무기반사방지막을 사용한 배선형성방법의 처리플로우를 나타내는 플로우챠트이고, 제 1 실시예는, 도 8에 있어서 참조번호801에서 도시되는 처리플로우이다.
도 8에 있어서 단계803에 도시된 바와 같이, 종해와 동일한 공정으로, TiN반사방지막(4)까지 형성한다. 이어서, 도 2에 나타낸 바와 같이, 종래의 TiN반사방지막(4)에 추가하여, 그 상층에, ARL-SiON막(5)을 형성하여(도 8의 단계804), 반사방지막 TiN(4)과 ARL-SiON막(5)으로 이루어지는 적층반사방지막(104)을 구성한다. 이 ARL-SiON막(5)은, TiN반사방지막(4)상에 형성한 플라즈마SiON(이하,「P-SiON」으로 기재)막(5a)과, 그 위에 형성한 플라즈마SiO2(이하,「P-SiO2」 로 기재)막(5b)로 구성된다. 그리고, 후술하는 바와 같이, ARL-SiON막(5)은, 전체로서, Si리치(Si의 비율이 큰 것)의 막질이다.
이 적층반사방지막(104)의 막두께는, 반사율을 KrF선 영역에서 8%미만정도로 억제하도록 조정하고 있다. 적층에서 사용하였을 때의 반사율은, 도 15의 그래프에 나타낸 바와 같이, Si리치인 SiON막의 경우, SiON막이 100Å이상이면, 8%미만정도가 된다.
또한, TiN반사방지막(4)의 막두께는, 이후의 공정에서 층간절연막에 비아홀을 형성할 때의 에칭이 TiN반사방지막(4)에서 멈출 수 있도록 정한다. 예를들면, 도 13에 나타난 바와 같이, 비아홀을 형성하는 산화막 에칭에 있어서, 비아홀 밑부분(17)이 TiN반사방지막(4)에서 정지하여, 금속적층막(3)을 관통하지 못하게 하기위한 TiN반사방지막(4)의 최저막두께는 약 250Å이다. 또한, 금속적층막(3)을 관통한 경우, 배선저항이 상승하거나, 박리성(ability to remove strip residue)이 악화된다.
다음에, 이 적층반사방지막(104)이 형성된 금속막상에, 엑시머레이저를 사용한 리소그래피처리를 실시한다(도 8의 단계805). 구체적으로는, 도 2에 나타낸 바와 같이, 적층반사방지막(104)상에, 엑시머레이저용 포토레지스트(6)를 도포하여 패터닝한다.
그 후, 도 8의 단계806에서, 패터닝된 엑시머레이저용 포토레지스트(6)를 마스크로 하여, 염소계가스로 드라이에칭한다. 그 결과, 도 3에 나타낸 바와 같이, 적층반사방지막(l04)과 그 밑의 금속적층막(3)이 패터닝된다.
통상적으로, SiON막의 드라이에칭은, 불소를 포함한 가스로 플라즈마에칭이지만, Si리치(Si의 비율이 큰 것)막질이기 때문에, 염소계가스라도 에칭속도를 그다지 떨어뜨리지 않고 처리가 가능하다.
이 처리는, 도 4에 도시된 장치로, 금속배선을 에칭하는 드라이에칭처리실(407)에서 한 번에 행하는 것이 가능하다. 동일한 실내처리 때문에, 반응생성물이 대기에 접촉하는 것으로부터 발생하는 이상(잔사(residue), 파세팅(facetting), 애프터코로젼(after corrosion), 파티클증가, 치수변동)의 문제점을 방지할 수 있고, 공정을 단축할 수 있다.
이 후에, 또한, 별도의 처리실(애싱처리실)(408)에 진공반송하여, 애싱과 잔류염소의 제거를 종래 방법으로 행한다.(도8의 단계806종료). 이에 의해, 레지스트(6)가 제거된다.
또한, 드라이에칭처리에서 사용하는 장치는, ECR(electron cycrotron resonace), ICP(inductively-coupled plasma), 헬리콘(helicon plasma source), 2주파RlE(reactive ion etching), 2전원RIE, 평행평판형등, 여러가지 타입의 드라이에칭장치를 적용할 수 있다.
그러나, 상기한 드라이에칭처리에서는, 측벽디포지션(배선측벽부의 에칭디포지션(etching deposition))이나 래빗이어(배선보다 윗부분의 에칭디포지션)이다. 도 5에 나타낸 것 같은 「래빗이어 및 디포지션」(에칭디포지션)(6)이 남는다. 또한, 도 5에 나타낸 바와 같이, ARL-SiON막(5)도 금속배선상에 남게 된다.
또, 이 ARL-SiON막(5)은 고저항의 도전막이기 때문에, 회로의 성질상, 배선간 용량이 크게 되어, 회로내를 움직이는 전자의 스피드가 떨어져, 회로의 신호응답이 악화된다. 또한, ARL-SiON막(5)이 남은 상태에서 층간절연막을 형성하면, 층간절연막의 매립성(애스펙트비가 커지기 때문에 매립이 어렵게 된다), 밀착성(ARL- SiON막(5)은, 금속배선에칭 후의 처리에서 사용되는 박리액으로 에칭되어 있기 때문에 표면이 황폐해져 있고, 또한, 막의 응력이 층간막과 다르기 때문이다)이 나쁘다. 또한, 층간절연막을 관통하는 비아홀을 에칭할 때에는, ARL-SiON막(5)상에서 에칭이 정지될 가능성이 높고, 그대로 비아홀내에 도전막을 매립하면, 배선간의 저항이 급격히 높아진다. 그 때문에, 비아홀내에 도전막을 매립하기 전에, ARL-SiON막(5)을 제거해야 한다.
상기의 부조합이 발생하기 때문에, 적층반사방지막(104)과 그 밑의 금속적층막(3)을 에칭으로 패터닝한 후, 도 5에서 나타내는 「래빗이어 및 디포지션」(9)과 ARL-SiON막(5)을, 웨트박리처리에 의해 동시에 제거한다(도 8의 단계807).
이와 같이, 단계806후에 단계807을 실행하는 처리는, 도 8에 나타낸 공정수를 적게 하는 것을 중시한 공정플로우(801)이다. 이 때, ARL-SiON막(5)의 상층의 P-SiO2막이 얇은 경우에는, 불화암모늄과 물을 포함한 유기박리액으로, 「래빗이어 및 디포지션」(9)과 ARL-SiON막(5)을 동시에 제거하는 것이 가능하다. 단계807의 처리 후의 상태는 도 6이 된다.
또한, 불화암모늄은 물과 섞이면 불산이 생기기 때문에, 산화막을 웨트에칭한다. 이 때문에, SiON중의 Si가 적은 조건에서 막을 형성하는 것이 바람직하다.
그런데, 이 경우, 반대로 Si리치(Si의 비율이 큰 것)인 SiON으로 되지 않기 때문에, 반사율이 억제되지 않는다. 이 때문에, 적정하다고 판단되는 조성의 비율이 Si:O:N= 5:3:1정도이고, 이 때, k값이 0.5∼0.65가 되는 막이다. 또한, 비율이 Si:O:N= 5:3:1은 엄밀한 치수가 아니고, Si의 조성비는 전체의 45%∼65%이면 충분하다.
여기에서, 매질의 복소굴절율을 n+ik로 나타내었을 때의 k를 소쇠(消衰)계수라고 하고, 흡수계수 α에 대하여, α=(4π/λ0)k의 관계에 있다. n은 굴절율이고, λ0는 진공중의 광파장이다. 요컨대, k값은 그 매질에 들어온 빛을 감쇠시키는 정도를 좌우하는 파라미터이다.
또한, 적층반사방지막의 막두께는, 상층으로부터,
P-SiO2막은 50Å∼100Å, P-SiON막은 l00Å∼500Å, TiN막은 250Å이상정도가 바람직하다.
상기의 막두께의 수치는, 종래로부터의 반사율계산의 수법을 사용하여 광학계산을 하고, 거기에, 이하의 것을 고려한 결과이다.
·P-SiON막이 100Å이상이면 반사율이 적은 것
·유기박리액으로 웨트제거를 할 수 있는 막두께의 상한이, P-SiO2막에서 100Å, SiON막에서 500Å이고, 얇을수록 제거하기 쉬운 것
·후의 공정에서, 비아홀에칭을 TiN막상에서 정지할 때, 필요한 최저의 TiN막의 막두께의 하한이 250Å인(두꺼울수록 TiN막 도중에서 에칭이 멈추고, 마진이 발생한다.) 것
·P-SiO2막의 막두께의 하한은 SiON막의 안정성에 필요한 최저막두께인 것
다음에, 비아홀에칭에 관해서 상세히 설명한다.
비아홀에칭은, 도 13에 도시된 바와 같이, 금속배선에칭보다 후의 공정에서, 금속배선간을 CVD법이나 도포등으로 매립한 층간절연막(BPSG(borophosphosilicate glass), NSG(non-silicate glass), P-SiO2나, 그 적층막)(16)을 에칭하는 산화막에칭이다.
이 위에, 상층의 금속배선이 형성되고, 패터닝되어, 회로가 도통된다. 여기에서, 비아홀이라는 것은, 서로 다른 층의 배선의 간을 잇는 수직방향의 구멍이다.
TiN막 아래의 금속배선이 AlCu의 경우, 산화막을 에칭하는 일반적인 가스(불화탄소계 가스)로 AlCu의 표면이 화학변화하여 접촉저항이 높게 되거나, TiN이 스퍼터되어 홀측벽에 부착하여, 홀형상을 왜곡시거나, 후의 공정에서 석출하는 등에 의해, 문제가 된다. 그 때문에, 상기의 산화막에칭은 TiN막 상에서 정지될 필요가 있다.
상기의 이유로 비아홀에칭은 TiN과의 선택비가 높은 것을 조건으로 하고 있기 때문에, SiON도 에칭하기 어렵다. 또한, TiN막도 알루미늄에쳐나 배선간용량에 문제가 없을 정도로 두껍게 설정하는 것이 적절하다.
여기에서, 상기 배선간용량의 문제에 관해서 설명한다. 배선간은 절연막에 의해서 끼워진 형이 되지만, 배선간격이 좁게 되면, 배선내를 이동하는 전자의 속도가 늦어지게 된다. 이 것은, 배선간이 콘덴서와 같은 상태가 되기 때문이다.
절연막의 유전율이 일정한 경우, 배선간격(도 13의 a)이 작은 만큼, 또는, 배선높이(도 13의 b)가 높은 만큼, 배선간용량이 커지게 된다. 이 것은, 배선간의 에스팩트비 = b/a가 작을수록 회로의 고속동작이 가능하다는 것을 나타내는 것이다.
도 2의 상부부터 순서대로 막구조, 막두께의 일례를 이하에 나타낸다.
·엑시머레이저용포토레지스트(6) KrF 레지스터(7000Å),
·플라즈마SiO2막(5b) P-SiO2(l00Å),
·플라즈마SiON막(5a) P-SiON(350Å),
·TiN반사방지막(4) TiN(500Å),
·금속적층막(3) AlCu(2500Å),
TiN(300Å),
Ti(200),
·절연막(2) NSG,
·Si기판 Si.
단계806에서 실시하는 드라이에칭조건의 구체예를 이하에 나타낸다(장치는 ICP소스에쳐(inductively-coupled plasma source etcher)를 사용하였다).
·제 1 단계(적층무기반사방지막(104) 및 AlCu금속적층막(3)의 에칭조건)
유량 Cl250sccm
BCl330sccm
CHF35sccm
자속밀도 8mT
소스코일파워 1200W
바이어스파워 100W
온도 40℃
·제 2 단계(오버에칭조건)
유량 Cl250sccm
BCl320sccm
CHF37sccm
Ar 40sccm
자속밀도 8mT
소스코일파워 700W
바이어스파워 70W
온도 40℃
다음에, 단계807에서의 유기박리액에 의한 웨트박리처리에 있어서, 유기박리액 및 처리조건의 구체예를 이하에 나타낸다.
유기박리액의 성분비는 DMSO(디메틸술폭사이드)70%, 불화암모늄 1%, 물 29%이고, 처리조건은, 온도 30℃, 에칭시간 10분이다.
제 1 실시예의 특징을 정리하면 다음과 같이 된다.
·리소그래피(레지스트의 패터닝)에 있어서, 레지스트의 엑시머레이저노광시의 헐레이션내성을 높인다.
·최상면을 TiN보다 화학적으로 안정된 P-SiO2로 한 것에 의해, 리소그래피재공사가 용이하게 된다.
·ARL-SiON막을, 염소계가스로, 금속배선을 에칭하는 처리실과 동일한 실에서 에칭처리하는 것으로, 공정수가 적고, 사용설비도 늘리지 않아서 바람직하다(ARL-SiON에칭전용의 장치를 필요로 하지 않는다). 또한, 반응생성물이 대기에 접촉되는 것에 의해 생기는 이상(잔사, 파세팅, 애프터코로젼, 파티클증가, 치수변동)의 문제를 막을 수 있다.
·무기반사방지막 ARL-SiON의 에칭은, 유기반사방지막(폴리이미드계나, 레지스트와 유사한 조성, 유기물 CxHy가 주체)의 에칭과 같이 에칭챔버내의 파티클증가를 일으키지 않는다.
·무기반사방지막 ARL-SiON은, 유기반사방지막보다 박막화가 가능하기 때문에, 에스펙트비(도 10의 b/a)가 작고, 미세가공이나 챠지업내성에 유리하다.
·불화암모늄계의 박리액은, 유기박리액과 물을 혼합하여 사용하면, 플루오르화수소산이 생기기 때문에, 측벽디포지션과 동시에 무기반사방지막 ARL-SiON이 제거가능하다. 이에 의해, AlCu를 포함한 구조의 금속배선상의 무기반사방지막 ARL-SiON을 용이하게 제거할 수 있다. (예컨대, 아민계의 유기박리액으로는 디포지션은 제거가능하지만, 무기반사방지막은 제거할 수 없다. )
·SiON막의 Si:O:N비를 5:3:1정도로 하면, TiN반사방지막상에 ARL-SiON막을 적층하였을 때에, 금속막의 반사도 막을 수 있고, 또한, 플루오르화수소산에 의한 산화막, SiON막의 제거(웨트에치)레이트도 높다.
또, ARL-SiON막이 두꺼운 경우나, 플루오르화수소산의 농도가 낮은 경우, ARL-SiON이 남을 가능성이 있다. 그 경우, 도 8의 공정플로우802를 사용하면(제 2 실시예), 박리성을 악화시키지 않고, TiN막을 에칭하지 않고서, ARL-SiON 막이 완전히 제거된다.
제 2 실시예
제 2 실시예는, 도 8의 ARL-SiON제거성을 중시한 공정플로우802이고, 제 1 실시예의 최후의 웨트에칭공정807 전에, 도 8의 단계808과 809를 실시하는 방법이다. 이하, 제 2 실시예를 상세히 설명한다.
ARL-SiON막(5)의 내의 하층막(P-SiON)(5a)이 약간 두꺼운 경우나, 불화암모늄농도가 낮거나, 혹은 웨트박리처리시간이 짧은 경우, 도 7에 나타낸 바와 같이, ARL-SiON막(5)이 어중간하게 남는다. 제 2 실시예는 이 문제를 방지하는 것이다.
이 때는, 도 5에 도시된 상태 후, 불화탄소계가스를 사용하여 보통의 산화막드라이에칭조건에서, 10초이하 정도, 드라이에칭 처리한(도 8의 단계808) 후, O2에 CF4를 첨가(0%∼10%)한 가스를 사용하여 O2플라즈마에칭처리한다(도 8의단계809). 그 후, 유기박리액으로 웨트박리처리하여(도 8의 단계807), 도 6에 나타내는 것 같은 상태를 얻는다.
산화막드라이에칭은 상층의 P-SiO2제거에 필요하지만, SiON과의 선택비는 높다. 따라서, 금속배선부(3)나 TiN반사방지막(4)이 파세팅(facetting)되는 일은 없다.
또한, 애싱처리가 없으면, 이 산화막에칭처리에서 생기는 디포지션이 영향을 주던가 해서 박리성이 악화된다. O2와 CF4의 혼합가스에서의 플라즈마처리 혹은 O2단독가스에서의 플라즈마처리로, 래빗이어나 측벽디포지션이 떨어지기 쉽게 되어, 그 후의 유기박리액에 의한 웨트제거처리(도 8의 단계807)로, 에칭디포지션은 완전히 제거된다.
이하, 도 8의 ARL-SiON제거성을 중시한 공정플로우802에 있어서의 단계808의 산화막드라이에칭의 조건의 구체예를 게시한다.
(RIE에쳐)
유량 CF440sccm
CHF320sccm
가스압 l0Pa
RF파워 600W
온도 40℃
도 8의 ARL-SiON제거성을 중시한 공정플로우802에 있어서의 단계809의 애싱조건(마이크로파애셔)
유량 02900sccm
CF45sccm
자속밀도 500mT
전력 1100W
온도 150℃
제 3 실시예
반사방지막 ARL-SiON의 에칭은, AlCu막의 에칭조건에서도 에칭이 가능하지만, BCl3분압을 약간 증가시키면 더욱 잔사가 나오기 어려운 에칭조건이 된다. 이 경우, 아래와 같은, 3단계의 에칭조건이 된다.
BCl3는 환원성 가스이고, 산화막이나 SiON이 에칭되기 쉽기 때문에, 측벽디포지션의 성분이 변해 디포지션의 두께도 변화하고, CD시프트량도 변화한다. 따라서, 치수 콘트롤도 가능하게 된다.
또한, Cl2리치보다도 BCl3리치의 쪽이, ARL-SiON막의 에칭종료 후, TiN반사방지막(4)까지 빠져나올 때, AlCu금속적층막(3)의 상부에 노치(사이드에치)가 들어가기 어렵다라는 이점도 있다.
제 3 실시예에서의 드라이에칭조건(잔사가 생기기 어려운 조건)의 구체예를 아래에 기술한다. 장치는 ICP 스에쳐를 사용하였다.
·제 1 단계(ARL-SiON에칭)
유량 Cl240sccm
BCl340sccm
CHF35sccm
자속밀도 8mT
소스코일파워 1200W
바이어스파워 100W
온도 40℃
·제 2 단계(AlCu에칭)
유량 Cl250sccm
BCl330sccm
CHF35sccm
자속밀도 8mT
소스코일파워 1200W
바이어스파워 100W
온도 40℃
·제 3 단계(오버에칭)
유량 Cl250sccm
BCl320sccm
CHF37sccm
Ar 40sccm
자속밀도 8mT
소스코일파워 700W
바이어스파워 70W
온도 40℃
제 4 실시예
상기 제 1 내지 제 3 실시예에 있어서, 금속배선이 AlCu를 포함하지 않고, TiN단층으로 하는 것도 가능하다.
또한, 이 경우의 에칭조건은 제 2 실시예와 동일하다.
제 5 실시예
상기 제 1 내지 제 4 실시예에서, 포토레지스트를 EB(전지빔)노광형 포토레지스트로 하는 것도 가능하다.
제 6 실시예
도 9에 나타낸 바와 같이, 적층반사방지막의 TiN반사방지막(4)과 ARL-SiON막(5)의 사이에, 플라즈마SiO2등의 절연막에서 형성된 두꺼운막의 하드마스크(14)를 형성한다.
우선, 도 10에 나타낸 바와 같이, ARL-SiON막(5)과 하드마스크(14)를, 종래의 일반적인 산화막드라이에쳐로 종래의 방법에 따라 에칭한다.
다음에, 종래의 어떤 애싱조건으로 애싱을 행하여, 레지스트(6)를 제거한다. 그 결과, 도 11의 상태가 된다.
다음에, 유기박리액에의한 웨트박리처리(도 8의 단계807)를 행하여, 그 결과, 도 12의 상태가 된다.
이 웨트박리처리에 있어서, ARL-SiON막은 남아 있어도 좋다. 그 후의 AlCu등의 금속막의 에칭으로 제거되어 버리기 때문이다.
후의 공정은, 하드마스크(14)를 마스크로 사용하는 것을 제외하고는 상기 제 1 내지 제 5 실시예와 동일하다.
예컨대, 제 2 실시예에 적용하는 경우에는, 플라즈마SiON막 및 하드마스크를, 드라이에칭한 후, 애싱하는 것에 의해 레지스트를 제거하고, 하드마스크 및 금속배선층을 드라이에칭하여 무기반사방지막의 제거를 행한다.
제 7 실시예
도 8의 ARL-SiON제거성을 중시한 공정플로우802와 동일한 효과를 얻는 방법이다.
ARL-SiON막(5)은, Si리치인 P-SiON막(5a)과 P-SiO2막(5b)로 구성되어 있기 때문에, 도 8의 공정수를 적게 하는 것을 중시한 공정플로우801로 처리를 행하여, 도 7과 같이 P-SiON이 남은 경우, 아래의 방법으로 처리한다.
이 상태에서, 층간막을 형성한 후, 비아홀을 형성하면, 도 14에 도시된 바와같이, 비아홀의 저부에 P-SiON막(5a)이 남게 된다.
이 상태에서는, 종래의 도 13에 비교하여 비아홀의 저부에 있어서, 저항치가 커지기 때문에, 도 8의 최종공정과 동일하게, 유기박리액을 사용한 웨트처리를 행한다.
유기박리액을 사용한 웨트처리 전에는, ARL-SiON의 상층의 P-SiO2막이 남아있지만, 이 경우는 비아홀에칭에 의해서 P-SiO2막이 제거되어 있다.
따라서, 플루오르화수소산이 SiON을 에칭제거하여, 종래의 도 13과 같은 비아홀저항의 값이 얻어진다.
본 발명에 따른 무기반사방지막을 사용한 배선형성방법은, 아래와 같은 효과를 가진다.
TiN막과 ARL--SiON막(P-SiO2막과 P-SiON막)이라는 두 가지의 반사방지막을, 금속적층막상(AlCu, TiN, TiW, Ti중 어느것을 조합한 적층막)에 적층하여 사용하였기 때문에, 금속적층막표면의 요철에 기인하는 헐레이션을 억제하여, 리소그래피에 있어서의 레지스트패터닝시의 결함을 방지할 수 있다.
또한, 그 때, 마이그레이션내성은 종래의 기술보다 저하하지 않고, 금속배선간을 잇는 비아홀의 저항도 증가하지 않는다.
또한, 두 가지 반사방지막(TiN막과 ARL-SiON(P-SiO2막과 P-SiON막))으로 되는 적층반사방지막과 그 아래의 금속적층막을 연속하여 동일처리실에서 드라이에칭하는 방법을 사용하고, 그 에칭가스의 주성분은, 금속막의 에칭과 동일하며, 염소계가스(Cl2, BCl3, HCl등, Cl을 포함하는 가스)를 조합한 것으로 하고 있기 때문에, 챔버내의 분위기의 변화를 최소한으로 막는다.
또한, Cl2, BCl3이 조합된 가스를 사용하는 경우, 그 혼합비를 변화시키는 것에 따라, CD시프트량을 조정하거나, 포토레지스트와의 선택비를 조정할 수 있다.
또한, 금속적층막상에 적층무기반사방지막 TiN과 ARL-SiON(P-SiO2, P-SiON)을 형성한 경우, 리소그래피의 문제는 상기와 같이 개선가능하다. 그 경우에, 금속배선상에 SiON이 남았을 때, 배선간의 비아홀에칭시에 에칭스톱이나 층간절연막의 신뢰성저하, 밀착성불량(박리)등의 문제가 발생한다. 그러나, 반사방지막 ARL-SiON은, 불화암모늄과 물을 포함하는 유기박리액으로 효과적으로 제거할 수 있다.

Claims (20)

  1. 금속배선층상에, 무기금속계반사방지막을 설치하고, 해당 무기금속계반사방지막상에 플라즈마SiON막을 형성하며, 해당 플라즈마SiON막상에 플라즈마SiO2막을 형성시켜 형성된 무기반사방지막을 사용하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  2. 제 1 항에 있어서, 동일 챔버내에서, Cl2를 포함한 가스를 사용하여, 상기 금속배선층과 상기 무기반사방지막에 대하여, 연속한 드라이에칭을 하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  3. 제 2 항에 있어서, 상기 연속된 드라이에칭에 있어서, BCl3의 비율을 크게 하는 조건으로, 상기 무기반사방지막을 드라이에칭하고, 그 후, BCl3의 비율을 작게하는 조건으로, 상기 금속배선층을 드라이에칭하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 연속된 드라이에칭처리를 실시한 후, 그 위에, 드라이에칭에 의해 오버에칭처리를 실시하고, 그 위에, 애싱처리를 실시한 후, 불화암모늄 0.1%∼3%, 물 10%∼80% 정도를 포함하는 유기박리액으로, 상기 무기반사방지막의 에칭으로 생긴 에칭디포지션을 제거하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  5. 제 4 항에 있어서, 상기 유기박리액으로 상기 에칭디포지션을 제거하기 전에, 상기 무기반사방지막이 제거되기 쉽도록, 산화막드라이에칭과, CF4의 비율이 O2의 0%∼10%의 O2/CF4가스에 의한 애싱처리를 행하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  6. 제 4 항에 있어서, 상기 무기반사방지막의 플라즈마SiON막이 남은 경우, 층간막형성후, 비아홀을 형성하고, 비아홀의 에칭후에, 유기박리액을 사용한 웨트박리처리로 상기 남은 플라즈마SiON막을 제거하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  7. 제 6 항에 있어서, 상기 플라즈마SiON막과 상기 무기금속계반사방지막의 사이에, 플라즈마SiO2등의 절연막으로 형성된 하드마스크를 형성하는 것을 특징으로하는 무기반사방지막을 사용한 배선형성방법.
  8. 제 7 항에 있어서, 상기 플라즈마SiON막 및 상기 하드마스크를 드라이에칭한 후, 애싱하는 것에 의해 레지스트를 제거하고, 상기 하드마스크 및 상기 금속배선층을 드라이에칭하여, 상기 무기반사방지막을 제거하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  9. 제 8 항에 있어서, 상기 하드마스크 및 상기 금속배선층의 드라이에칭 직전에, 유기박리액으로 웨트박리처리를 행하고, 일단, 무기반사방지막의 상기 플라즈마SiON막이나 상기 에칭디포지션을 제거한 후, 상기 금속배선층의 에칭을 행하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  10. 제 7 항에 있어서, 상기 하드마스크 및 상기 금속배선층의 드라이에칭 직전에, 유기박리액으로 웨트박리처리를 하고, 일단, 무기반사방지막의 상기 플라즈마SiON막이나 상기 에칭디포지션을 제거한 뒤, 상기 금속배선층의 에칭을 하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  11. 제 1 항에 있어서, 상기 플라즈마SiON과 상기 무기금속계반사방지막의 사이에, 플라즈마SiO2등의 절연막으로 형성된 하드마스크를 형성하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  12. 제 11 항에 있어서, 동일 챔버내에서, Cl2를 포함한 가스를 사용하여, 상기 금속배선층과 상기 무기반사방지막에 대하여, 연속된 드라이에칭을 하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  13. 제 12 항에 있어서, 상기 연속된 드라이에칭에 있어서, BCl3의 비율을 크게하는 조건으로, 상기 무기반사방지막을 드라이에칭하고, 그 후, BCl3의 비율을 작게하는 조건으로, 상기 금속배선층을 드라이에칭하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  14. 제 11 항 내지 제 13 항의 어느 한 항에 있어서, 상기 연속된 드라이에칭처리를 실시한 후, 그 위에, 드라이에칭에 의해 오버에칭처리를 실시하고, 그 위에, 에칭처리를 실시한 후, 불화암모늄 0.1%~3%, 물 10%∼80%정도를 포함하는 유기박리액으로, 상기 무기반사방지막의 에칭으로 생긴 에칭디포지션을 제거하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  15. 제 14 항에 있어서, 상기 유기박리액으로 상기 에칭디포지션을 제거하기 전에, 상기 무기반사방지막이 제거되기 쉽도록, 산화막드라이에칭과, CF4의 비율이 O2의 0%∼10%의 O2/CF4가스에 의한 애싱처리를 행하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  16. 제 15 항에 있어서, 상기 플라즈마SiON막 및 상기 하드마스크를 드라이에칭한 후, 애싱하는 것에 의해 레지스트를 제거하고, 상기 하드마스크 및 상기 금속배선층을 드라이에칭하여, 상기 무기반사방지막을 제거하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  17. 제 16 항에 있어서, 상기 하드마스크 및 상기 금속배선층의 드라이에칭 직전에, 유기박리액으로 웨트박리처리를 행하고, 일단, 무기반사방지막의 상기 플라즈마SiON막이나 상기 에칭디포지션을 제거한 후, 상기 금속배선층의 에칭을 행하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  18. 제 14 항에 있어서, 상기 무기반사방지막의 플라즈마SiON막이 남은 경우, 층간막형성후, 비아홀을 형성하고, 비아홀의 에칭후에 유기박리처리로 상기 플라즈마SiON막을 제거하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  19. 제 18 항에 있어서, 상기 플라즈마SiON막 및 상기 하드마스크를, 드라이에칭한 후, 애싱하는 것에 의해 레지스트를 제거하고, 상기 하드마스크 및 상기 금속배선층을 드라이에칭하여, 상기 무기반사방지막의 제거를 행하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
  20. 제 19 항에 있어서, 상기 하드마스크 및 상기 금속배선층의 드라이에칭 직전에, 유기박리액으로 웨트박리처리를 행하고, 일단, 무기반사방지막의 상기 플라즈마SiON막이나 상기 에칭디포지션을 제거한 후, 상기 금속배선층의 에칭을 행하는 것을 특징으로 하는 무기반사방지막을 사용한 배선형성방법.
KR10-2000-0003536A 1999-01-25 2000-01-25 무기 반사방지막을 사용한 배선 형성 방법 KR100372742B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP01509999A JP3257533B2 (ja) 1999-01-25 1999-01-25 無機反射防止膜を使った配線形成方法
JP11-015099 1999-01-25

Publications (2)

Publication Number Publication Date
KR20000057802A true KR20000057802A (ko) 2000-09-25
KR100372742B1 KR100372742B1 (ko) 2003-02-17

Family

ID=11879406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0003536A KR100372742B1 (ko) 1999-01-25 2000-01-25 무기 반사방지막을 사용한 배선 형성 방법

Country Status (4)

Country Link
US (1) US6348405B1 (ko)
JP (1) JP3257533B2 (ko)
KR (1) KR100372742B1 (ko)
GB (1) GB2346261B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793241B1 (ko) * 2006-06-19 2008-01-10 삼성전자주식회사 실리콘 고분자 및 포토레지스트 제거용 조성물, 이를이용한 막 제거 방법 및 패턴 형성 방법
KR101486363B1 (ko) * 2012-08-22 2015-01-26 엘지디스플레이 주식회사 유기전계발광표시장치

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020086547A1 (en) * 2000-02-17 2002-07-04 Applied Materials, Inc. Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask
US6555397B1 (en) * 2000-09-13 2003-04-29 Advanced Micro Devices, Inc. Dry isotropic removal of inorganic anti-reflective coating after poly gate etching
US6283131B1 (en) * 2000-09-25 2001-09-04 Taiwan Semiconductor Manufacturing Company In-situ strip process for polysilicon etching in deep sub-micron technology
JP3733021B2 (ja) * 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
DE10062660B4 (de) * 2000-12-15 2010-05-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Siliciumoxynitrid-ARC-Schicht über einer Halbleiterstruktur
US6699777B2 (en) * 2001-10-04 2004-03-02 Micron Technology, Inc. Etch stop layer in poly-metal structures
US6613665B1 (en) * 2001-10-26 2003-09-02 Lsi Logic Corporation Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface
DE60134753D1 (de) 2001-11-26 2008-08-21 Imec Inter Uni Micro Electr Herstellungsverfahren für CMOS-Halbleiter-Bauelemente mit wählbaren Gatedicken
DE10219362B4 (de) * 2002-04-30 2009-12-31 Advanced Micro Devices, Inc., Sunnyvale Automatische Verstärkungssteuerung für einen Direktumsetzer und Verfahren zum Steuern der Verstärkung eines Basisbandsignals in einem derartigen Empfänger
JP2003332465A (ja) * 2002-05-14 2003-11-21 Mitsubishi Electric Corp 半導体メモリデバイスの製造方法
KR100454821B1 (ko) * 2002-06-12 2004-11-03 동부전자 주식회사 반도체 소자의 금속 배선 형성 방법
US7270761B2 (en) * 2002-10-18 2007-09-18 Appleid Materials, Inc Fluorine free integrated process for etching aluminum including chamber dry clean
JP2004170554A (ja) 2002-11-18 2004-06-17 Victor Co Of Japan Ltd 反射型液晶表示装置
JPWO2004103893A1 (ja) * 2003-05-22 2006-07-20 デプト株式会社 微細構造体及びその製造方法
JP4223348B2 (ja) * 2003-07-31 2009-02-12 Tdk株式会社 磁気記録媒体の製造方法及び製造装置
US7508075B2 (en) * 2003-08-01 2009-03-24 Micron Technology, Inc. Self-aligned poly-metal structures
JP4519512B2 (ja) * 2004-04-28 2010-08-04 株式会社半導体エネルギー研究所 半導体装置の作製方法、除去方法
JP2006012332A (ja) * 2004-06-28 2006-01-12 Tdk Corp ドライエッチング方法、磁気記録媒体の製造方法及び磁気記録媒体
JP4447419B2 (ja) * 2004-09-29 2010-04-07 Necエレクトロニクス株式会社 半導体装置の製造方法
US20070052133A1 (en) * 2005-09-07 2007-03-08 Michael Gostkowski Methods for fabricating sub-resolution line space patterns
KR100752171B1 (ko) 2005-12-29 2007-08-24 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
EP1818987B1 (de) * 2006-02-10 2011-12-07 ELMOS Semiconductor AG Halbleiterbauelementanordnung
US20090065820A1 (en) * 2007-09-06 2009-03-12 Lu-Yang Kao Method and structure for simultaneously fabricating selective film and spacer
CN101770940B (zh) * 2008-12-31 2012-04-18 中芯国际集成电路制造(上海)有限公司 叠层底部抗反射结构及刻蚀方法
WO2012061152A2 (en) * 2010-10-25 2012-05-10 California Institute Of Technology Atomically precise surface engineering for producing imagers
US20120313149A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same
JP2015115402A (ja) * 2013-12-10 2015-06-22 キヤノン株式会社 導電体パターンの形成方法および半導体装置の製造方法
US9761436B2 (en) 2014-06-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9245763B2 (en) * 2014-03-13 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
CN106356415B (zh) * 2016-12-02 2018-06-29 武汉新芯集成电路制造有限公司 背面金属格栅的制作方法
CN116504610B (zh) * 2023-06-21 2023-11-17 长鑫存储技术有限公司 掩模结构、图形形成方法及半导体结构的制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834125A (en) * 1993-06-16 1998-11-10 Integrated Device Technology, Inc. Non-reactive anti-reflection coating
JPH07201859A (ja) * 1993-12-29 1995-08-04 Sony Corp 配線形成方法および半導体装置
KR100366910B1 (ko) 1994-04-05 2003-03-04 소니 가부시끼 가이샤 반도체장치의제조방법
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
JPH08162460A (ja) * 1994-12-09 1996-06-21 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH0955351A (ja) 1995-08-15 1997-02-25 Sony Corp 半導体装置の製造方法
JPH09115875A (ja) 1995-10-20 1997-05-02 Texas Instr Japan Ltd 半導体装置の製造方法及びこの方法に用いる処理液
JP3112832B2 (ja) * 1996-05-30 2000-11-27 日本電気株式会社 半導体装置の製造方法
US6562544B1 (en) 1996-11-04 2003-05-13 Applied Materials, Inc. Method and apparatus for improving accuracy in photolithographic processing of substrates
JPH10247652A (ja) 1997-03-05 1998-09-14 Sony Corp 半導体装置の配線形成方法及び配線構造
US6117345A (en) * 1997-04-02 2000-09-12 United Microelectronics Corp. High density plasma chemical vapor deposition process
US5883011A (en) 1997-06-18 1999-03-16 Vlsi Technology, Inc. Method of removing an inorganic antireflective coating from a semiconductor substrate
US6013582A (en) * 1997-12-08 2000-01-11 Applied Materials, Inc. Method for etching silicon oxynitride and inorganic antireflection coatings
US6103456A (en) * 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US6174800B1 (en) * 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
US6177353B1 (en) * 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
US6093973A (en) * 1998-09-30 2000-07-25 Advanced Micro Devices, Inc. Hard mask for metal patterning

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793241B1 (ko) * 2006-06-19 2008-01-10 삼성전자주식회사 실리콘 고분자 및 포토레지스트 제거용 조성물, 이를이용한 막 제거 방법 및 패턴 형성 방법
KR101486363B1 (ko) * 2012-08-22 2015-01-26 엘지디스플레이 주식회사 유기전계발광표시장치
US9899622B2 (en) 2012-08-22 2018-02-20 Lg Display Co., Ltd. Organic light emitting diode display device including antireflection line

Also Published As

Publication number Publication date
GB2346261A (en) 2000-08-02
US6348405B1 (en) 2002-02-19
JP2000216161A (ja) 2000-08-04
GB2346261B (en) 2003-07-16
JP3257533B2 (ja) 2002-02-18
KR100372742B1 (ko) 2003-02-17
GB0001696D0 (en) 2000-03-15

Similar Documents

Publication Publication Date Title
KR100372742B1 (ko) 무기 반사방지막을 사용한 배선 형성 방법
JP3019021B2 (ja) 半導体装置及びその製造方法
JPH06140396A (ja) 半導体装置とその製法
JPH0786244A (ja) ドライエッチング方法
US6268287B1 (en) Polymerless metal hard mask etching
JP3111661B2 (ja) ドライエッチング方法
US6815334B2 (en) Method for forming multi-layer metal line of semiconductor device
JP3316407B2 (ja) 半導体装置の製造方法
KR100581244B1 (ko) 반도체 장치의 제조 방법
US5968711A (en) Method of dry etching A1Cu using SiN hard mask
JPH1197414A (ja) 酸化シリコン系絶縁膜のプラズマエッチング方法
JPH07201986A (ja) 半導体装置の製造方法
JP3112832B2 (ja) 半導体装置の製造方法
JP3282314B2 (ja) アルミニウム系金属パターンの形成方法
KR100670706B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
US20040048203A1 (en) Method of manufacturing a semiconductor device for high speed operation and low power consumption
JPH09321053A (ja) 半導体装置及びその製造方法
JP3371170B2 (ja) 半導体装置の製造方法
JPH07297281A (ja) 接続孔の製造方法
KR100380150B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100435785B1 (ko) 반도체 소자의 금속배선 형성방법
US6559062B1 (en) Method for avoiding notching in a semiconductor interconnect during a metal etching step
US7148150B2 (en) Method of forming metal line layer in semiconductor device
JPH05121378A (ja) 半導体装置の製造方法
KR100221585B1 (ko) 반도체 소자의 비아홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee