JPH09321053A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09321053A JPH09321053A JP8138349A JP13834996A JPH09321053A JP H09321053 A JPH09321053 A JP H09321053A JP 8138349 A JP8138349 A JP 8138349A JP 13834996 A JP13834996 A JP 13834996A JP H09321053 A JPH09321053 A JP H09321053A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
(57)【要約】
【課題】 Ａｌ膜上に反射防止膜としてＴｉＮ膜を堆積
しＲＩＥによりエッチングすると、ＴｉＮ膜がＡｌ膜に
対してひさし状に突出する形になり、その後層間絶縁膜
を堆積すると、そのひさし形状に起因して層間絶縁膜中
にボイドが発生してしまう。 【解決手段】 Ｃｌ2 とＢＣｌ3 の混合ガスのプラズマ
によりＴｉＮ膜２のひさし部分をエッチングし除去する
ことができるので、層間絶縁膜のボイドの発生を抑制
し、良好に埋め込まれた層間絶縁膜を実現することがで
きる。
しＲＩＥによりエッチングすると、ＴｉＮ膜がＡｌ膜に
対してひさし状に突出する形になり、その後層間絶縁膜
を堆積すると、そのひさし形状に起因して層間絶縁膜中
にボイドが発生してしまう。 【解決手段】 Ｃｌ2 とＢＣｌ3 の混合ガスのプラズマ
によりＴｉＮ膜２のひさし部分をエッチングし除去する
ことができるので、層間絶縁膜のボイドの発生を抑制
し、良好に埋め込まれた層間絶縁膜を実現することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の多層配線の形成方法に関するもので、特にＭ
ＯＳメモリ製品やＭＯＳロジック製品等のＭＯＳ製品全
般において、配線間への層間絶縁膜の埋め込み形状を改
善するような配線形状を有する半導体装置とそうした配
線形状を形成するドライエッチング方法に係わる。
導体装置の多層配線の形成方法に関するもので、特にＭ
ＯＳメモリ製品やＭＯＳロジック製品等のＭＯＳ製品全
般において、配線間への層間絶縁膜の埋め込み形状を改
善するような配線形状を有する半導体装置とそうした配
線形状を形成するドライエッチング方法に係わる。
【０００２】
【従来の技術】ＭＯＳメモリ製品やＭＯＳロジック製品
等の半導体集積回路において高集積化が進み、配線の設
計寸法が１μｍ以下になると、アルミ等の配線材料上に
レジストを直接塗布し、写真技術によりレジスト膜を直
接パターニングすることが困難になってきた。なぜな
ら、露光装置によって回路パターンをレジスト膜に転写
する際、回路パターンを形成するレジストの側壁が下地
膜である配線材料により反射された光に晒されて、パタ
ーンの形状が変化し、パターンの精度が低下するからで
ある。そこで、現在、一般的に、配線材料の上に反射率
の低い材料（以下反射防止膜と呼ぶ）を堆積し、この反
射防止膜上にレジストを塗布することが行われる。
等の半導体集積回路において高集積化が進み、配線の設
計寸法が１μｍ以下になると、アルミ等の配線材料上に
レジストを直接塗布し、写真技術によりレジスト膜を直
接パターニングすることが困難になってきた。なぜな
ら、露光装置によって回路パターンをレジスト膜に転写
する際、回路パターンを形成するレジストの側壁が下地
膜である配線材料により反射された光に晒されて、パタ
ーンの形状が変化し、パターンの精度が低下するからで
ある。そこで、現在、一般的に、配線材料の上に反射率
の低い材料（以下反射防止膜と呼ぶ）を堆積し、この反
射防止膜上にレジストを塗布することが行われる。
【０００３】この反射防止膜のＲＩＥ（Reactive Ion E
tching、反応性イオンエッチング）特性が、その下地膜
である配線材料のＲＩＥ特性と著しく異なる場合、１回
のＲＩＥ工程で反射防止膜と配線材料をエッチングする
ことができず、反射防止膜の加工と配線材料の加工を別
個に行う必要が生じる。配線材料がアルミ膜である場
合、レジストと同様にスピン塗布される型の反射防止膜
を用いようとすると、そうした型の反射防止膜のＲＩＥ
特性はアルミ膜のＲＩＥ特性と異なるため、反射防止膜
の加工と配線材料の加工を別個に行うことになり、配線
加工の工程が増える。そこで、通常、アルミ配線の反射
防止膜としてアルミ膜と一括加工できるＴｉＮが用いら
れる。
tching、反応性イオンエッチング）特性が、その下地膜
である配線材料のＲＩＥ特性と著しく異なる場合、１回
のＲＩＥ工程で反射防止膜と配線材料をエッチングする
ことができず、反射防止膜の加工と配線材料の加工を別
個に行う必要が生じる。配線材料がアルミ膜である場
合、レジストと同様にスピン塗布される型の反射防止膜
を用いようとすると、そうした型の反射防止膜のＲＩＥ
特性はアルミ膜のＲＩＥ特性と異なるため、反射防止膜
の加工と配線材料の加工を別個に行うことになり、配線
加工の工程が増える。そこで、通常、アルミ配線の反射
防止膜としてアルミ膜と一括加工できるＴｉＮが用いら
れる。
【０００４】
【発明が解決しようとする課題】図４は、従来の配線加
工を表す図である。まず、半導体基板内にウェルを形成
し、例えばＬＯＣＯＳ法により素子分離領域を形成し、
素子領域にゲート酸化膜、ゲート電極、ソース・ドレイ
ン領域を形成してトランジスタを形成する。
工を表す図である。まず、半導体基板内にウェルを形成
し、例えばＬＯＣＯＳ法により素子分離領域を形成し、
素子領域にゲート酸化膜、ゲート電極、ソース・ドレイ
ン領域を形成してトランジスタを形成する。
【０００５】続いて、基板１１の全面に絶縁膜５が堆積
され、図示せぬコンタクトが開口される。この上に例え
ば膜厚が２０ｎｍのＴｉ膜とその上に堆積された膜厚が
７０ｎｍであるＴｉＮ膜よりなるバリアメタル４が堆積
される。このバリアメタル４上に例えば６００ｎｍの膜
厚のＡｌ合金膜３が堆積され、Ａｌ合金膜３上に例えば
３０ｎｍの膜厚の反射防止膜であるＴｉＮ膜２が堆積さ
れる。
され、図示せぬコンタクトが開口される。この上に例え
ば膜厚が２０ｎｍのＴｉ膜とその上に堆積された膜厚が
７０ｎｍであるＴｉＮ膜よりなるバリアメタル４が堆積
される。このバリアメタル４上に例えば６００ｎｍの膜
厚のＡｌ合金膜３が堆積され、Ａｌ合金膜３上に例えば
３０ｎｍの膜厚の反射防止膜であるＴｉＮ膜２が堆積さ
れる。
【０００６】次に、反射防止膜２上に例えば１５００ｎ
ｍの膜厚のレジスト１が塗布され、写真技術によりパタ
ーニングされる。図４（ａ）は、この段階における配線
の断面を示す。
ｍの膜厚のレジスト１が塗布され、写真技術によりパタ
ーニングされる。図４（ａ）は、この段階における配線
の断面を示す。
【０００７】続いて、ＲＩＥによりレジスト１をマスク
として反射防止膜２、Ａｌ合金膜３、バリアメタル４を
エッチングする。図４（ｂ）は、この段階における配線
の断面を示す。Ａｌ合金膜３のＲＩＥの際、レジストの
分解物がエッチングされたＡｌ合金膜２の側壁に付着し
て側壁保護膜６を形成するため、Ａｌ合金膜３は異方性
をもってエッチングされるが、エッチングの初期段階に
おいては、レジストの分解物が十分にＡｌ合金膜の側壁
に供給されないため、反射防止膜２の直下のＡｌ合金膜
は横方向にも多少エッチングされる。そのため、反射防
止膜２の幅は直下のＡｌ合金膜３よりも広くなり、Ａｌ
合金膜３に対して例えば５０ｎｍ程度横方向に突き出し
た形状を有することになる。以下、この形状をひさし形
状と呼ぶことにする。
として反射防止膜２、Ａｌ合金膜３、バリアメタル４を
エッチングする。図４（ｂ）は、この段階における配線
の断面を示す。Ａｌ合金膜３のＲＩＥの際、レジストの
分解物がエッチングされたＡｌ合金膜２の側壁に付着し
て側壁保護膜６を形成するため、Ａｌ合金膜３は異方性
をもってエッチングされるが、エッチングの初期段階に
おいては、レジストの分解物が十分にＡｌ合金膜の側壁
に供給されないため、反射防止膜２の直下のＡｌ合金膜
は横方向にも多少エッチングされる。そのため、反射防
止膜２の幅は直下のＡｌ合金膜３よりも広くなり、Ａｌ
合金膜３に対して例えば５０ｎｍ程度横方向に突き出し
た形状を有することになる。以下、この形状をひさし形
状と呼ぶことにする。
【０００８】その後、レジスト１を除去し、ＣＶＤ（Ch
emical Vapour Deposition、化学気相成長）法によりＳ
ｉＯ２を層間絶縁膜７として例えば１３００ｎｍ堆積す
る。図４（ｃ）は、この段階における配線の断面を示
す。レジストの除去の際、レジストの分解物である側壁
保護膜６も除去され、前述の反射防止膜２のひさし形状
が露出する。ＣＶＤ法によって形成された絶縁膜は埋め
込まれる配線の形状を忠実に反映する。そのため、絶縁
膜７はひさし形状を反映して成長し、配線間に層間絶縁
膜のボイド（穴）８が生じてしまう。このボイド８は、
続いて行われる層間絶縁膜の平坦化工程において層間絶
縁膜の表面に露出し、その後に形成される配線のショー
トの原因となる。
emical Vapour Deposition、化学気相成長）法によりＳ
ｉＯ２を層間絶縁膜７として例えば１３００ｎｍ堆積す
る。図４（ｃ）は、この段階における配線の断面を示
す。レジストの除去の際、レジストの分解物である側壁
保護膜６も除去され、前述の反射防止膜２のひさし形状
が露出する。ＣＶＤ法によって形成された絶縁膜は埋め
込まれる配線の形状を忠実に反映する。そのため、絶縁
膜７はひさし形状を反映して成長し、配線間に層間絶縁
膜のボイド（穴）８が生じてしまう。このボイド８は、
続いて行われる層間絶縁膜の平坦化工程において層間絶
縁膜の表面に露出し、その後に形成される配線のショー
トの原因となる。
【０００９】続いて、必要に応じて多層配線構造を形成
し、保護膜を堆積して、半導体装置が完成する。このよ
うに、反射防止膜がひさし形状に残存した場合、層間絶
縁膜にボイドが発生し、問題が生じる。本発明は、上記
の課題に鑑み、反射防止膜のひさし形状の改善を行い、
ボイドの発生を防いで層間絶縁膜の埋め込み性を向上さ
せることを目的とする。
し、保護膜を堆積して、半導体装置が完成する。このよ
うに、反射防止膜がひさし形状に残存した場合、層間絶
縁膜にボイドが発生し、問題が生じる。本発明は、上記
の課題に鑑み、反射防止膜のひさし形状の改善を行い、
ボイドの発生を防いで層間絶縁膜の埋め込み性を向上さ
せることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するため、レジスト膜をマスクとして反射防止膜、ア
ルミ合金、及びバリアメタル膜をエッチングする際に形
成された反射防止膜がアルミ合金の最上部に対してひさ
し状に突出した部分を、ＲＩＥあるいはＣＤＥ（Chemic
al Dry Etching）によりエッチングして除去する。
決するため、レジスト膜をマスクとして反射防止膜、ア
ルミ合金、及びバリアメタル膜をエッチングする際に形
成された反射防止膜がアルミ合金の最上部に対してひさ
し状に突出した部分を、ＲＩＥあるいはＣＤＥ（Chemic
al Dry Etching）によりエッチングして除去する。
【００１１】また、本発明は、上記課題を解決するた
め、下面と下面よりも幅が狭い上面を有し、下面の端部
と上面の端部を結ぶ側面と下面とのなす角度が直角以下
である配線と、この配線上に設けられ、この配線の上面
の幅よりも幅が狭くされた反射防止膜とを具備する。
め、下面と下面よりも幅が狭い上面を有し、下面の端部
と上面の端部を結ぶ側面と下面とのなす角度が直角以下
である配線と、この配線上に設けられ、この配線の上面
の幅よりも幅が狭くされた反射防止膜とを具備する。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施例を示す。以下、図４と同一の要素には同一の符号を
付し、説明を省略する。
施の形態を詳細に説明する。図１は、本発明の第１の実
施例を示す。以下、図４と同一の要素には同一の符号を
付し、説明を省略する。
【００１３】まず、半導体基板内にウェルを形成し、例
えばＬＯＣＯＳ法により素子分離領域を形成し、素子領
域にゲート酸化膜、ゲート電極、ソース・ドレイン領域
を形成してトランジスタを形成する。
えばＬＯＣＯＳ法により素子分離領域を形成し、素子領
域にゲート酸化膜、ゲート電極、ソース・ドレイン領域
を形成してトランジスタを形成する。
【００１４】続いて、基板１１の全面に絶縁膜５が堆積
され、図示せぬコンタクトが開口される。この絶縁膜５
上に例えば膜厚がそれぞれ２０ｎｍ、７０ｎｍであるＴ
ｉ膜とＴｉＮ膜よりなるバリアメタル４と、例えば６０
０ｎｍの膜厚のＡｌ合金膜３と、例えば３０ｎｍの膜厚
の反射防止膜であるＴｉＮ膜２よりなる金属積層膜が順
次形成される。次に、反射防止膜２上に例えば１５００
ｎｍの膜厚のレジスト１が塗布され、写真技術によりパ
ターニングされる。続いて、Ｃｌ2 とＢＣｌ3の混合ガ
スのプラズマを用いたＲＩＥによりレジスト１をマスク
として反射防止膜２、Ａｌ合金膜３、バリアメタル４が
エッチングされる。その際、レジストの分解物がエッチ
ングされたＡｌ合金膜２の側壁に付着して側壁保護膜６
が形成される。図１（ａ）は、この段階における配線の
断面を示す。
され、図示せぬコンタクトが開口される。この絶縁膜５
上に例えば膜厚がそれぞれ２０ｎｍ、７０ｎｍであるＴ
ｉ膜とＴｉＮ膜よりなるバリアメタル４と、例えば６０
０ｎｍの膜厚のＡｌ合金膜３と、例えば３０ｎｍの膜厚
の反射防止膜であるＴｉＮ膜２よりなる金属積層膜が順
次形成される。次に、反射防止膜２上に例えば１５００
ｎｍの膜厚のレジスト１が塗布され、写真技術によりパ
ターニングされる。続いて、Ｃｌ2 とＢＣｌ3の混合ガ
スのプラズマを用いたＲＩＥによりレジスト１をマスク
として反射防止膜２、Ａｌ合金膜３、バリアメタル４が
エッチングされる。その際、レジストの分解物がエッチ
ングされたＡｌ合金膜２の側壁に付着して側壁保護膜６
が形成される。図１（ａ）は、この段階における配線の
断面を示す。
【００１５】その後、同一のＲＩＥ装置内において、半
導体装置をＣｌ2 とＢＣｌ3 の混合ガスのプラズマに晒
す。Ｃｌ2 ／ＢＣｌ3 のガスプラズマの発生条件は、例
えばＲＦ電力３００Ｗ、圧力３０ｍＴｏｒｒ、Ｃｌ2 ／
ＢＣｌ3 ＝６０ｓｃｃｍ／７６ｓｃｃｍである。Ｃｌ2
とＢＣｌ3 の混合ガスは上述の金属積層膜をＲＩＥによ
り加工するときに用いられるガスであるが、レジストの
エッチングを早める条件で、例えば金属積層膜の加工時
の条件よりも圧力を低くし、あるいはＣｌ2 ガスの分圧
を低くし、あるいはＨｅガス等を混合させてエッチング
を行う。このプラズマ中のイオンにより、レジスト膜１
はエッチングされ、反射防止膜２の上端部１２から後退
を始める。レジスト膜１の後退が進むと、反射防止膜２
及び側壁保護膜６もプラズマ中のイオンによりその上端
部１２からエッチングされる。この結果、ＴｉＮ膜２の
ひさし形状が除去され、Ａｌ膜３、反射防止膜２からな
る金属積層膜の側面は順テーパ形状となる。図１（ｂ）
は、この段階における配線の断面を示す。
導体装置をＣｌ2 とＢＣｌ3 の混合ガスのプラズマに晒
す。Ｃｌ2 ／ＢＣｌ3 のガスプラズマの発生条件は、例
えばＲＦ電力３００Ｗ、圧力３０ｍＴｏｒｒ、Ｃｌ2 ／
ＢＣｌ3 ＝６０ｓｃｃｍ／７６ｓｃｃｍである。Ｃｌ2
とＢＣｌ3 の混合ガスは上述の金属積層膜をＲＩＥによ
り加工するときに用いられるガスであるが、レジストの
エッチングを早める条件で、例えば金属積層膜の加工時
の条件よりも圧力を低くし、あるいはＣｌ2 ガスの分圧
を低くし、あるいはＨｅガス等を混合させてエッチング
を行う。このプラズマ中のイオンにより、レジスト膜１
はエッチングされ、反射防止膜２の上端部１２から後退
を始める。レジスト膜１の後退が進むと、反射防止膜２
及び側壁保護膜６もプラズマ中のイオンによりその上端
部１２からエッチングされる。この結果、ＴｉＮ膜２の
ひさし形状が除去され、Ａｌ膜３、反射防止膜２からな
る金属積層膜の側面は順テーパ形状となる。図１（ｂ）
は、この段階における配線の断面を示す。
【００１６】Ａｌ合金膜３の側壁は、レジスト分解物か
らなる側壁保護膜６により守られているため、側壁保護
膜が存在する間はエッチングガスにより横方向にエッチ
ングされることはない。また、下地膜のＳｉＯ2 もＣｌ
2 とＢＣｌ3 の混合ガスに晒されるが、上述の発生条件
のガスプラズマに対するＳｉＯ2 のエッチング速度は５
０ｎｍ／分と遅いため、短い間、Ｃｌ2 ／ＢＣｌ3 のガ
スプラズマに晒されても下地膜５が極端にエッチングさ
れることはない。
らなる側壁保護膜６により守られているため、側壁保護
膜が存在する間はエッチングガスにより横方向にエッチ
ングされることはない。また、下地膜のＳｉＯ2 もＣｌ
2 とＢＣｌ3 の混合ガスに晒されるが、上述の発生条件
のガスプラズマに対するＳｉＯ2 のエッチング速度は５
０ｎｍ／分と遅いため、短い間、Ｃｌ2 ／ＢＣｌ3 のガ
スプラズマに晒されても下地膜５が極端にエッチングさ
れることはない。
【００１７】その後、レジスト膜１を除去し、例えば膜
厚１３００ｎｍである層間絶縁膜８を金属積層膜上に埋
め込む。図１（ｃ）は、この段階における配線の断面を
示す。ＴｉＮ膜２のひさし形状部分が除去されているた
め、このひさし形状に起因した層間絶縁膜のボイドは生
じない。
厚１３００ｎｍである層間絶縁膜８を金属積層膜上に埋
め込む。図１（ｃ）は、この段階における配線の断面を
示す。ＴｉＮ膜２のひさし形状部分が除去されているた
め、このひさし形状に起因した層間絶縁膜のボイドは生
じない。
【００１８】続いて、必要に応じて多層配線を形成し、
それらの上に保護膜を堆積して、半導体デバイスが完成
する。これらの多層配線を形成する際にも、本発明のエ
ッチング方法を適用できることは当然である。
それらの上に保護膜を堆積して、半導体デバイスが完成
する。これらの多層配線を形成する際にも、本発明のエ
ッチング方法を適用できることは当然である。
【００１９】このように、配線加工を行った後にさらに
プラズマに晒してひさし形状となったＴｉＮ膜を除去す
ることにより、配線の側面形状をなめらかにすることが
でき、層間絶縁膜の埋め込み性を改善することができ
る。したがって、ボイドのない層間絶縁膜を形成するこ
とが可能になる。
プラズマに晒してひさし形状となったＴｉＮ膜を除去す
ることにより、配線の側面形状をなめらかにすることが
でき、層間絶縁膜の埋め込み性を改善することができ
る。したがって、ボイドのない層間絶縁膜を形成するこ
とが可能になる。
【００２０】上述の実施例では、金属積層膜の配線加工
の後、レジスト膜を完全に残したままプラズマに晒して
ＴｉＮ膜のひさし形状を除去したが、レジスト膜を部分
的あるいは完全に除去した後にプラズマに晒してもＴｉ
Ｎ膜のひさし形状を除去することができ、同様の効果を
得ることができる。
の後、レジスト膜を完全に残したままプラズマに晒して
ＴｉＮ膜のひさし形状を除去したが、レジスト膜を部分
的あるいは完全に除去した後にプラズマに晒してもＴｉ
Ｎ膜のひさし形状を除去することができ、同様の効果を
得ることができる。
【００２１】図２は、本発明の第２の実施例を示す。ま
ず、トランジスタ等が形成された基板１１上に絶縁膜５
を堆積し、絶縁膜５にコンタクトを開口する。その後、
絶縁膜５上に、Ｔｉ／ＴｉＮよりなるバリアメタル４
と、Ａｌ３と、反射防止膜であるＴｉＮ膜２を順に堆積
して金属積層膜が形成される。次に、反射防止膜２上に
例えば１５００ｎｍの膜厚のレジスト１が塗布され、写
真技術によりパターニングされる。続いて、ＲＩＥによ
りレジスト１をマスクとして金属積層膜がエッチングさ
れ、順テーパ形状に加工される。図２（ａ）は、この段
階における配線の断面を示す。
ず、トランジスタ等が形成された基板１１上に絶縁膜５
を堆積し、絶縁膜５にコンタクトを開口する。その後、
絶縁膜５上に、Ｔｉ／ＴｉＮよりなるバリアメタル４
と、Ａｌ３と、反射防止膜であるＴｉＮ膜２を順に堆積
して金属積層膜が形成される。次に、反射防止膜２上に
例えば１５００ｎｍの膜厚のレジスト１が塗布され、写
真技術によりパターニングされる。続いて、ＲＩＥによ
りレジスト１をマスクとして金属積層膜がエッチングさ
れ、順テーパ形状に加工される。図２（ａ）は、この段
階における配線の断面を示す。
【００２２】次に、Ｏ2 プラズマを用いてレジストのア
ッシングを行い、レジスト１及び側壁保護膜６を除去す
る。続いて、この半導体装置をＡｒプラズマに晒す。図
２（ｂ）は、この段階における配線の断面を示す。この
Ａｒプラズマの生成条件は、例えばＲＦ電力３００Ｗ、
圧力３０ｍＴｏｒｒ、Ａｒ＝１００ｓｃｃｍである。こ
の処理によってＴｉＮ膜２のひさし部分が除去される。
また、Ａｒは原子量が３９の比較的重いガスであるので
そのプラズマのスパッタ効率は高く、かつ希ガスである
ため配線を形成するＡｌ膜などの金属膜との反応性は低
いため、ＡｒプラズマによりＡｌ膜の側部がエッチング
されることはない。したがって、Ａｌ配線はひさしのな
い順テーパ形状になり、この後層間絶縁膜をボイドを発
生させずに配線間に埋め込むことができる。
ッシングを行い、レジスト１及び側壁保護膜６を除去す
る。続いて、この半導体装置をＡｒプラズマに晒す。図
２（ｂ）は、この段階における配線の断面を示す。この
Ａｒプラズマの生成条件は、例えばＲＦ電力３００Ｗ、
圧力３０ｍＴｏｒｒ、Ａｒ＝１００ｓｃｃｍである。こ
の処理によってＴｉＮ膜２のひさし部分が除去される。
また、Ａｒは原子量が３９の比較的重いガスであるので
そのプラズマのスパッタ効率は高く、かつ希ガスである
ため配線を形成するＡｌ膜などの金属膜との反応性は低
いため、ＡｒプラズマによりＡｌ膜の側部がエッチング
されることはない。したがって、Ａｌ配線はひさしのな
い順テーパ形状になり、この後層間絶縁膜をボイドを発
生させずに配線間に埋め込むことができる。
【００２３】続いて、必要に応じて多層配線を形成し、
それらの上に保護膜を堆積して、半導体デバイスが完成
する。これらの多層配線を形成する際にも、本発明のエ
ッチング方法を適用できることは当然である。
それらの上に保護膜を堆積して、半導体デバイスが完成
する。これらの多層配線を形成する際にも、本発明のエ
ッチング方法を適用できることは当然である。
【００２４】本実施例ではＡｒプラズマを用いたが、Ｈ
ｅなどの希ガス、Ｏ２，Ｎ２などの反応性の乏しいガ
ス、あるいはこれらの混合ガスのプラズマを用いても、
反射防止膜のひさしを除去することができ、同様の効果
を得ることができる。
ｅなどの希ガス、Ｏ２，Ｎ２などの反応性の乏しいガ
ス、あるいはこれらの混合ガスのプラズマを用いても、
反射防止膜のひさしを除去することができ、同様の効果
を得ることができる。
【００２５】図３は、本発明の第３の実施例を示す。ま
ず、基板１１上にトランジスタ等を形成し、その基板１
１上に絶縁膜５を堆積し、コンタクトを開口する。次に
絶縁膜５上に、Ｔｉ／ＴｉＮ膜よりなるバリアメタル４
と、Ａｌ合金膜３と、反射防止膜であるＴｉＮ膜２より
なる金属積層膜を堆積する。その後、反射防止膜２上に
例えば１５００ｎｍの膜厚のレジストが塗布され、写真
技術によりパターニングされる。続いて、Ｃｌ2 とＢＣ
ｌ3 の混合ガスによるプラズマにより金属積層膜が一括
してエッチングされ、順テーパ形状に加工される。次
に、Ｏ2 プラズマを用いてレジストのアッシングを行
い、レジスト及び側壁保護膜を除去する。図３（ａ）
は、この段階における配線の断面を示す。
ず、基板１１上にトランジスタ等を形成し、その基板１
１上に絶縁膜５を堆積し、コンタクトを開口する。次に
絶縁膜５上に、Ｔｉ／ＴｉＮ膜よりなるバリアメタル４
と、Ａｌ合金膜３と、反射防止膜であるＴｉＮ膜２より
なる金属積層膜を堆積する。その後、反射防止膜２上に
例えば１５００ｎｍの膜厚のレジストが塗布され、写真
技術によりパターニングされる。続いて、Ｃｌ2 とＢＣ
ｌ3 の混合ガスによるプラズマにより金属積層膜が一括
してエッチングされ、順テーパ形状に加工される。次
に、Ｏ2 プラズマを用いてレジストのアッシングを行
い、レジスト及び側壁保護膜を除去する。図３（ａ）
は、この段階における配線の断面を示す。
【００２６】続いて、レジスト１０を塗布し、配線間に
埋め込む。次に、ＣＦ4 とＯ2 の混合ガスを用いてＣＤ
Ｅを行い、レジスト１０をエッチバックする。図３
（ｂ）は、この段階における配線の断面を示す。このＣ
ＤＥの条件は、例えばＲＦ電力７００Ｗ、圧力３００ｍ
Ｔｏｒｒ、ＣＦ4 ／Ｏ2 ＝１５０ｓｃｃｍ／６０ｓｃｃ
ｍ、ステージ温度６０℃である。ＣＦ4 ／Ｏ2 によるＣ
ＤＥ処理によりＴｉＮ膜もエッチングされる。ＣＤＥ処
理においては、等方向的にエッチングされるため、反射
防止膜２は端部からラウンド形状に除去される。レジス
ト５を配線間に埋め込んだ理由は、ＴｉＮ膜であるバリ
アメタル膜４がこのＣＤＥ処理によりエッチングされる
ことを防ぐためである。Ａｌ合金は、Ｆ系のガスによっ
てはエッチングされないため、このＣＤＥ処理によって
形状は変化しない。よって、このＣＤＥ処理により反射
防止膜２のひさし状の部分は除去される。
埋め込む。次に、ＣＦ4 とＯ2 の混合ガスを用いてＣＤ
Ｅを行い、レジスト１０をエッチバックする。図３
（ｂ）は、この段階における配線の断面を示す。このＣ
ＤＥの条件は、例えばＲＦ電力７００Ｗ、圧力３００ｍ
Ｔｏｒｒ、ＣＦ4 ／Ｏ2 ＝１５０ｓｃｃｍ／６０ｓｃｃ
ｍ、ステージ温度６０℃である。ＣＦ4 ／Ｏ2 によるＣ
ＤＥ処理によりＴｉＮ膜もエッチングされる。ＣＤＥ処
理においては、等方向的にエッチングされるため、反射
防止膜２は端部からラウンド形状に除去される。レジス
ト５を配線間に埋め込んだ理由は、ＴｉＮ膜であるバリ
アメタル膜４がこのＣＤＥ処理によりエッチングされる
ことを防ぐためである。Ａｌ合金は、Ｆ系のガスによっ
てはエッチングされないため、このＣＤＥ処理によって
形状は変化しない。よって、このＣＤＥ処理により反射
防止膜２のひさし状の部分は除去される。
【００２７】その後、底部に残存する埋め込みレジスト
１０をＯ2 ガスによりアッシングし除去する。ここで、
バリアメタル２がエッチングされないようにＣＦ4 を用
いないでＯ2 ガスのみを用いる。Ｏ2 アッシングの条件
は、例えばＲＦ電力７００Ｗ，圧力３００ｍＴｏｒｒ，
Ｏ2 ＝２００ｓｃｃｍ，ステージ温度６０℃である。図
３（ｃ）は、この段階における配線の断面を示す。
１０をＯ2 ガスによりアッシングし除去する。ここで、
バリアメタル２がエッチングされないようにＣＦ4 を用
いないでＯ2 ガスのみを用いる。Ｏ2 アッシングの条件
は、例えばＲＦ電力７００Ｗ，圧力３００ｍＴｏｒｒ，
Ｏ2 ＝２００ｓｃｃｍ，ステージ温度６０℃である。図
３（ｃ）は、この段階における配線の断面を示す。
【００２８】続いて、必要に応じて多層配線を形成し、
それらの上に保護膜を堆積して、半導体デバイスが完成
する。これらの多層配線を形成する際にも、本発明のエ
ッチング方法を適用できることは当然である。
それらの上に保護膜を堆積して、半導体デバイスが完成
する。これらの多層配線を形成する際にも、本発明のエ
ッチング方法を適用できることは当然である。
【００２９】以上の工程により、ＴｉＮ膜２のひさし形
状は除去されているので、層間絶縁膜を埋め込む際に、
ボイドの発生を抑制することができる。また、反射防止
膜であるＴｉＮ膜を堆積しない場合でも、配線加工形状
が垂直形状あるいは配線の下部が配線の上部よりも細い
寸法に加工される逆テーパ形状であると、配線間に埋め
込まれた層間絶縁膜にボイドが生じやすい。したがっ
て、上述の実施例と同様のエッチングを行ってＡｌ膜を
順テーパ形状に加工すると、層間絶縁膜をボイドなく配
線間に埋め込むことが可能となる。
状は除去されているので、層間絶縁膜を埋め込む際に、
ボイドの発生を抑制することができる。また、反射防止
膜であるＴｉＮ膜を堆積しない場合でも、配線加工形状
が垂直形状あるいは配線の下部が配線の上部よりも細い
寸法に加工される逆テーパ形状であると、配線間に埋め
込まれた層間絶縁膜にボイドが生じやすい。したがっ
て、上述の実施例と同様のエッチングを行ってＡｌ膜を
順テーパ形状に加工すると、層間絶縁膜をボイドなく配
線間に埋め込むことが可能となる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ＴｉＮ膜である反射防止膜のひさし形状を除去すること
ができるので、層間絶縁膜のボイドの発生を抑制し、良
好に埋め込まれた層間絶縁膜を実現することができる。
ＴｉＮ膜である反射防止膜のひさし形状を除去すること
ができるので、層間絶縁膜のボイドの発生を抑制し、良
好に埋め込まれた層間絶縁膜を実現することができる。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第２の実施例を示す図。
【図３】本発明の第３の実施例を示す図。
【図４】従来技術を説明する図。
１…レジスト、 ２…反射防止膜、 ３…アルミ合金膜、 ４…反射防止膜、 ５…下地絶縁膜、 ６…側壁保護膜、 ７…層間絶縁膜、 １１…基板。
Claims (8)
- 【請求項１】 基板上に堆積された絶縁膜上に、バリア
メタル膜と、アルミ合金と、ＴｉＮ膜よりなる反射防止
膜とを順次堆積する工程と、 前記反射防止膜上にレジスト膜を塗布し、露光する工程
と、 前記レジスト膜をマスクとして前記反射防止膜、前記ア
ルミ合金、及び前記バリアメタル膜を所定の回路パター
ンに配線加工する工程と、 前記反射防止膜が前記アルミ合金の最上部に対してひさ
し状に突出した部分を除去する工程と、 前記反射防止膜、前記アルミ合金、及び前記バリアメタ
ル膜を埋め込むように絶縁膜を堆積する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ひさし状に突出した部分を除去する
工程は、反応性イオンエッチング（ＲＩＥ）法を用いる
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記反応性イオンエッチング法は、Ｃｌ
2 とＢＣｌ3 の混合ガスを用いることを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記反射防止膜、アルミ合金、及びバリ
アメタル膜を所定の回路パターンに配線加工する工程
は、Ｃｌ2 とＢＣｌ3 の混合ガスを用いた反応性イオン
エッチング法により行われ、 前記ひさし状に突出した部分を除去する工程は、前記配
線加工する工程に使用された反応性イオンエッチング法
の条件に対して、圧力を低くする、Ｃｌ2 ガスの分圧を
低くする、不活性ガスを混合させるのいずれかを行った
Ｃｌ2 とＢＣｌ3 の混合ガスを用いた反応性イオンエッ
チング法により行われることを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項５】前記ひさし状に突出した部分を除去する工
程は、前記レジストを除去した後に、Ａｒ、Ｈｅ、Ｏ
2 、Ｎ2 のいずれかの単独ガス、及びこれらの混合ガス
のいずれかをプラズマを前記反射防止膜に照射して行う
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項６】 前記ひさし状に突出した部分を除去する
工程は、ケミカルドライエッチング（ＣＤＥ）法を用い
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項７】 前記ひさし状に突出した部分を除去する
工程は、前記レジストを除去した後に、前記反射防止膜
が埋め込まれるように第２のレジスト膜を堆積し、ＣＦ
4 とＯ2 の混合ガスを用いたケミカルドライエッチング
（ＣＤＥ）法により前記第２のレジスト膜のエッチバッ
クと前記反射防止膜の少なくとも一部分の除去を行うも
のであることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項８】 下面と下面よりも幅が狭い上面を有し、
前記下面の端部と前記上面の端部を結ぶ側面と前記下面
とのなす角度が直角以下である配線と、前記配線上に設
けられ、前記配線の上面の幅よりも幅が狭くされた反射
防止膜とを具備することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138349A JPH09321053A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置及びその製造方法 |
| US08/820,531 US6033986A (en) | 1996-05-31 | 1997-03-19 | Semiconductor device having an anti- reflective film on an interconnect line and a method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138349A JPH09321053A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321053A true JPH09321053A (ja) | 1997-12-12 |
Family
ID=15219857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138349A Pending JPH09321053A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6033986A (ja) |
| JP (1) | JPH09321053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435785B1 (ko) * | 2001-12-22 | 2004-06-12 | 동부전자 주식회사 | 반도체 소자의 금속배선 형성방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277745B1 (en) * | 1998-12-28 | 2001-08-21 | Taiwan Semiconductor Manufacturing Company | Passivation method of post copper dry etching |
| US6432812B1 (en) * | 2001-07-16 | 2002-08-13 | Lsi Logic Corporation | Method of coupling capacitance reduction |
| US7112534B2 (en) * | 2003-09-25 | 2006-09-26 | Intel Corporation | Process for low k dielectric plasma etching with high selectivity to deep uv photoresist |
| US20100102025A1 (en) * | 2008-10-28 | 2010-04-29 | Essilor International (Compagnie Generale D'optique) | Method and apparatus for marking coated ophthalmic substrates or lens blanks having one or more electrically conductive layers |
| US8431486B2 (en) * | 2010-08-10 | 2013-04-30 | International Business Machines Corporation | Interconnect structure for improved time dependent dielectric breakdown |
| US8633117B1 (en) * | 2012-11-07 | 2014-01-21 | International Business Machines Corporation | Sputter and surface modification etch processing for metal patterning in integrated circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143425A (ja) * | 1988-11-24 | 1990-06-01 | Sony Corp | Ａ１又はａ１合金膜のテーパーエッチング方法 |
| US4919748A (en) * | 1989-06-30 | 1990-04-24 | At&T Bell Laboratories | Method for tapered etching |
| JPH04288828A (ja) * | 1991-03-18 | 1992-10-13 | Sony Corp | ドライエッチング方法 |
| US5174856A (en) * | 1991-08-26 | 1992-12-29 | Applied Materials, Inc. | Method for removal of photoresist over metal which also removes or inactivates corrosion-forming materials remaining from previous metal etch |
-
1996
- 1996-05-31 JP JP8138349A patent/JPH09321053A/ja active Pending
-
1997
- 1997-03-19 US US08/820,531 patent/US6033986A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435785B1 (ko) * | 2001-12-22 | 2004-06-12 | 동부전자 주식회사 | 반도체 소자의 금속배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6033986A (en) | 2000-03-07 |
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