JPH1064916A - 半導体素子の金属配線製造方法 - Google Patents
半導体素子の金属配線製造方法Info
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
(57)【要約】
【課題】 エッチング工程で残留物が残るのを防止する
半導体素子の金属配線製造方法を提供すること。 【解決手段】 半導体素子の金属配線製造方法におい
て、絶縁膜上部にバリア金属層を蒸着し、バリア金属層
の表面にＳＦ6 プラズマ処理を施す段階と、バリア金属
層上部面にアルミニウム合金層、反射防止層を順次積層
してその上部に感光膜パターンを形成する段階と、感光
膜パターンをマスクに利用して反射防止膜、アルミニウ
ム合金層及びバリア金属層を順次エッチングして金属配
線を形成する段階と、感光膜パターンを除去する段階を
含む。
半導体素子の金属配線製造方法を提供すること。 【解決手段】 半導体素子の金属配線製造方法におい
て、絶縁膜上部にバリア金属層を蒸着し、バリア金属層
の表面にＳＦ6 プラズマ処理を施す段階と、バリア金属
層上部面にアルミニウム合金層、反射防止層を順次積層
してその上部に感光膜パターンを形成する段階と、感光
膜パターンをマスクに利用して反射防止膜、アルミニウ
ム合金層及びバリア金属層を順次エッチングして金属配
線を形成する段階と、感光膜パターンを除去する段階を
含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に金属配線製造時に発生する残留物を除去
することができる金属配線の製造方法に関する。
法に関し、特に金属配線製造時に発生する残留物を除去
することができる金属配線の製造方法に関する。
【０００２】
【従来の技術】ポリシリコン層は抵抗が大きく半導体素
子の動作速度を低下させる要因となるため、このような
抵抗を低減するための半導体素子の導電配線としては主
に金属配線が利用される。
子の動作速度を低下させる要因となるため、このような
抵抗を低減するための半導体素子の導電配線としては主
に金属配線が利用される。
【０００３】従来の技術により半導体素子の金属配線を
製造する工程を図面を参照して説明することにする。
製造する工程を図面を参照して説明することにする。
【０００４】図１及び図２は、従来の技術により金属配
線を製造する時に、残留物（ｒｅｓｉｄｕｅ）が発生す
るのを示す断面図である。
線を製造する時に、残留物（ｒｅｓｉｄｕｅ）が発生す
るのを示す断面図である。
【０００５】図１は、基板（１）上部に絶縁膜（２）を
形成し、その上部にバリア金属層（３）、アルミニウム
合金層（５）及び反射防止膜（６）を順次積層した後、
その上部に感光膜パターン（７）を形成した断面図であ
る。
形成し、その上部にバリア金属層（３）、アルミニウム
合金層（５）及び反射防止膜（６）を順次積層した後、
その上部に感光膜パターン（７）を形成した断面図であ
る。
【０００６】バリア金属層（３）は、例えばチタニウム
又はチタニウムナイトライド膜で形成し、アルミニウム
合金層（５）は例えばＡｌ−Ｓｉ−Ｃｕで形成し、反射
防止膜（６）は、例えばチタニウムナイトライド膜で形
成する。
又はチタニウムナイトライド膜で形成し、アルミニウム
合金層（５）は例えばＡｌ−Ｓｉ−Ｃｕで形成し、反射
防止膜（６）は、例えばチタニウムナイトライド膜で形
成する。
【０００７】図２は、図１で示す感光膜パターン（７）
をマスクに利用して反射防止膜（６）、アルミニウム合
金層（５）及びバリア金属層（３）を順次エッチングし
て金属配線（８）を形成した後、感光膜パターン（７）
を除去した断面図である。
をマスクに利用して反射防止膜（６）、アルミニウム合
金層（５）及びバリア金属層（３）を順次エッチングし
て金属配線（８）を形成した後、感光膜パターン（７）
を除去した断面図である。
【０００８】
【発明が解決すべき課題】このような工程で金属配線
（８）を形成する場合、絶縁膜（２）の表面上部にはバ
リア金属層（３）の残留物（３′）が残留することにな
り、金属配線（８）の間のブリッジを誘発させて金属配
線（８）の間がショートするという問題が発生する。
（８）を形成する場合、絶縁膜（２）の表面上部にはバ
リア金属層（３）の残留物（３′）が残留することにな
り、金属配線（８）の間のブリッジを誘発させて金属配
線（８）の間がショートするという問題が発生する。
【０００９】残留物（３′）は、バリア金属層（３）の
表面において、アルミニウム合金層であるＡｌ−Ｓｉ−
Ｃｕ層（５）が蒸着される時に、シリコン塊（４）がバ
リア金属層（３）の表面に生成されることにより発生す
る。すなわち、後続のエッチング工程で、アルミニウム
合金層（５）をエッチングする際に、シリコン塊（ｎｏ
ｄｕｌｅ；４）が析出されて残留することになり、さら
に下部のバリア金属層（３）をエッチングする時に、シ
リコン塊（４）は除去されながらバリア金属層（３′）
であるチタニウムナイトライド層の一部が残留すること
になる。
表面において、アルミニウム合金層であるＡｌ−Ｓｉ−
Ｃｕ層（５）が蒸着される時に、シリコン塊（４）がバ
リア金属層（３）の表面に生成されることにより発生す
る。すなわち、後続のエッチング工程で、アルミニウム
合金層（５）をエッチングする際に、シリコン塊（ｎｏ
ｄｕｌｅ；４）が析出されて残留することになり、さら
に下部のバリア金属層（３）をエッチングする時に、シ
リコン塊（４）は除去されながらバリア金属層（３′）
であるチタニウムナイトライド層の一部が残留すること
になる。
【００１０】
【課題を解決するための手段】本発明の半導体素子の金
属配線製造方法は、このような問題点を解決するための
ものであり、バリア金属層を蒸着した後、ＳＦ6 プラズ
マ処理を施すことにより、バリア金属層の表面にアルミ
ニウム合金を蒸着する時にシリコン塊が生成される速度
を低減し、後続のエッチング工程で残留物が残ることを
防止するものである。
属配線製造方法は、このような問題点を解決するための
ものであり、バリア金属層を蒸着した後、ＳＦ6 プラズ
マ処理を施すことにより、バリア金属層の表面にアルミ
ニウム合金を蒸着する時にシリコン塊が生成される速度
を低減し、後続のエッチング工程で残留物が残ることを
防止するものである。
【００１１】この目的を達成するために本発明の半導体
素子の金属配線製造方法は、絶縁膜上部にバリア金属層
を蒸着した後、バリア金属層の表面にＳＦ6 プラズマ処
理を施す段階と、バリア金属層上部面にアルミニウム合
金層、反射防止層を順次積層した後、その上部に感光膜
パターンを形成する段階と、感光膜パターンをマスクに
利用して反射防止膜、アルミニウム合金層及びバリア金
属層を順次エッチングして金属配線を形成する段階と、
感光膜パターンを除去する段階とを含む。
素子の金属配線製造方法は、絶縁膜上部にバリア金属層
を蒸着した後、バリア金属層の表面にＳＦ6 プラズマ処
理を施す段階と、バリア金属層上部面にアルミニウム合
金層、反射防止層を順次積層した後、その上部に感光膜
パターンを形成する段階と、感光膜パターンをマスクに
利用して反射防止膜、アルミニウム合金層及びバリア金
属層を順次エッチングして金属配線を形成する段階と、
感光膜パターンを除去する段階とを含む。
【００１２】
【発明の実施の形態】以下、添付の図面を参照して本発
明の一実施例を詳細に説明する。
明の一実施例を詳細に説明する。
【００１３】図３乃至図６は、本発明の実施例により半
導体素子の金属配線を製造する段階を示す断面図であ
る。
導体素子の金属配線を製造する段階を示す断面図であ
る。
【００１４】図３は、基板（１）上部に絶縁膜（２）、
例えば酸化膜を形成した後、その上部にバリア金属層
（３）、例えばチタニウム又はチタニウムナイトライド
膜を蒸着した断面図である。
例えば酸化膜を形成した後、その上部にバリア金属層
（３）、例えばチタニウム又はチタニウムナイトライド
膜を蒸着した断面図である。
【００１５】図４は、バリア金属層（３）の表面にＳＦ
6 プラズマ（１０）処理を施す段階を示す断面図であ
り、ＳＦ6 プラズマ処理はＳＦ6 が２０−１００ＳＣＣ
Ｍの量、ソースパワーは５００−２０００Ｗ、バイアス
パワーは０−１００Ｗ、圧力は２．０−２０．０ｍＴｏ
ｒｒの条件で行う。
6 プラズマ（１０）処理を施す段階を示す断面図であ
り、ＳＦ6 プラズマ処理はＳＦ6 が２０−１００ＳＣＣ
Ｍの量、ソースパワーは５００−２０００Ｗ、バイアス
パワーは０−１００Ｗ、圧力は２．０−２０．０ｍＴｏ
ｒｒの条件で行う。
【００１６】図５は、ＳＦ6 プラズマ処理を施した後、
アルミニウム合金層（５）、反射防止層（６）を順次積
層した後、その上部に感光膜パターン（７）を形成した
断面図である。
アルミニウム合金層（５）、反射防止層（６）を順次積
層した後、その上部に感光膜パターン（７）を形成した
断面図である。
【００１７】アルミニウム合金層（５）は、例えばＡｌ
−Ｓｉ−Ｃｕで形成し、反射防止膜（６）は、例えばチ
タニウムナイトライド膜で形成する。
−Ｓｉ−Ｃｕで形成し、反射防止膜（６）は、例えばチ
タニウムナイトライド膜で形成する。
【００１８】図６は、感光膜パターン（７）をマスクに
利用し反射防止膜（６）、アルミニウム合金層（５）及
びバリア金属層（３）を順次エッチングして金属配線
（８）を形成した後、感光膜パターン（７）を除去した
断面図であり、絶縁膜（２）の表面に残留物が残らない
のを知ることができる。
利用し反射防止膜（６）、アルミニウム合金層（５）及
びバリア金属層（３）を順次エッチングして金属配線
（８）を形成した後、感光膜パターン（７）を除去した
断面図であり、絶縁膜（２）の表面に残留物が残らない
のを知ることができる。
【００１９】
【発明の効果】本発明によれば、バリア金属層にチタニ
ウム又はチタニウムナイトライド膜を蒸着した後、バリ
ア金属層の表面にＳＦ6 プラズマ処理を施すことにな
る。この場合、バリア金属層の表面でアルミニウム合金
層にＡｌ−Ｓｉ−Ｃｕ層が蒸着される時、シリコン塊が
バリア合金層の表面に生成し難くなり、後続のエッチン
グ工程でアルミニウム合金層とバリア金属層をエッチン
グする時、絶縁膜表面に残留物が残るのを解消すること
ができる。
ウム又はチタニウムナイトライド膜を蒸着した後、バリ
ア金属層の表面にＳＦ6 プラズマ処理を施すことにな
る。この場合、バリア金属層の表面でアルミニウム合金
層にＡｌ−Ｓｉ−Ｃｕ層が蒸着される時、シリコン塊が
バリア合金層の表面に生成し難くなり、後続のエッチン
グ工程でアルミニウム合金層とバリア金属層をエッチン
グする時、絶縁膜表面に残留物が残るのを解消すること
ができる。
【図１】従来の技術によりバリア金属層、アルミニウム
合金層及び反射防止膜でなる金属配線の製造を示す断面
図。
合金層及び反射防止膜でなる金属配線の製造を示す断面
図。
【図２】従来の技術によりバリア金属層、アルミニウム
合金層及び反射防止膜でなる金属配線の製造を示す断面
図。
合金層及び反射防止膜でなる金属配線の製造を示す断面
図。
【図３】本発明によりバリア金属層、アルミニウム合金
層及び反射防止膜でなる半導体素子の金属配線の製造を
示す断面図。
層及び反射防止膜でなる半導体素子の金属配線の製造を
示す断面図。
【図４】本発明によりバリア金属層、アルミニウム合金
層及び反射防止膜でなる半導体素子の金属配線の製造を
示す断面図。
層及び反射防止膜でなる半導体素子の金属配線の製造を
示す断面図。
【図５】本発明によりバリア金属層、アルミニウム合金
層及び反射防止膜でなる半導体素子の金属配線の製造を
示す断面図。
層及び反射防止膜でなる半導体素子の金属配線の製造を
示す断面図。
【図６】本発明によりバリア金属層、アルミニウム合金
層及び反射防止膜でなる半導体…素子の金属配線の製造
を示す断面図。
層及び反射防止膜でなる半導体…素子の金属配線の製造
を示す断面図。
１… 基板 ２… 絶縁膜 ３… バリア金属層 ４… シリコン塊 ５… アルミニウム合金層 ６… 反射防止層 ７… 感光膜パターン ８… 金属配線
Claims (6)
- 【請求項１】 半導体素子の金属配線製造方法におい
て、 絶縁膜上部にバリア金属層を蒸着した後、前記バリア金
属層の表面にＳＦ6 プラズマ処理を施す段階と、 前記バリア金属層上部面にアルミニウム合金層、反射防
止層を順次積層し、その上部に感光膜パターンを形成す
る段階と、 前記感光膜パターンをマスクに利用し、前記反射防止
膜、アルミニウム合金層及びバリア金属層を順次エッチ
ングして金属配線を形成する段階と、 前記感光膜パターンを除去する段階とを含むことを特徴
とする半導体素子の金属配線製造方法。 - 【請求項２】 前記バリア金属層は、チタニウム又はチ
タニウムナイトライド膜であることを特徴とする請求項
１記載の半導体素子の金属配線製造方法。 - 【請求項３】 前記アルミニウム合金層は、Ａｌ−Ｓｉ
−Ｃｕであることを特徴とする請求項１記載の半導体素
子の金属配線製造方法。 - 【請求項４】 前記ＳＦ6 プラズマ処理は、ＳＦ6 が２
０−１００ＳＣＣＭの量であることを特徴とする請求項
１記載の半導体素子の金属配線製造方法。 - 【請求項５】 前記ＳＦ6 プラズマ処理は、５００−２
０００Ｗのソースパワー、０−１００Ｗのバイアスパワ
ーであることを特徴とする請求項１又は４記載の半導体
素子の金属配線製造方法。 - 【請求項６】 前記ＳＦ6 プラズマ処理は、２．０−２
０．０ｍＴｏｒｒの圧力で行うことを特徴とする請求項
１又は４記載の半導体素子の金属配線製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-24264 | 1996-06-27 | ||
| KR1019960024264A KR100203905B1 (ko) | 1996-06-27 | 1996-06-27 | 금속배선 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064916A true JPH1064916A (ja) | 1998-03-06 |
| JP2892337B2 JP2892337B2 (ja) | 1999-05-17 |
Family
ID=19463727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9157025A Expired - Fee Related JP2892337B2 (ja) | 1996-06-27 | 1997-06-13 | 半導体素子の金属配線製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5856238A (ja) |
| JP (1) | JP2892337B2 (ja) |
| KR (1) | KR100203905B1 (ja) |
| CN (1) | CN1094253C (ja) |
| TW (1) | TW324110B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5950107A (en) * | 1996-12-17 | 1999-09-07 | Intel Corporation | In-situ pre-ILD deposition treatment to improve ILD to metal adhesion |
| KR100278652B1 (ko) * | 1998-01-13 | 2001-02-01 | 윤종용 | 반도체장치의텅스텐패턴형성방법 |
| CN101154569B (zh) * | 2002-06-27 | 2014-05-14 | 东京毅力科创株式会社 | 等离子体处理方法 |
| TWI292933B (en) * | 2004-03-17 | 2008-01-21 | Imec Inter Uni Micro Electr | Method of manufacturing a semiconductor device having damascene structures with air gaps |
| KR100824621B1 (ko) * | 2006-11-27 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| CN103887230B (zh) * | 2014-03-28 | 2016-08-31 | 中国电子科技集团公司第二十四研究所 | 等离子体刻蚀AlSi的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
| JP2751820B2 (ja) * | 1994-02-28 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5430328A (en) * | 1994-05-31 | 1995-07-04 | United Microelectronics Corporation | Process for self-align contact |
| US5554254A (en) * | 1995-03-16 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | Post contact layer etch back process which prevents precipitate formation |
| US5554563A (en) * | 1995-04-04 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | In situ hot bake treatment that prevents precipitate formation after a contact layer etch back step |
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1996
- 1996-06-27 KR KR1019960024264A patent/KR100203905B1/ko not_active IP Right Cessation
-
1997
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