KR100278652B1 - 반도체장치의텅스텐패턴형성방법 - Google Patents
반도체장치의텅스텐패턴형성방법 Download PDFInfo
- Publication number
- KR100278652B1 KR100278652B1 KR1019980000698A KR19980000698A KR100278652B1 KR 100278652 B1 KR100278652 B1 KR 100278652B1 KR 1019980000698 A KR1019980000698 A KR 1019980000698A KR 19980000698 A KR19980000698 A KR 19980000698A KR 100278652 B1 KR100278652 B1 KR 100278652B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- tungsten
- pattern
- capping
- photoresist
- Prior art date
Links
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 138
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 138
- 239000010937 tungsten Substances 0.000 title claims abstract description 138
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title 1
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 57
- 238000000059 patterning Methods 0.000 claims abstract description 23
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 17
- 239000011737 fluorine Substances 0.000 claims abstract description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 20
- 239000010936 titanium Substances 0.000 claims description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 229910018503 SF6 Inorganic materials 0.000 claims description 6
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 6
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 21
- 229920000642 polymer Polymers 0.000 abstract description 10
- 238000001312 dry etching Methods 0.000 abstract description 7
- 230000003667 anti-reflective effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 17
- XROWMBWRMNHXMF-UHFFFAOYSA-J titanium tetrafluoride Chemical compound [F-].[F-].[F-].[F-].[Ti+4] XROWMBWRMNHXMF-UHFFFAOYSA-J 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- IRPGOXJVTQTAAN-UHFFFAOYSA-N 2,2,3,3,3-pentafluoropropanal Chemical compound FC(F)(F)C(F)(F)C=O IRPGOXJVTQTAAN-UHFFFAOYSA-N 0.000 description 1
- KLZUFWVZNOTSEM-UHFFFAOYSA-K Aluminum fluoride Inorganic materials F[Al](F)F KLZUFWVZNOTSEM-UHFFFAOYSA-K 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
0.34㎛ 이하의 디자인 룰(design rule)을 가지는 반도체 장치에서 비트 라인(bit line)으로 이용되는 텅스텐 패턴 형성 방법을 개시한다. 본 발명은 텅스텐막과 포토레지스트막 사이에 텅스텐막에 비해 낮은 식각율을 가지는 티타늄 나이트라이드막 등으로 이루어지는 캐핑막(capping layer)을 형성한다. 더하여, 캐핑막 상에 실리콘 옥시나이트라이드(silicon oxynitride)막 등으로 반사 방지막(antireflective layer)을 추가로 형성한다. 또한, 캐핑막으로 텅스텐막에 비해 낮은 식각율을 가지는 티타늄 나이트라이드(titanium nitride)막 또는 알루미늄막을 이용한다. 이후에, 포토레지스트막을 노광 및 현상하여 포토레지스트 패턴을 형성한 후 반사 방지막, 캐핑막 및 텅스텐막을 불소계 가스를 포함하는 식각 가스를 사용하는 건식 식각 방법으로 함께 패터닝한다. 이때, 캐핑막은 텅스텐막의 반사율을 저하시키고 텅스텐막을 식각할 때 폴리머(polymer)를 발생시키는 하드 마스크(hard mask)로 작용한다. 이에 따라 패터닝 불량을 방지할 수 있다. 이때, 캐핑막은 텅스텐막 식각 공정에서 하드 마스크로 작용하여 반사 방지막 패턴 및 포토레지스트 패턴의 손실 등과 같은 패턴 불량을 방지할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 비트 라인(bit line)으로 이용되는 텅스텐 패턴을 형성하는 방법에 관한 것이다.
반도체 장치를 형성하는 공정 중 반도체 기판 상에 비트 라인을 형성하는 경우에는 결정질 실리콘(polycrystalline silicon), 텅스텐 실리사이드(WSiX) 등과 같은 도전물질을 이용하여왔다. 그러나 디자인 룰(design rule)이 대략 0.34㎛ 이하로 감소함에 따라 보다 낮은 저항을 가지는 물질이 요구되고 있다. 이에 따라 티타늄 나이트라이드(TiN) 또는 텅스텐(W) 등과 같은 금속 물질을 이용하여 비트 라인을 형성하는 방법이 제안되고 있다. 그러나, 이러한 금속 물질은을 이용하는 경우에는 라인과 스페이스 패턴(line & space pattern)의 디자인 룰의 감소로 인해서 작은 피치(pitch)의 금속막 패턴, 예컨대 텅스텐 패턴을 패터닝하는 공정에서는 문제가 발생하고 있다.
도 1 및 도 2는 종래의 텅스텐 패턴 형성 방법의 문제점을 설명하기 위해서 개략적으로 도시한 단면도이다.
일반적으로, 텅스텐막(20)을 패터닝하기 위해서 상기 텅스텐막(20) 상에 포토레지스트막을 형성하고 노광 및 현상하여 포토레지스트 패턴(40)을 형성한다. 이때, 노광 공정에서 상기 포토레지스트막의 하부에 존재하는 텅스텐막(20)의 반사율에 의해서 상기 포토레지스트막의 노광량을 제어하기 어렵게 된다. 이에 따라, 상기 텅스텐막(20)의 반사율을 낮추기 위해서 상기 포토레지스트막의 하부에 실리콘 옥시나이트라이드(silicon oxynitride;SiON) 계열로 형성되는 무기 반사 방지막(Anti Reflective Layer;30))을 도입하는 방안이 제시되고 있다. 이와 같은 반사 방지막(30)은 상기 텅스텐막(20)에 입사되어 반사되는 빛을 감소시키는 역할을 한다.
그러나, 상기 SION 계열의 반사 방지막(30)을 이용하는 경우에는 디자인 룰이 0.34㎛이하로 감소할 때 포토레지스트 패턴(40)의 양호한 선폭(CD;Critical Dimension)을 구현하기 어렵다. 또한, 형성되는 포토레지스트 패턴(40)의 수직 프로파일(vertical profile)의 경사(slope) 과다에 따른 포토레지스트 패턴(40)의 밑부분에 테일(tail)등과 같은 노광 및 현상 불량에 따른 패터닝 불량이 형성될 수 있다.
더하여, 이와 같은 노광 및 현상 불량을 방지하기 위해서 노광 공정에서 포토레지스트막을 과다하게 노출시키면, 포토레지스트 패턴(40)의 손실(loss)이 일어난다. 즉, 포토레지스트막을 대략 0.5㎛ 내지 0.7㎛ 정도의 두께로 형성할 때, 노광 및 현상 후 포토레지스트 패턴(40)이 손실되어 대략 0.2㎛ 내지 0.3㎛ 정도의 두께로 감소하게 된다. 이에 따라 텅스텐막(20)을 식각하는 공정에서 상기 포토레지스트 패턴(40)을 식각 마스크(etch mask)로 이용할 때, 선택비가 부족하여 텅스텐막(20)의 선택적인 식각 공정의 수행이 어렵게 된다.
더욱이, 상기 텅스텐막(20)을 건식 식각할 때는 일반적으로 불소계(Fluorine base) 식각 가스를 이용한다. 이와 같이 불소계 식각 가스를 이용하는 경우에는 포토레지스트 패턴(40)과 텅스텐막(20)의 식각 선택비가 더욱 감소하여 포토레지스트 패턴(40)의 손실 발생이 커진다. 이에 따라 양호한 텅스텐 패턴(25)을 구현할 수 없게 된다. 또한, 반사 방지막(30)으로 도입되는 SiON막 또한 상기 텅스텐막(20)과의 식각 선택비가 낮다. 이에 따라, 상기 불소계 식각 가스에 의해서 SiON막은 도 1의 참조 부호 61에서 도시한 바와 같은 측벽 침해(side wall attack)를 받게 된다. 이에 따라, 상기 반사 방지막(30)의 상부에 존재하는 포토레지스트 패턴(30)의 리프팅(lifting)이 발생할 수 있다. 이와 같은 불량은 형성되는 텅스텐 패턴(25)의 프로파일을 제어하기 위한 과도 식각(over etch) 공정의 수행에서도 발생하여 패턴 불량이 발생할 수 있다.
또한, 텅스텐 패턴(25)을 형성한 이후에 후속되는 BC(Buried Contact) 공정에서 자기 정렬 콘택(Self Aligned Contact;이하 "SAC"라 한다) 마진(margin)을 확보하기 위해서 스페이서(spacer)를 상기 텅스텐 패턴(25)의 측벽에 도입하는 것이 필요하다. 이와 같이 스페이서를 이용하여 실리콘 나이트라이드(silicon nitride;Si3N4)막(50)을 상기 텅스텐막(20) 상에 추가로 형성하는 것이 요구된다. 이와 같은 실리콘 나이트라이드막(50) 또한 상기 텅스텐막(20)을 식각하는 불소계 가스에 의해 손실되거나 측벽 침해를 받게 된다. 이에 따라 도 2에서와 같이 형성되는 텅스텐 패턴(25)의 상부를 실리콘 나이트라이드막 패턴(55)이 완전하게 덮지 못하는 불량이 발생한다. 더하여, 상기 BC 공정에서도 불소계 식각 가스가 이용되므로, 상기 텅스텐 패턴(25)이 노출되어 후속의 BC 공정에서의 마진 확보에 한계를 가지게 된다.
본 발명이 이루고자 하는 기술적 과제는 텅스텐막의 반사율을 감소시켜 포토레지스트 패턴의 노광 및 현상 불량을 방지하며, 텅스텐막을 선택적으로 패터닝할 수 있어 텅스텐막의 패터닝에 따른 포토레지스트 패턴 및 반사 방지막의 손실 및 측벽 침해의 발생을 방지할 수 있는 반도체 장치의 텅스텐 패턴 형성 방법을 제공하는데 있다.
도 1 및 도 2는 종래의 텅스텐 패턴 형성 방법의 문제점을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3 내지 도 5는 본 발명의 제1실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 개략적으로 도시한 단면도들이다.
도 6은 본 발명의 제2실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도이다.
도 7 내지 도 9는 본 발명의 제3실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 10은 본 발명의 제4실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도이다.
상기의 기술적 과제를 달성하기 위하여 본 발명은 반도체 기판 상에 텅스텐막을 형성한다. 이후에, 상기 텅스텐막 상에 상기 텅스텐막에 비해 낮은 식각율을 가져 상기 텅스텐막에 대한 식각 선택비를 가지는 캐핑막을 형성한다. 여기서, 상기 캐핑막은 티타늄, 티타늄 나이트라이드 또는 알루미늄으로 형성된다. 다음에, 상기 캐핑막 상에 상기 텅스텐막의 반사율을 저하시키는 반사 방지막을 형성한다. 이어서, 상기 반사 방지막 상에 포토레지스트막을 형성한다. 다음에, 상기 포토레지스트막을 노광하고 현상하여 상기 반사 방지막을 노출시키는 포토레지스트 패턴을 형성한다.
다음에, 상기 포토레지스트 패턴을 식각 마스크로 노출되는 상기 반사 방지막, 하부의 캐핑막 및 텅스텐막을 순차적으로 패터닝하여 텅스텐 패턴을 형성한다. 여기서, 상기 텅스텐 패턴을 형성하는 단계는 육불화 황 가스 등과 같은 불소계 가스를 식각 가스로 이용하는 식각 방법으로 수행된다. 이와 같이 형성되는 상기 텅스텐 패턴은 대략 0.34㎛ 이하의 선폭, 즉, 대략 0.12㎛ 내지 0.15㎛의 선폭을 가진다. 또한, 상기 텅스텐 패턴은 비트 라인으로 이용된다. 더하여, 상기 비트 라인의 측벽에 스페이서를 형성하는 단계를 더 수행한다. 또한, 상기 텅스텐막을 형성하는 단계 이후에, 상기 캐핑막 상에 상기 스페이서에 연결되어 상기 비트 라인을 덮는 실리콘 나이트라이드막을 형성하는 단계를 더 수행한다.
본 발명에 따르면, 텅스텐막의 반사율을 감소시켜 포토레지스트 패턴의 노광 및 현상 불량을 방지할 수 있다. 또한, 텅스텐막을 선택적으로 패터닝할 수 있어 텅스텐막의 패터닝에 따른 포토레지스트 패턴 및 반사 방지막의 손실 및 측벽 침해의 발생을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 3 내지 도 5는 본 발명의 제1실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 캐핑막(200) 상에 형성된 포토레지스트막(400)을 노광시키는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 텅스텐막(200)을 형성한다. 이때, 상기 텅스텐막(200)은 비트 라인으로 이용된다. 반도체 장치의 비트 라인은 텅스텐 실리사이드(tungsten silicide)막 등을 이용하여 왔으나, 반도체 장치의 디자인 룰이 0.34㎛ 이하, 상세하게는 대략 0.12㎛ 내지 0.15㎛ 정도로 감소함에 따라 단차 피복성(step coverage) 및 전기 전도도의 향상을 위해 텅스텐막(200)의 사용이 제시되고 있다.
텅스텐막(200)은 그 표면에 입사되는 빛을 난반사시키는 특성이 있다. 이에 따라 상기 텅스텐막(200) 상에 형성되는 포토레지스트막(400)을 마스크(500)를 이용하여 g-, h-, I-라인 등과 같은 빛(550)을 이용하여 선택적으로 노광시킬 때 어려움이 발생한다. 이와 같은 상기 텅스텐막(200)의 난반사 특성을 억제하기 위해서, 즉, 상기 텅스텐막(200)의 반사율을 저하시키기 위해서 상기 텅스텐막(200) 및 상기 포토레지스트막(400) 사이에 캐핑막(300)을 형성한다.
이때, 상기 캐핑막(300)은 후속의 텅스텐막(200)의 식각 공정을 고려하여 상기 텅스텐막(200)과 식각 선택비를 가지는 물질을 이용하여 형성한다. 즉, 상기 텅스텐막(200)에 비해 낮은 식각율을 가지는 물질로 상기 캐핑막(300)을 형성한다. 예를 들어, 티타늄 계열의 물질을 이용하여 캐핑막(300)을 형성한다. 즉, 티타늄(Ti)막 또는 티타늄 나이트라이드(TiN)막을 상기 텅스텐막(200) 상에 증착한다. 바람직하게는 티타늄 나이트라이드막을 증착하여 상기 캐핑막(300)으로 이용한다.
이와 같이 형성되는 티타늄 나이트라이드막은 그 표면의 거칠기가 텅스텐막(200)에 비해 낮으므로, 상기 텅스텐막(200) 상에 형성되는 포토레지스트막(400)의 평탄화에 유리하다. 또한, 텅스텐막(200)에 비해 낮은 반사율을 가지고 있으므로, 상기 포토레지스트막(400)을 노광시킬 때, 과도한 노광량 및 스탠딩 웨이브(standing wave) 현상 등에 의한 패터닝 불량의 발생을 방지할 수 있다.
도 4는 포토레지스트막(400)을 현상하여 포토레지스트 패턴(450)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 노광된 포토레지스트막(400)을 현상하여 캐핑막(300)을 노출시키는 포토레지스트 패턴(450)을 형성한다. 이때, 상기 캐핑막(300)에 의해서 노광 불량의 발생이 억제되므로, 요구되는 0.34㎛ 이하, 보다 상세하게는 0.12㎛ 내지 0.15㎛의 디자인 룰을 충족시킬 수 있게 패터닝된다.
도 5는 포토레지스트 패턴(450)을 식각 마스크로 이용하여 노출되는 캐핑막(300) 및 텅스텐막(200)을 패터닝하는 단계를 개략적으로 나타낸다.
구체적으로, 건식 식각 방법으로 노출되는 캐핑막(100) 및 텅스텐 (200)을 순차적으로 식각한다. 이때, 상기 건식 식각 방법의 식각 가스로는 불소계 가스를 이용한다. 예컨대 육불화 황(SF6) 가스를 포함하는 식각 가스로 노출되는 캐핑막(300) 및 텅스텐막(200)을 식각한다. 상기 캐핑막(300)으로 사용된 티타늄계 물질막, 예컨대 티타늄 나이트라이드막은 일반적으로 염소계 가스에는 높은 식각율을 나타내지만, 불소계 가스에는 다음과 같은 근거로 낮은 식각율을 나타낸다. 즉, 육불화 황과 같은 불소계 가스와 상기 티타늄계 물질막, 예컨대 티타늄 나이트라이드막은 상호 반응하여 티타늄 플루오라이드계(TiFX)의 반응 물질을 생성한다.
이와 같은 티타늄 플루오라이드계 반응 물질은 증기압이 높은 특성을 나타내어 식각을 방해하는 폴리머(polymer)로 작용한다. 즉, 낮은 식각율을 나타낸다. 그러나, 상기 불소계 가스는 텅스텐막(200)에는 높은 식각율을 나타낸다. 이에 따라 상기 텅스텐막(200)이 식각되는 과정에서 상기 캐핑막(300)이 식각된 캐핑막 패턴(350)은 하드 마스크(hard mask)로 작용한다.
이와 같이 상기 캐핑막(300)은 포토레지스트막(400)을 패터닝할 때에는 하부의 텅스텐막(200)의 반사율을 저하시키는 반사 방지막으로써의 역할을 한다. 이후에, 상기 포토레지스트 패턴(450)을 식각 마스크로 이용하여 텅스텐막(200)을 건식 식각할 때에는 상기 캐핑막 패턴(350)은 포토레지스트 패턴(450)의 손실에 따른 텅스텐 패턴(250)의 손실을 방지하는 하드 마스크로 작용한다. 이에 따라 포토레지스트 패턴(450)의 리프팅 등과 같은 패터닝 불량을 방지할 수 있다. 이에 따라 텅스텐막(200)의 선택적 식각을 구현할 수 있어, 형성되는 텅스텐 패턴(250)은 양호한 프로파일을 가질 수 있다.
도 6은 본 발명의 제2실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도이다.
본 발명의 제2실시예에서는 상술한 제1실시예에서 텅스텐 패턴(250)을 형성하는 단계 이후에, 상기 텅스텐 패턴(250)을 덮는 층간 절연막을 형성한 후 BC 공정을 진행하는 경우에 전(前)공정으로 상기 텅스텐막(200) 상에 실리콘 나이트라이드막을 더 형성한다. 이와 같은 경우에도 상기 캐핑막 패턴(350)은 하드 마스크의 역할을 할 수 있어, 상기 포토레지스트 패턴(650)의 리프팅 등과 같은 패터닝 불량을 방지할 수 있다. 이에 따라 양호한 프로파일을 가지는 텅스텐 패턴(250)을 형성할 수 있다.
또한, 상기 실리콘 나이트라이드막이 패터닝된 실리콘 나이트라이트 패턴(650)은 캐핑막(300)이 식각될 때 발생되는 폴리머에 의해서 측벽 침해 등과 같은 패터닝 불량이 억제되며 형성될 수 있다. 이에 따라 상기 실리콘 나이트라이드 패턴(650)은 상기 텅스텐 패턴(250) 및 캐핑막 패턴(350)의 상부를 완전하게 덮을 수 있다. 따라서, 후속의 상기 텅스텐 패턴(250)의 측벽을 덮는 스페이서(670)는 상기 실리콘 나이트라이드 패턴(650)에 이어져 후속의 BC 공정에서 공정 마진을 더 확보할 수 있다. 즉, SAC 공정을 진행할 수 있다. 본 제2실시예에서 제1실시예와 동일한 참조 부호는 동일한 부재를 나타낸다.
도 7 내지 도 9는 본 발명의 제3실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도들이다.
제3실시예는 제1실시예에서와는 달리 캐핑막(300a)이 텅스텐막(200)의 반사율을 저하시키는 역할보다는 하드 마스크로 작용한다. 이에 따라 캐핑막(300a) 상에 반사 방지막(700)이 추가로 형성된다. 또한, 제3실시예에서 제1실시예 및 제2실시예와 동일한 참조 부호로 나타나는 부재는 동일한 부재를 의미한다.
도 7은 반사 방지막(700) 상에 형성된 포토레지스트막(400)을 노광시키는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 텅스텐막(200)을 형성한다. 이후에, 상기 텅스텐막(200) 상에 캐핑막(300a)을 형성한다. 이때, 상기 캐핑막(300a)은 후속의 텅스텐막(200)의 식각 공정에서 하드 마스크로 이용된다. 따라서, 상기 텅스텐막(200)과 식각 선택비를 가지는 물질로 형성한다. 즉, 상기 텅스텐막(200)에 비해 낮은 식각율을 가지는 물질로 형성한다. 예컨대, 티타늄 또는 티타늄 나이트라이드와 같은 티타늄계 물질 또는 알루미늄 등으로 캐핑막(300a)을 형성한다. 이때, 제1실시예 및 제2실시예에서와는 달리 이후에, 반사 방지막(700)을 추가로 형성하므로, 텅스텐막(200)의 반사율을 저하시키는 역할이 모자라는 물질을 캐핑막(300a)으로 이용할 수도 있다. 즉, 상기 알루미늄과 같이 텅스텐막(200)의 반사율을 저하시키는 기능보다는 후속의 텅스텐막(200)의 식각 조건에서 낮은 식각율을 나타내는 물질을 상기 캐핑막(300a)으로 이용할 수 있다.
이후에, 상기 캐핑막(300a) 상에 반사 방지막(700)을 형성한다. 이때, 상기 반사 방지막(700)으로는 상기 캐핑막(300a)의 반사율을 보다 감소시키는 물질로 형성한다. 예컨대, 실리콘 옥시나이트라이드막 등으로 상기 반사 방지막(700)을 형성한다. 상기 캐핑막(300a)은 그 하부의 텅스텐막(200)의 반사율을 저하시키는 역할도 하지만, 상기 캐핑막(300) 상에 반사 방지막(700)을 더 형성함으로써 상기 반사율을 더 감소시킬 수 있다. 이에 따라, 마스크(500)를 통해 포토레지스트막(400)에 입사하는 빛(550)에 의해서 포토레지스트막(400)이 노광될 때, 과도한 노광량 및 스탠딩 웨이브 현상 등에 의한 패터닝 불량의 발생을 방지할 수 있다.
도 8은 포토레지스트막(400)을 현상하여 반사 방지막(700)을 노출시키는 포토레지스트 패턴(450)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 노광된 포토레지스트막(400)을 현상하여 반사 방지막(700)을 노출시키는 포토레지스트 패턴(450)을 형성한다. 이때, 상기 반사 방지막(700)에 의해서 노광 불량의 발생이 억제되므로, 요구되는 0.34㎛ 이하, 보다 상세하게는 대략 0.15㎛ 내지 0.12㎛ 정도의 디자인 룰을 충족시킬 수 있게 패터닝된다.
도 9는 포토레지스트 패턴(450)을 식각 마스크로 이용하여 노출되는 반사 방지막(700), 캐핑막(300a) 및 텅스텐막(200)을 패터닝하는 단계를 개략적으로 나타낸다.
구체적으로, 건식 식각 방법으로 노출되는 반사 방지막(700), 캐핑막(300a) 및 텅스텐막(200)을 순차적으로 식각한다. 이때, 상기 건식 식각 방법의 식각 가스로는 불소계 가스를 이용한다. 예컨대 육불화 황 가스를 포함하는 식각 가스로 노출되는 반사 방지막(700), 캐핑막(300a) 및 텅스텐막(200)을 식각한다. 제1실시예에서 설명한 바와 같이, 상기 캐핑막(300a)으로 사용된 티타늄계 물질막 또는 알루미늄막, 예컨대 티타늄 나이트라이드막 또는 알루미늄막은 일반적으로 염소계 가스에는 높은 식각율을 나타내지만, 불소계 가스에는 다음과 같은 근거로 낮은 식각율을 나타낸다. 즉, 육불화 황과 같은 불소계 가스와 상기 티타늄 나이트라이드막 등과 같은 티타늄계 물질막 또는 알루미늄막은 상호 반응하여 티타늄 플루오라이드계(TiFX) 및 알루미늄 플루오라이드계(AlFX) 등과 같은 반응 물질 등을 생성한다.
이와 같은 티타늄 플루오라이드계 반응 물질 등은 증기압이 높은 특성을 나타내어 식각을 방해하는 폴리머로 작용한다. 즉, 낮은 식각율을 나타낸다. 그러나, 상기 불소계 가스는 텅스텐막(200)에는 높은 식각율을 나타낸다. 이에 따라 상기 텅스텐막(200)이 식각되는 과정에서 상기 캐핑막(300a)이 식각된 캐핑막 패턴(350a)은 하드 마스크(hard mask)로 작용한다. 이와 같이 발생되는 폴리머에 의해서 상부의 반사 방지막 패턴(750) 및 포토레지스트 패턴(450)의 측벽 침해가 방지된다. 이에 따라 포토레지스트 패턴(450)의 손실 및 반사 방지막 패턴(750)의 손실 등을 방지할 수 있다. 이에 따라 포토레지스트 패턴(450)의 리프팅 등과 같은 패터닝 불량을 방지할 수 있다. 이에 따라 텅스텐막(200)의 선택적 식각을 구현할 수 있어, 형성되는 텅스텐 패턴(250)은 양호한 프로파일을 가질 수 있다.
도 10은 본 발명의 제4실시예에 의한 텅스텐 패턴 형성 방법을 설명하기 위하여 도시한 단면도이다.
본 발명의 제3실시예에서는 상술한 제1실시예에서 텅스텐 패턴(250)을 형성하는 단계 이후에, 제2실시예와 같이 상기 텅스텐 패턴(250)을 덮는 층간 절연막을 형성한 후 BC 공정을 진행하는 경우에 전(前)공정으로 상기 텅스텐막(200)과 상기 반사 방지막(700) 사이에 실리콘 나이트라이드막을 더 형성한다. 이와 같은 경우에도 상기 캐핑막 패턴(350a)은 하드 마스크의 역할을 할 수 있어, 상기 포토레지스트 패턴(650)의 리프팅 등과 같은 패터닝 불량을 방지할 수 있다. 이에 따라 양호한 프로파일을 가지는 텅스텐 패턴(250)을 형성할 수 있다.
또한, 상기 실리콘 나이트라이드막이 패터닝된 실리콘 나이트라이트 패턴(650)은 캐핑막(300a)이 식각될 때 발생되는 폴리머에 의해서 측벽 침해 등과 같은 패터닝 불량이 억제되며 형성될 수 있다. 이에 따라 상기 실리콘 나이트라이드 패턴(650)은 상기 텅스텐 패턴(250) 및 캐핑막 패턴(350a)의 상부를 완전하게 덮을 수 있다. 따라서, 제2실시예에서 상술한 바와 같이 상기 반사 방지막(750)을 제거한 후 형성되는 상기 텅스텐 패턴(250)의 측벽을 덮는 후속의 스페이서는 상기 실리콘 나이트라이드 패턴(650)에 이어질 수 있어 BC 공정에서 공정 마진을 더 확보할 수 있다. 즉, SAC 공정을 진행할 수 있다. 본 제4실시예에서 제1실시예, 제2실시예 및 제3실시예와 동일한 참조 부호는 동일한 부재를 나타낸다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 텅스텐막 상에 상기 텅스텐막에 비해 낮은 식각율을 가지는 티타늄 나이트라이드 또는 티타늄 등과 같은 티타늄계 물질로 캐핑막을 형성한다. 이와 같이 도입되는 캐핑막은 그 상에 형성되는 포토레지스트막을 노광시킬 때, 하부의 텅스테막의 반사율을 저하시키는 역할을 한다. 즉, 반사 방지막으로써의 역할을 한다.
또한, 상기 캐핑막은 형성되는 포토레지스트 패턴을 식각 마스크로 텅스텐막을 패터닝할 때 폴리머를 생성하는 하드 마스크로의 역할을 수행한다. 이에 따라, 상기 폴리머에 의해서 상기 포토레지스트 패턴의 손실 및 리프팅 등과 같은 패터닝 불량의 발생을 방지할 수 있다. 또한, 형성되는 텅스텐 패턴의 프로파일을 제어하기 위해서 시행되는 과도 식각 공정에서도 상기 캐핑막 패턴은 하드 마스크로의 역할을 수행하여 패턴 불량의 발생을 방지한다. 따라서, 패터닝 불량을 방지하며 대략 0.34㎛ 이하, 보다 상세하게는 대략 0.15㎛ 내지 0.12㎛의 디자인 룰을 가지는 텅스텐 패턴을 양호한 프로파일을 가지도록 형성할 수 있다.
또한, 상기 텅스텐막과 상기 포토레지스트막 사이에 실리콘 나이트라이드막을 더 형성함으로써, 후속의 BC 공정에서의 공정 마진을 더 확보할 수 있다. 즉, 상기 실리콘 나이트라이드막을 패터닝할 때 손실 등과 같은 패터닝 불량이 상기 캐핑막 패턴의 하드 마스크 특성에 의해서 방지된다. 이에 따라, 상기 BC 공정을 상기 텅스텐 패턴의 측벽에 형성되는 스페이서를 이용하는 SAC 공정으로 진행할 때, 상기 스페이서와 상기 실리콘 나이트라이드 패턴을 연결시킬 수 있다. 즉, 상기 텅스텐 패턴은 상기 스페이서 및 상기 실리콘 나이트라이드 패턴으로 완전히 뒤덮여 상기 SAC 공정에서 공정 마진 더 확보된다.
더하여, 텅스텐막 상에 캐핑막으로 상기 텅스텐막에 비해 낮은 식각율을 가지는 물질, 예컨대 티타늄 나이트라이드 또는 티타늄 등과 같은 티타늄계 물질, 또는 알루미늄 등으로 형성한다. 이후에, 상기 캐핑막 상에 실리콘 옥시나이트라이드 등으로 반사 방지막을 형성한다. 이와 같이 도입되는 반사 방지막은 그 상에 형성되는 포토레지스트막을 노광시킬 때, 하부의 텅스테막의 반사율을 저하시키는 역할을 한다.
또한, 상기 캐핑막은 형성되는 포토레지스트 패턴을 식각 마스크로 텅스텐막을 패터닝할 때 폴리머를 생성하는 하드 마스크로의 역할을 한다. 이에 따라, 상기 폴리머에 의해서 상기 포토레지스트 패턴 및 반사 방지막 패턴의 손실 및 리프팅 등과 같은 패터닝 불량의 발생을 방지할 수 있다. 또한, 형성되는 텅스텐 패턴의 프로파일을 제어하기 위해서 시행되는 과도 식각 공정에서도 상기 캐핑막 패턴은 하드 마스크로의 역할을 수행한다. 따라서, 패터닝 불량을 방지하며 양호한 프로파일의 텅스텐 패턴을 형성할 수 있다. 더하여, 상기 텅스텐막과 상기 포토레지스트막 사이에 실리콘 나이트라이드막을 더 형성함으로써, 후속의 SAC 공정을 이용하는 BC 공정에서의 공정 마진을 더 확보할 수 있다.
Claims (9)
- 반도체 기판 상에 텅스텐막을 형성하는 단계;상기 텅스텐막 상에 상기 텅스텐막에 비해 낮은 식각율을 가져 상기 텅스텐막에 대한 식각 선택비를 가지는 캐핑막을 형성하는 단계;상기 캐핑막 상에 반사 방지막을 형성하는 단계;상기 반사 방지막 상에 포토레지스트막을 형성하는 단계;상기 포토레지스트막을 노광하고 현상하여 상기 반사 방지막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 노출되는 상기 반사 방지막, 하부의 캐핑막 및 텅스텐막을 불소계 가스를 포함하는 식각 가스를 사용하는 식각 방법으로 순차적으로 패터닝하여 텅스텐 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제1항에 있어서, 상기 캐핑막은 티타늄, 티타늄 나이트라이드 및 알루미늄으로 이루어지는 일군에서 선택되는 어느 한 물질로 형성되는 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제1항에 있어서, 상기 반사 방지막은 실리콘 옥시나이트라이드막인 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제1항에 있어서, 상기 불소계 가스는 육불화 황 가스인 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제1항에 있어서, 상기 텅스텐 패턴은 대략 0.34㎛ 이하의 선폭을 가지는 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제5항에 있어서, 상기 텅스텐 패턴은 대략 0.12㎛ 내지 0.15㎛의 선폭을 가지는 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제1항에 있어서, 상기 텅스텐 패턴은 비트 라인인 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제7항에 있어서, 상기 비트 라인의 측벽에 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 텅스텐 패턴 형성 방법.
- 제8항에 있어서, 상기 텅스텐막을 형성하는 단계 이후에,상기 캐핑막 상에 상기 스페이서에 연결되어 상기 비트 라인을 덮는 실리콘 나이트라이드막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의텅스텐 패턴 형성 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980000698A KR100278652B1 (ko) | 1998-01-13 | 1998-01-13 | 반도체장치의텅스텐패턴형성방법 |
| TW087109981A TW425684B (en) | 1998-01-13 | 1998-06-22 | Method of forming tungsten pattern of semiconductor device |
| JP10227237A JPH11214392A (ja) | 1998-01-13 | 1998-08-11 | 半導体装置のタングステンパターン形成方法 |
| US09/229,337 US6143654A (en) | 1998-01-13 | 1999-01-13 | Method of forming tungsten pattern for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980000698A KR100278652B1 (ko) | 1998-01-13 | 1998-01-13 | 반도체장치의텅스텐패턴형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990065425A KR19990065425A (ko) | 1999-08-05 |
| KR100278652B1 true KR100278652B1 (ko) | 2001-02-01 |
Family
ID=19531357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980000698A KR100278652B1 (ko) | 1998-01-13 | 1998-01-13 | 반도체장치의텅스텐패턴형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6143654A (ko) |
| JP (1) | JPH11214392A (ko) |
| KR (1) | KR100278652B1 (ko) |
| TW (1) | TW425684B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555484B1 (ko) * | 1999-09-03 | 2006-03-03 | 삼성전자주식회사 | 반도체장치의 텅스텐 배선 제조방법 |
| KR100623587B1 (ko) * | 2000-06-30 | 2006-09-12 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조 방법 |
| DE10062639A1 (de) * | 2000-12-15 | 2002-07-04 | Infineon Technologies Ag | Verfahren zur Erzeugung von Leiterbahnen |
| KR100835506B1 (ko) * | 2002-07-19 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| TWI319204B (en) * | 2004-10-12 | 2010-01-01 | Hynix Semiconductor Inc | Method for fabricating semiconductor device using tungsten as sacrificial hard mask |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186120A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697723A3 (en) * | 1994-08-15 | 1997-04-16 | Ibm | Method of metallizing an insulating layer |
| US5693556A (en) * | 1995-12-29 | 1997-12-02 | Cypress Semiconductor Corp. | Method of making an antifuse metal post structure |
| KR100203905B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 금속배선 제조방법 |
| US5925501A (en) * | 1997-12-15 | 1999-07-20 | Chartered Semiconductor Manufacturing Ltd | Dark CF4 flash |
-
1998
- 1998-01-13 KR KR1019980000698A patent/KR100278652B1/ko not_active IP Right Cessation
- 1998-06-22 TW TW087109981A patent/TW425684B/zh not_active IP Right Cessation
- 1998-08-11 JP JP10227237A patent/JPH11214392A/ja active Pending
-
1999
- 1999-01-13 US US09/229,337 patent/US6143654A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186120A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6143654A (en) | 2000-11-07 |
| TW425684B (en) | 2001-03-11 |
| JPH11214392A (ja) | 1999-08-06 |
| KR19990065425A (ko) | 1999-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060124587A1 (en) | Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask | |
| US7935625B2 (en) | Method of forming a metal line of a semiconductor memory device | |
| KR100652791B1 (ko) | 반도체소자 제조 방법 | |
| KR100349680B1 (ko) | 듀얼 다마신 배선의 형성 방법 | |
| KR100278652B1 (ko) | 반도체장치의텅스텐패턴형성방법 | |
| JP5073286B2 (ja) | 半導体素子の製造方法 | |
| US6465346B2 (en) | Conducting line of semiconductor device and manufacturing method thereof using aluminum oxide layer as hard mask | |
| KR100495909B1 (ko) | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 | |
| US20060228652A1 (en) | Method of fabricating flash memory device | |
| US6057196A (en) | Self-aligned contact process comprising a two-layer spacer wherein one layer is at a level lower than the top surface of the gate structure | |
| KR20050001104A (ko) | 반도체소자 제조 방법 | |
| KR100269330B1 (ko) | 반사 방지 캡 및 스페이서를 구비하는 반도체장치, 이의 제조방법 및 이를 이용한 포토레지스트 패턴의 제조방법 | |
| KR100303997B1 (ko) | 금속 게이트전극 형성방법 | |
| KR100340856B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20050116490A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20050116483A (ko) | 반도체소자의 콘택홀 형성 방법 | |
| KR100327581B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100412145B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| KR100734081B1 (ko) | 반도체 소자의 트랜치 형성방법 | |
| KR19990057802A (ko) | 반도체 장치 제조 방법 | |
| KR20060036705A (ko) | 반도체 소자 제조 방법 | |
| KR20020096468A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20030092525A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20060055796A (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR19980055904A (ko) | 반도체 소자의 금속배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20160930 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |