KR100412145B1 - 반도체 소자의 비아홀 형성방법 - Google Patents
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Abstract
본 발명은 비아홀을 통해 하부 금속층과 연결되는 배리어 금속층 및 텅스텐 도포시 부도체 생성을 막아 콘택 저항을 낮춰 디바이스 특성을 향상시킬 수 있는 반도체 소자의 비아홀 형성방법에 관한 것으로, 반도체 기판상에 하부 금속배선과 난반사방지막을 차례로 형성하는 단계와, 상기 난반사방지막상에 층간 절연막을 형성하는 단계와, 상기 층간절연막상에 식각마스크를 이용하여 CHF/CF/Ar 가스를 베이스로 하여 제 1 차 식각한 후, SF/Ar 가스를 베이스로 하여 제 2 차 식각공정을 통해 상기 난반사방지막이 노출되는 비아홀을 형성하는 단계와, 상기 결과물 상부에 배리어 금속층과 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 비아홀 형성방법에 관한 것으로, 특히 비아홀을 통해 하부 금속층과 연결되는 배리어 금속층 및 텅스텐 도포시 부도체 생성을 막아 콘택 저항을 낮춰 디바이스 특성을 향상시킬 수 있는 반도체 소자의 비아홀 형성방법에 관한 것이다.
디자인 루울(Design rule)의 감소 및 소자의 속도 증가에 대한 시장의 요구에 따라 점차 비아 사이즈 감소 및 패턴 밀도(pattern density)가 증가하게 되었다.
통상적으로 비아홀 형성시 발생하는 폴리머는 후속 세정(cleaning)공정에 의해 제거가 용이하지만, 소자의 크기가 작아짐에 따라 비아홀 사이즈의 감소(via hole size) 및 밀도(density)가 증가되어 비아 식각시 반사방지막 TiN이 식각되면서 폴리머가 발생하기 시작하고, 오버 식각이 진행될수록 생성되는 폴리머의 양은 급격하게 증가하여 후속 세정공정 의해 제거가 어렵게 된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 비아홀 형성방법에 대하여 설명하기로 한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 비아홀 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)상에 하부 금속배선용 알루미늄층(11)과 난반사 방지막(ARC:Anti Reflective Coating) Ti/TiN층(12)을 증착한 후, 선택적으로 패터닝하여 하부 금속배선(11a)을 형성한다.
그리고 상기 하부 금속배선(11a)상에 층간 절연막(13) 즉, 산화막을 형성한 후, 상기 층간 절연막(13)상에 포토레지스트(14)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
도 1b에 도시한 바와 같이 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 하부 금속배선(11a)이 선택적으로 소정부분 노출되도록 상기 층간 절연막(13) 및 난반사 방지막(12)을 식각하여 비아홀(15)을 형성한다.
도 1c에 도시한 바와 같이 상기 패터닝된 포토레지스트(14)를 제거한 후, 상기 비아홀(15)을 포함한 층간 절연막(13)상에 배리어 금속층(16)과 상부 금속배선용 텅스텐(17)을 형성한다. 이때, 상기 배리어 금속층(16)은 Ti/TiN이다.
그러나 상기와 같은 종래의 반도체 소자의 비아홀 형성방법에 있어서는 다음과 같은 문제점이 있었다.
비아홀 형성후 배리어 금속층 증착시 IMP(Ion Metal Plasma) Ti를 증착하므로 비아홀 측벽쪽의 두께는 높으나 비아 표면의 두께의 이온의 영향으로 고정값보다 낮게 증착된다.
따라서, 이후 WF6가스를 이용하여 상부 금속배선용 텅스텐 증착시 F기가 표면 난반사방지막 Ti/TiN의 얇은 막을 통해 하부 금속배선으로 침투하여 AlxFy즉 부도체의 생성물이 형성되어 콘택 저항을 높혀 디바이스 특성에 악영항을 미친다.
이를 해결하기 위해 배리어 금속층의 두께를 증가시키는 방법이 있으나 비아홀 측벽의 두께의 증가로 비아 내부의 텅스텐 매립되는 부분이 작다.
또한, 이를 해결하기 위해 비아홀 식각시 타겟(Target)을 감소하여 난반사방지막 TiN을 남길 경우, 층간 절연막인 산화막과 TiN의 선택비가 낮아져 산화막 잔유물 처리가 안되 하부 TiN 손실이 발생하여 마진이 부족하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 난반사방지막의 두께를 증가시켜 손실을 최소화하므로 부도체 생성을 방지하여 콘택저항을 감소시킬 수 있는 반도체 소자의 비아홀 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 비아홀 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 비아홀 형성방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101a : 하부 금속배선
102 : 난반사 방지막 103 : 층간 절연막
104 ; 포토레지스트 105 : 비아홀
106 : 배리어 금속층 107 : 상부 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비아홀 형성방법은 반도체 기판상에 하부 금속배선과 난반사방지막을 차례로 형성하는 단계와, 상기 난반사방지막상에 층간 절연막을 형성하는 단계와, 상기 층간절연막상에 식각마스크를 이용하여 CHF/CF/Ar 가스를 베이스로 하여 제 1 차 식각한 후, SF/Ar 가스를 베이스로 하여 제 2 차 식각공정을 통해 상기 난반사방지막이 노출되는 비아홀을 형성하는 단계와, 상기 결과물 상부에 배리어 금속층과 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 난반사방지막의 두께는 800∼1000Å인 것이 바람직하다.
또한, 상기 비아홀 형성시 상기 층간 절연막과 난반사방지막의 선택비는 10:1∼20:1 정도의 고선택비를 유지하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 비아홀 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 비아홀 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100)상에 하부 금속배선용 알루미늄층(101)과 난반사 방지막(ARC:Anti Reflective Coating) Ti/TiN층(102)을 증착한후, 선택적으로 패터닝하여 하부 금속배선(101a)을 형성한다. 이때, 상기 난반사방지막(102)의 두께는 800∼1000Å이다.
그리고 상기 하부 금속배선(101a)을 포함한 난반사 방지막(102)상에 층간 절연막(103) 즉, 산화막을 형성한 후, 상기 층간 절연막(103)상에 포토레지스트(104)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
도 2b에 도시한 바와 같이 상기 패터닝된 포토레지스트(104)를 마스크로 이용하여 CHF3/CF4/Ar 가스를 베이스(base)로 하여 상기 층간 절연막(103)을 선택적으로 식각한다.
그리고 상기 난반사 방지막(102)이 노출되는 시점인 오버 식각 단계에서 SF6/Ar 가스를 베이스로 하여 상기 층간 절연막(103)을 식각하여 비아홀(105)을 형성한다. 이때, 상기 비아홀(105) 형성시 상기 층간 절연막(103)과 난반사 방지막(102)의 선택비는 10:1∼20:1 정도의 고선택비를 유지한다.
여기서, 상기 난반사 방지막 TiN(102)이 충분이 두꺼운 상태이므로 상기 SF6가스의 F기로 인해 상기 하부 금속배선(101a)에 침투할 수 있는 문제는 발생하지 않는다.
그리고 상기 SF6/Ar 가스를 베이스로 하여 상기 층간 절연막(103) 식각시 타이타늄 플로라이드(Titanium Fluorides) 형성으로 상기 TiN(102)의 손실을 감소시킬 수 있다.
도 2c에 도시한 바와 같이 상기 패터닝된 포토레지스트(104)를 제거한 후,상기 비아홀(105)을 포함한 층간 절연막(103)상에 배리어 금속층(106)과 상부 금선배선용 텅스텐(107)을 형성한다. 이때, 상기 배리어 금속층(106)은 Ti/TiN이다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 비아홀 형성방법에 의하면, 비아홀 형성후 배리어 금속층이 증착되면 난반사방지막의 두께가 충분하므로 텅스도 증착시 사용되는 WF 가스의 F기와 Al과의 반응을 막을 수 있다.
따라서, AlxFy성분 즉, 부도체의 생성을 방지하여 콘택저항을 감소시키므로 디바이스의 특성을 향상시킬 수 있다.
Claims (3)
- 반도체 기판상에 하부 금속배선과 난반사방지막을 차례로 형성하는 단계와;상기 난반사방지막상에 층간 절연막을 형성하는 단계와;상기 층간절연막상에 식각마스크를 이용하여 CHF/CF/Ar 가스를 베이스로 하여 제 1 차 식각한 후, SF/Ar 가스를 베이스로 하여 제 2 차 식각공정을 통해 상기 난반사방지막이 노출되는 비아홀을 형성하는 단계와;상기 결과물 상부에 배리어 금속층과 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서,상기 난반사방지막의 두께는 800∼1000Å인 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서,상기 비아홀 형성시 상기 층간 절연막과 난반사방지막의 선택비는 10:1∼20:1 정도의 고선택비를 유지하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
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