KR19990059127A - 반도체 소자의 콘택 홀 형성 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야

본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

금속 배선 형성을 위한 콘택 홀 오픈시 과도한 식각으로 인하여 하부 금속층이 손실되고 난반사막 및 금속층이 식각 용액과 반응하여 콘택 홀 내에 이물질이 잔류하는 문제점을 해결하기 위함.

3. 발명의 해결 방법의 요지

금속 배선을 위한 하부 금속층과 난반사막 사이에 폴리실리콘층을 형성하여 식각 방지 블록(etch stop blocking)으로 사용하므로써 콘택 홀 오픈을 위한 식각 공정시 금속층이 식각되는 것을 방지할 수 있음.

Description

반도체 소자의 콘택 홀 형성 방법.

본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 특히 하부 금속층과 난반막 사이에 폴리실리콘층을 형성하여 식각 방지 블록(etch stop blocking)으로 사용하므로써 콘택 홀 오픈(open)시 하부 금속층과 식각 가스가 반응하는 것을 방지할 수 있는 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.

일반적으로 콘택 홀을 형성하기 위한 식각 공정시에는 건식 식각 가스로 CF₄, CHF₃, 아르곤(Ar) 등을 사용한다. 이때 불소 성분(F+)이 스핀 온 글라스(Spin On Glass ;SOG), 금속간 산화막(Inter Metal Oxide ;IMO) 등의 층간 절연막과 반응하여 홀을 형성한다. 이 경우 콘택 홀 내부에 상부 금속층을 완전히 매립하여 하부 금속층과의 인터커넥션(interconnection)을 좋게 하기 위해서는 콘택 홀이 완전히 오픈될 수 있도록 높은 식각율로 층간 절연막을 식각해야 한다.

도 1은 종래의 금속 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.

하부구조가 형성된 기판(11) 상부에 베리어 메탈(12), 하부 금속층(13) 및 반사 방지막(14)을 순차적으로 형성한 후 선택된 영역을 패터닝한다. 이후 전체 구조 상부에 층간 절연막(15)을 형성한 후 건식 식각 공정을 실시하여 콘택 홀(A)을 형성한다. 이 경우, 도시된 것처럼 콘택 홀(A)의 완전한 오픈을 위해 높은 식각율로 층간 절연막(15)을 식각할 경우 하부층이 심하게 손실된다. 또한 오픈된 콘택 홀(A) 부분의 하부 금속층(13)과 식각 가스가 반응하여 과도한 불순물이 생성되어 콘택 홀(A) 내에 이물질로 잔류하게 된다. 이러한 불순물로 인해 상부 금속층 증착시 콘택 저항이 증가되는 문제점이 있다.

따라서, 본 발명은 하부 금속층과 반사 방지막 사이에 폴리실리콘층을 형성하므로써 콘택 홀 오픈을 위한 식각 공정시 하부층의 손실을 막고 하부 금속층과 식각 가스가 반응하는 것을 방지하여 하부 금속층의 손실을 막고 이물질의 생성을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법 하부 구조가 형성된 기판 상부에 베리어 메탈 및 하부 금속층을 순차적으로 형성하는 단계와, 상기 하부 금속층 상부에 콘택 홀 오픈을 위한 식각 공정시 식각 방지 블록으로 사용될 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 상부에 반사 방지막을 형성한 후 선택된 영역을 패터닝하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 식각 공정을 실시하여 콘택 홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

도 1은 종래의 콘택 홀 형성 방법을 설명하기 위해 도시한 소자의 단면도.

도 2(a) 및 2(b)는 본 발명에 따른 콘택 홀 형성 방법을 설명하기 위해 도시한 소자의 단면도.

<도면의 주요 부분에 대한 부호 설명>

11, 21 : 기판 12, 22 : 베리어 메탈

13. 23 : 하부 금속층 14, 25 : 반사 방지막

15, 26 : 층간 절연막 24 : 폴리실리콘층

A, B : 콘택 홀

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2(a) 및 2(b)는 본 발명에 따른 콘택 홀 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 2(a)에 도시된 바와 같이, 하부 구조가 형성된 기판(21) 상부에 베리어 메탈(22) 및 하부 금속층(23)을 형성한다. 이후, 콘택 홀 오픈을 위한 식각 공정시 식각 방지 블록으로 사용될 폴리실리콘층(24)을 형성하고 반사 방지막(25)을 형성한다. 이후 감광막을 이용하여 선택된 영역을 패터닝한다.

이 때 베리어 메탈(22)로는 티타늄/티타늄 나이트 라이드(Ti/TiN)가 사용되고 제 1 금속층(23)으로는 텅스텐(W)이 사용되며, 반사 방지막(25)으로는 티타늄 나이트라이드(TiN)가 사용된다. 또한 폴리실리콘층(24)의 두께는 1000Å 이하가 되도록 한다.

도 2(b)에 도시된 바와 같이, 전체 구조 상부에 층간 절연막(26)을 형성한 후 콘택 홀(B)을 형성하기 위한 식각 공정을 실시한다. 이 때 식각 가스로는 CF₄또는 CHF₃가 사용되며, 층간 절연막(26)과 폴리실리콘층(24)의 식각 선택비는 15 : 1 이상으로 한다. 또한 콘택 홀 형성을 위한 식각 공정시 폴리실리콘층(24)의 두께 손실 정도는 처음 증착 두께의 1/2 이하가 되도록 한다.

이와 같이, 금속층 상부에 폴리실리콘층을 형성하여 콘택 홀 (B)형성을 위한 식각 공정으로 인해 하부 금속층이 식각되고 식각 물질과 반응하는 것을 방지하여 콘택 홀 내부의 불순물 발생을 방지하므로써 상부 금속층 증착 후의 콘택 저항이 감소된다.

상술한 바와 같이 본 발명에 따르면, 하부 금속층 상부에 폴리실리콘층을 형성하므로써 콘택 홀 오픈을 위한 식각 공정시 발생할 수 있는 금속층의 손실 및 식각 물질과 금속층의 반응으로 인한 불순물의 생성을 방지하여 콘택 홀 매립을 위한 상부 금속 증착시 콘택 저항을 낮출 수 있는 효과가 있다.

Claims (4)

1. 하부 구조가 형성된 기판 상부에 베리어 메탈 및 하부 금속층을 순차적으로 형성하는 단계와,

   상기 하부 금속층 상부에 콘택 홀 오픈을 위한 식각 공정시 식각 방지 블록으로 사용될 폴리실리콘층을 형성하는 단계와,

   상기 폴리실리콘층 상부에 반사 방지막을 형성한 후 선택된 영역을 패터닝하는 단계와,

   전체 구조 상부에 층간 절연막을 형성한 후 식각 공정을 실시하여 콘택 홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
2. 제 1 항에 있어서, 상기 폴리실리콘층은 1000Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
3. 제 1 항에 있어서, 상기 층간 절연막과 상기 폴리실리콘의 식각 선택비는 15 : 1이상인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
4. 제 1 항에 있어서, 상기 폴리실리콘층의 두께 손실 정도는 콘택 홀 오픈을 위한 식각 공정시 처음 증착 두께의 1/2 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.