KR20020050469A - 반도체 소자의 금속 콘택 형성방법 - Google Patents

반도체 소자의 금속 콘택 형성방법 Download PDF

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Abstract

본 발명은 공정 마진 확보 및 워드 라인의 부식을 방지하여 소자의 신뢰성을 향상함과 동시에 코스트를 낮추도록 한 반도체 소자의 금속 콘택 형성방법에 관한 것으로서, 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판상에 제 1 층간 절연막 및 식각 방지막을 차례로 형성하는 단계와, 상기 식각 방지막상에 제 2 층간 절연막 및 실리콘 산화 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 실리콘 산화 질화막, 제 2 층간 절연막, 식각 방지막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 일측 또는 양측의 실리콘 산화 질화막 및 제 2 층간 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 금속 콘택 형성방법{method for forming metal contact semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정 마진(margin)확보 및 코스트(cost)를 절감하는데 적당한 반도체 소자의 금속 콘택 형성방법에 관한 것이다.
일반적으로 메모리 소자의 집적도가 커짐에 따라 금속 배선의 간격이 좁아져 금속 배선을 형성하는 것이 어렵다.
따라서 셀 효율을 높이고 소자 사이즈를 줄이기 위한 기술로 브로드 레스 콘택(board less contact), 버팅 콘택(butting contact) 그리고 금속 배선에 금속 콘택의 오버랩 마진(overlap margin)이 제로(zero) 또는 네거티브(negative)값을 갖게 되어 기존의 RIE(Reactive Ion Etching) 공정 방식으로 금속 콘택을 구현하는데는 어려움이 있다.
이러한 문제를 극복하고자 도입한 것이 듀얼 다마신(Dual Damascene) 공정이며, 현재 0.20㎛ 디자인 룰(design rule)이하 소자에서 광범위하게 개발 및 이용되고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속 콘택 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 일정한 간격을 갖는 복수개의 워드 라인(word line)(12)을 형성하고, 상기 워드 라인(12)을 포함한 반도체 기판(11)의 전면에 IPO(Inter Poly Oxide)막(13)과 식각 베리어(etch barrier)용 질화막(14)을 차례로 형성하고, 상기 질화막(14)상에 IMD(Inter MetalDielectric)막(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 IMD막(15)상에 제 1 BARC(bottom Anti Reflective Coating)막(16)을 형성하고, 상기 제 1 BARC막(16)상에 제 1 감광막(17)을 도포한다.
이어, 노광 및 현상 공정을 통해 상기 제 1 감광막(17)을 선택적으로 패터닝하여 콘택 영역을 정의한다.
도 1c에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(17)을 마스크로 이용한 식각 공정을 통해 상기 반도체 기판(11)의 표면이 소정 부분 노출되도록 상기 제 1 BARC막(16), IMD막(15), 질화막(14), IPO막(13)을 선택적으로 제거하여 콘택홀(18)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 1 감광막(17) 및 제 1 BARC막(16)을 제거하고, 상기 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 제 2 BARC막(19)을 형성한다.
이어, 상기 제 2 BARC막(19)상에 제 2 감광막(20)을 도포한 후, 노광 및 현상 공정을 통해 상기 제 2 감광막(20)을 패터닝한다.
그리고 상기 패터닝된 제 2 감광막(20)을 마스크로 이용하여 상기 제 2 BARC막(19) 및 IMD막(15)을 선택적으로 제거하여 상기 콘택홀(18)의 일측 또는 양측면에 트랜치(21)를 형성한다.
여기서 상기 콘택홀(18)과 일측면에 형성된 트랜치(21)에 듀얼 다마신 구조를 갖게 된다.
한편, 상기 제 2 감광막(20)을 마스크로 이용하여 제 2 BARC막(19) 및 IMD막(15)을 선택적으로 제거하여 트랜치(21)를 형성할 때 제 2 BARC막(19)을 제거하기 위한 오버에치(over etch)에 의한 그 하부 즉 질화막(14) 및 IPO막(13)이 식각되어 버린다.
도 1e에 도시한 바와 같이, 상기 제 2 감광막(20) 및 제 2 BARC막(19)을 제거하고, 상기 트랜치(21) 및 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 금속 콘택용 금속막을 증착한다.
이어, 상기 IMD막(15) 상부 표면을 앤드 포인트로 하여 상기 금속막의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(21) 및 콘택홀(18)의 내부에 금속 콘택(22)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속 콘택 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 워드 라인의 유전체 역할을 하는 산화막의 모서리 부분이 제거되어 슬로프(slope)의 발생으로 인하여 워드 라인의 표면이 노출되어 부식 및 숏트(short)된다.
둘째, BARC막의 증착 특성상 산화막 모서리 부분의 BARC막 두께가 상대적으로 얇게 코팅되어 식각 공정시 산화막 모서리가 먼저 식각되어 프로파일에 슬로프를 유발한다.
셋째, 슬로프를 방지하기 위하여 산화막상에 식각 베리어막을 두껍게 형성할경우 유전율이 증가하여 RC 지연을 유발한다.
넷째, 다마신 구조를 형성하기 위해 사용되는 BARC막은 트랜치 형성 공정 중에 다량의 폴리머(polymer)가 발생되어 비정상적인 프로파일이 형성되거나 폴리머를 제거한 후에도 폴리머 잔류물이 남게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정 마진 확보 및 워드 라인의 부식을 방지하여 소자의 신뢰성을 향상함과 동시에 코스트를 낮추도록 한 반도체 소자의 금속 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 워드 라인
33 : IPO막 34 : 질화막
35 : IMD막 36 : 실리콘 산화 질화막
37 : 제 1 감광막 38 : 콘택홀
39 : 제 2 감광막 40 : 트랜치
41 : 금속 베리어막 42 : 금속 콘택
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 콘택 형성방법은 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판상에 제 1 층간 절연막 및 식각 방지막을 차례로 형성하는 단계와, 상기 식각 방지막상에 제 2 층간 절연막 및 실리콘 산화 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 실리콘 산화 질화막, 제 2 층간 절연막, 식각 방지막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 일측 또는 양측의 실리콘 산화 질화막 및 제 2 층간 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속 콘택 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 일정한 간격을 갖는 복수개의 워드 라인(word line)(32)을 형성하고, 상기 워드 라인(32)을 포함한 반도체 기판(31)의 전면에 IPO(Inter Poly Oxide)막(33)을 형성한다.
여기서 상기 IPO막(33)을 형성하기 전에 상기 워드 라인(32)을 포함한 반도체 기판(31)의 전면에 질화막(도시되지 않음)을 300 ~ 500Å 두께로 형성한 후 듀얼 다마신 형성시 워드 라인(32) 및 반도체 기판(31)의 보호막으로 사용할 수 있다.
이어, 상기 IPO막(33)상에 식각 베리어(etch barrier)용 질화막(34)을 200 ~ 500Å 두께로 형성하고, 상기 질화막(34)상에 IMD(Inter Metal Dielectric)막(35)을 1000 ~ 7000Å 두께로 형성한다.
여기서 상기 질화막(34) 대신에 옥시나이트라이드(Oxynitride)를 사용할 수 있고, 상기 IMD막(35)은 산화막이나 Low-K 유전물질을 사용한다.
도 2b에 도시한 바와 같이, 상기 IMD막(35)상에 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 실리콘 산화 질화(SiON)막(36)을 300 ~ 1000Å 두께로 형성하고, 상기 실리콘 산화 질화막(36)상에 제 1 감광막(37)을 도포한다.
여기서 상기 실리콘 산화 질화막(36) 대신에 옥시나이트라이드를 사용할 수도 있다.
이어, 노광 및 현상 공정을 통해 상기 제 1 감광막(37)을 선택적으로 패터닝하여 콘택 영역을 정의한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(37)을 마스크로 이용한 식각 공정을 통해 상기 반도체 기판(31)의 표면이 소정 부분 노출되도록 상기 실리콘 산화 질화막(36), IMD막(35), 질화막(34), IPO막(33)을 선택적으로 제거하여 콘택홀(38)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 1 감광막(37)을 제거하고, 상기 콘택홀(38)을 포함한 반도체 기판(31)의 전면에 제 2 감광막(39)을 도포한 후, 노광 및 현상공정으로 상기 제 2 감광막(39)을 패터닝한다.
이어, 패터닝된 제 2 감광막(39)을 마스크로 이용해 상기 질화막(34)을 앤드 포인트로 하여 상기 실리콘 산화 질화막(36) 및 IMD막(35)을 선택적으로 제거하여 상기 콘택홀(38) 일측 또는 양측면에 트랜치(40)를 형성한다.
여기서 상기 콘택홀(38)과 상기 콘택홀(38) 일측 또는 양측면에 형성된 트랜치(40)는 듀얼 다마신 구조를 갖게 된다.
한편, 상기 제 2 감광막(39)을 마스크로 이용하여 실리콘 산화 질화막(36) 및 IMD막(35)을 선택적으로 제거하여 트랜치(40)를 형성할 때 종래와 같이 BARC막을 제거하지 않고 실리콘 산화 질화막(36)을 제거하기 때문에 오버에치에 의한 그 하부 즉 질화막(34) 및 IPO막(33)의 식각을 방지할 수 있다.
도 2e에 도시한 바와 같이, 상기 제 2 감광막(39)을 제거하고, 상기 트랜치(40) 및 콘택홀(38)을 포함한 반도체 기판(31)의 전면에 금속 베리어막(41)및 금속 콘택용 금속막을 차례로 형성한다.
이어, 상기 실리콘 산화 질화막(36) 상부 표면을 앤드 포인트로 하여 상기 금속 베리어막(41) 및 금속막의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(40) 및 콘택홀(38)의 내부에 금속 콘택(42)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속 콘택 형성방법은 다음과 같은 효과가 있다.
첫째, SiON막을 사용함으로서 콘택홀 및 트랜치의 형성 공정을 용이하게 하고 산화막 식각에 의한 슬로프의 발생을 방지하여 워드 라인의 부식(erosion)을 방지함으로서 소자 특성 개선 및 공정 마진을 향상시킬 수 있다.
둘째, 종래의 BARC막 대신에 일반적으로 사용되는 PECVD법으로 SiON막을 형성함으로서 코스트 절감 및 폴리머 발생을 줄일 수 있다.

Claims (3)

  1. 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계;
    상기 워드 라인을 포함한 반도체 기판상에 제 1 층간 절연막 및 식각 방지막을 차례로 형성하는 단계;
    상기 식각 방지막상에 제 2 층간 절연막 및 실리콘 산화 질화막을 차례로 형성하는 단계;
    상기 반도체 기판의 표면이 소정부분 노출되도록 상기 실리콘 산화 질화막, 제 2 층간 절연막, 식각 방지막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀 일측 또는 양측의 실리콘 산화 질화막 및 제 2 층간 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계;
    상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 실리콘 산화 질화막은 PECVD법을 이용하여 300 ~ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 실리콘 산화 질화막 대신에 옥시나이트라이드를 사용하는 것을 특징으로 하는 반도체 소자의 금속 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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US7768128B2 (en) 2005-08-12 2010-08-03 Samsung Electronics Co., Ltd. Semiconductor memory devices including a damascene wiring line

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