KR100395775B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 인접하는 금속 패턴 사이에서의 보이드(Void) 형성을 차단함으로써 금속 배선의 신뢰도를 향상시킬 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 서로 다른 반응 가스를 이용하는 2단계의 식각 방식으로 반사 방지막을 식각함으로써 측벽의 폴리머를 이용해 반사 방지막과 금속층 사이에 턱이 형성되는 것을 방지하고, 이를 통해 인접하는 금속 패턴 사이에 보이드(Void)가 형성되는 것을 근본적으로 차단함으로써, 보이드로 인해 금속 배선의 신뢰도가 떨어지는 것을 효과적으로 방지할 수 있으며, 반사 방지막 측벽의 폴리머를 이용함으로써 크리티칼 디멘죤(Critical Dimesion) 바이어스를 제어할 수 있고, 또한 알루미늄 측벽의 폴리머 속에 잔존하는 Cl에 의한 알루미늄과의 반응을 이용하여 테이퍼 프로파일을 얻을 수 있는 것이다.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자에 금속 배선을 형성하는데 적합한 금속 배선 형성 기법에 관한 것이다.
최근 들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바이스의 면적은 점진적으로 축소되고 있으며, 그에 따라 반도체 디바이스내의 금속배선 및 그 선폭이 감소되고 있는 추세이다.
잘 알려진 바와 같이, 금속 배선으로는 알루미늄이 주로 사용되는데, 이 경우 반사도를 낮추고 금속 그레인(Grain)이 발생하는 것을 억제하기 위하여, 반사 방지막(예를 들면, TiN/Ti, TiN 등의 ARC(Anti Reflective Coating)막)이 사용되고 있다.
도 2a 내지 2f는 종래 방법에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 기판(200)의 상부에 하부 장벽 물질(202a), 금속 물질(204a) 및 반사 방지 물질(206a)을 순차 형성한다. 여기에서, 하부 장벽 물질(202a)은, 예를 들면 Ti/TiN 이고, 금속 물질(204a)은 Al-Cu 합금이며, 반사 방지 물질(206a)은 ARC막(TiN/Ti 또는 TiN)인 것으로 대략 200 내지 750Å 정도 증착한다.
다음에, 포토레지스트 도포 → 노광 → 현상 공정을 수행함으로써, 일 예로서 도 2b에 도시된 바와 같이, 반사 방지 물질(206a)의 상부에 임의의 패턴을 갖는 식각 마스크(208)를 형성한다.
이어서, 식각 마스크(208)를 식각 장벽층으로 하는 식각 공정을 수행함으로써, 반사 방지 물질(202a), 금속 물질(204a), 하부 장벽 물질(206a) 및 기판(200)의 일부를 선택적으로 순차 제거하고, 스트리핑 공정을 통해 식각 마스크(208)를 제거함으로써, 원하는 금속 배선을 형성, 즉 일 예로서 도 2c 및 도 2e에 도시된 바와 같이, 하부 장벽층(202), 금속층(204) 및 반사 방지막(206)으로 된 금속배선(210)을 형성한다.
한편, 반도체 소자가 고 밀도화되어 감에 따라 도전체 두께가 감소하는 것과는 관계없이 반사 방지막이 식각에서 차지하는 비율이 상대적으로 높아지고 있으며, 이로 인해 상대적인 식각 비율이 금속 패턴의 형태를 좌지우지하게 되는 문제가 있다. 이러한 문제는 근본적으로 알루미늄을 식각할 때 사용되는 Cl이 반응력이 좋고 가스 상태에서도 지속적으로 반응하는 데에 기인한다.
즉, 반도체소자가 고 밀도화되어 감에 따라 반사 방지막의 두께는 도전체에서 차지하는 비율이 상대적으로 커지게 되고, 이로 인해 알루미늄 도전막을 식각할 때, 일 예로서 도 2b 및 도 2e에 도시된 바와 같이, 알루미늄 금속 물질(204a)의 측벽이 이 필요 이상으로 식각되어 반사 방지막(206)과 금속층(204) 간에 턱이 생기게 되는 현상이 야기된다.
따라서, 상술한 바와 같이, 금속층(204)과 반사 방지막(206) 간에 턱이 형성된 상태에서 증착 공정을 통해 금속 배선(210)을 완전히 매립하는 형태로 절연막(212)을 형성하게 되면, 일 예로서 도 2d 및 도 2f에 도시된 바와 같이, 금속 배선(210) 사이에 원치 않는 보이드(Void), 즉 금속 배선의 신뢰도에 치명적인 악영향을 줄 수 있는 보이드(214a, 214b)가 생기게 되는 문제가 발생하게 된다. 여기에서, 보이드(214a, 214b)가 생기는 것은 인접하는 반사 방지막(206)간의 거리(d1)가 인접하는 금속층(204)간의 거리(d2)에 비해 상대적으로 가깝기 때문이다.
이러한 문제를 해결하기 위하여, 새로운 형태의 산화막 증착 장비의 개발이시도되고는 있으나 반도체 소자가 고 밀도화되어 감에 따라 높은 어스펙트비(종횡비) 현상이 심화되어 가기 때문에 보이드가 생성되지 않게 하는데는 한계를 가질 수밖에 없으며, 설혹 이러한 장비를 이용하더라도 보이드 현상이 생기지 않도록 하기 위하여 새로운 여러 가지 공정들이 추가되기 때문에 제조 비용의 상승과 공정 추가에 따른 생산 수율의 감소 등과 같은 또 다른 문제를 갖는다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 인접하는 금속 패턴 사이에서의 보이드 형성을 차단함으로써 금속 배선의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 임의의 패턴을 갖는 금속 배선을 형성하는 방법에 있어서, 상기 기판 상에 하부 장벽 물질, 금속 물질 및 반사 방지 물질을 순차 형성하는 과정; 상기 반사 방지 물질의 상부에 임의의 패턴을 갖는 식각 마스크를 형성하는 과정; 상기 식각 마스크를 이용하는 1차의 식각 공정을 수행하여 상기 반사 방지 물질의 일부를 선택적으로 제거하는 과정; 상기 식각 마스크를 이용하는 2차의 식각 공정을 수행하여 상기 반사 방지 물질의 나머지 일부를 선택적으로 제거함으로써, 상기 금속 물질의 상부 일부를 선택적으로 노출시키는 과정; 상기 식각 마스크를 이용하는 메인 식각 공정을 수행하여 상기 노출된 금속 물질과 그 하부의 하부 장벽 물질을 선택적으로 제거함으로써 금속 패턴을 형성하는 과정; 상기 식각 마스크를 제거하는 과정; 및 증착 공정을 수행하여 상기 금속 패턴을 완전히 매립하는 형태로 절연층을 형성하는 과정으로 이루어진반도체 소자의 금속 배선 형성 방법을 제공한다.
도 1a 내지 1g는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도,
도 2a 내지 2f는 종래 방법에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 하부 장벽층
104 : 금속층 106 : 반사 방지막
112 : 금속 패턴 114 : 절연막
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1g는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 금속 배선을 형성하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 기판(100)의 상부에 하부 장벽 물질(102a), 금속 물질(104a) 및 반사 방지 물질(106a)을 순차 형성한다. 여기에서, 하부 장벽 물질(102a)은, 예를 들면 Ti/TiN 이고, 금속 물질(104a)은 Al-Cu 합금인 것으로 대략 2000 내지 3500Å 정도 증착하며, 반사 방지 물질(106a)은 ARC막(TiN/Ti 또는 TiN)인 것으로 대략 300 내지 800Å 정도 증착한다.
다음에, 포토레지스트 도포 → 노광 → 현상 공정을 수행함으로써, 일 예로서 도 1b에 도시된 바와 같이, 반사 방지 물질(106a)의 상부에 임의의 패턴을 갖는 식각 마스크(108)를 형성한다.
또한, 식각 마스크(108)를 식각 장벽층으로 하여 Ar와 CHF3를 주로 사용하는 1차의 식각 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 반사 방지막(106a)의 일부(대략 90 - 95% 정도)를 식각하며, 이때의 공정 조건은 다음과 같다.
파워 50-300W, 압력 10-30mT, Ar 50-200sccm, CHF3, 20-100sccm
이때, 1차의 식각 공정에서 불소(F)계의 가스를 사용함으로써, 휘발 성질의 반응물인 TiFx 물질이 나오게 되어 챔버 내부가 깨끗한 상태로 유지될 수 있고, 화학적 반응이 우수하여 마스크 손실을 줄일 수 있다.
이어서, CH4와 BCl3등의 가스를 사용하고 측벽의 폴리머를 다량 사용하는 방식으로 2차의 식각 공정을 수행함으로써, 일 예로서 도 1d에 도시된 바와 같이, 반사 방지막(106a)의 나머지 일부(대략 5 - 10% 정도)를 식각하며, 이때의 공정 조건은 다음과 같다. 이때, 식각된 반사 방지 물질(106a)의 측벽과 노출된 금속 물질(104a)의 상부에는 불소(F)(110)가 다량 함유된다.
파워 50-300W, 압력 10-30mT, BCl350-200sccm, CF4, 20-100sccm
다음에, BCl3와 Cl2를 주로 사용하는 소정의 공정 조건에서 식각 공정을 수행하고, 이어서 CHF3와 Ar을 사용하는 식각 공정을 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 금속 물질(104a)과 하부 장벽 물질(102a) 및 기판(100)의 일부를 순차 제거함으로써, 일 예로서 도 1e에 도시된 바와 같이, 하부 장벽층(102), 금속층(104) 및 반사 방지막(106)으로 된 금속 패턴(112)을 형성하며, 스트리핑 공정을 통해 식각 마스크(108)를 제거함으로써, 일 예로서 도 1f에 도시된 바와 같이, 금속 패턴(112)을 완성한다.
이때, 반사 방지 물질 측벽의 폴리머를 이용하여 패턴의 크리티칼 디멘존(CD) 바이어스(bias)를 제어할 수 있으며, 상기한 바와 같은 식각 공정에서는 측벽의 폴리머 속에 잔존하는 Cl이 알루미늄과 지속적으로 반응하면서도 원하는 형태의 패턴을 얻을 수 있다. 즉, 본 발명에서는, 전술한 종래 방법에서와는 달리, 반사 방지막(106)과 금속층(104)간에 턱이 형성되지 않게 된다.
따라서, 본 발명에서는 금속 물질 측벽의 알루미늄 속에 잔존하는 Cl에 의한 알루미늄과의 반응을 이용하여 테이퍼 프로파일(Taper Profile)을 만들 수 있다.
마지막으로, 증착 공정을 수행함으로써, 일 예로서 금속 배선(112)을 완전히 매립하는 형태로 절연막(114)을 형성함으로써, 일 예로서 도 1g에 도시된 바와 같이, 금속 패턴(112)의 제조를 완료한다. 이때, 본 발명에서는 금속층(104)과 반사 방지막(106) 사이에 턱이 형성되지 않기 때문에 인접하는 금속 패턴(112) 사이에 보이드가 생성되지 않는다.
이상 설명한 바와 같이 본 발명에 따르면, 서로 다른 반응 가스를 이용하는 2단계의 식각 방식으로 반사 방지막을 식각함으로써 측벽의 폴리머를 이용해 반사 방지막과 금속층 사이에 턱이 형성되는 것을 방지하고, 이를 통해 인접하는 금속 패턴 사이에 보이드가 형성되는 것을 근본적으로 차단함으로써, 보이드로 인해 금속 배선의 신뢰도가 떨어지는 것을 효과적으로 방지할 수 있다.
또한, 본 발명은 반사 방지막 측벽의 폴리머를 이용함으로써 CD 바이어스를제어할 수 있으며, 알루미늄 측벽의 폴리머 속에 잔존하는 Cl에 의한 알루미늄과의 반응을 이용하여 테이퍼 프로파일을 얻을 수 있다.

Claims (8)

  1. 기판 상에 임의의 패턴을 갖는 금속 배선을 형성하는 방법에 있어서,
    상기 기판 상에 하부 장벽 물질, 금속 물질 및 반사 방지 물질을 순차 형성하는 과정;
    상기 반사 방지 물질의 상부에 임의의 패턴을 갖는 식각 마스크를 형성하는 과정;
    상기 식각 마스크를 이용하는 1차의 식각 공정을 수행하여 상기 반사 방지 물질의 일부를 선택적으로 제거하는 과정;
    상기 식각 마스크를 이용하는 2차의 식각 공정을 수행하여 상기 반사 방지 물질의 나머지 일부를 선택적으로 제거함으로써, 상기 금속 물질의 상부 일부를 선택적으로 노출시키는 과정;
    상기 식각 마스크를 이용하는 메인 식각 공정을 수행하여 상기 노출된 금속 물질과 그 하부의 하부 장벽 물질을 선택적으로 제거함으로써 금속 패턴을 형성하는 과정;
    상기 식각 마스크를 제거하는 과정; 및
    증착 공정을 수행하여 상기 금속 패턴을 완전히 매립하는 형태로 절연층을 형성하는 과정으로 이루어진 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 금속 물질은, 2000 - 3500Å로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 반사 방지 물질은, 200 - 800Å로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 1차의 식각 공정은 다음의 공정 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
    파워 50-300W, 압력 10-30mT, Ar 50-200sccm, CHF3, 20-100sccm
  5. 제 4 항에 있어서, 상기 반사 방지 물질은, 상기 1차의 식각 공정을 통해 90 - 95% 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 2차의 식각 공정은 다음의 공정 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
    파워 50-300W, 압력 10-30mT, BCl350-200sccm, CF4, 20-100sccm
  7. 제 6 항에 있어서, 상기 반사 방지 물질은, 상기 2차의 식각 공정을 통해 5 - 10% 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 메인 식각 공정은:
    BCl3와 Cl2를 사용하는 소정의 공정 조건에서 상기 금속 물질을 선택적으로 제거하는 과정; 및
    CHF3와 Ar을 사용하는 소정의 공정 조건에서 상기 하부 장벽 물질을 선택적으로 제거하는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338825A (ja) * 1989-07-05 1991-02-19 Nec Corp ドライエッチング方法
JPH09172079A (ja) * 1995-12-20 1997-06-30 Nec Corp 半導体装置およびその製造方法
JP2000277500A (ja) * 1999-03-24 2000-10-06 Conexant Systems Inc 無機および金属フィルムの高分解能インサイチュプラズマエッチングのための方法および装置
JP2001267301A (ja) * 2000-03-21 2001-09-28 Toshiba Corp エッチング進行度検出方法、エッチング方法、半導体装置の製造方法、エッチング進行度検出装置およびドライエッチング装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338825A (ja) * 1989-07-05 1991-02-19 Nec Corp ドライエッチング方法
JPH09172079A (ja) * 1995-12-20 1997-06-30 Nec Corp 半導体装置およびその製造方法
JP2000277500A (ja) * 1999-03-24 2000-10-06 Conexant Systems Inc 無機および金属フィルムの高分解能インサイチュプラズマエッチングのための方法および装置
JP2001267301A (ja) * 2000-03-21 2001-09-28 Toshiba Corp エッチング進行度検出方法、エッチング方法、半導体装置の製造方法、エッチング進行度検出装置およびドライエッチング装置

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