JPH1027849A - マルチレベルフォトレジストパターンを転写するための方法 - Google Patents
マルチレベルフォトレジストパターンを転写するための方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 多数のフォトレジストマスクを用いて多数の
エッチング工程を行う従来のデュアルダマシンプロセス
において、接続配線および相互接続部のサイズをさらに
小さくするために、複数のフォトレジストマスクの位置
合わせに起因する問題を解消する方法を提供する。 【解決手段】 誘電体中の第１の深さに達する接続部
を、フォトレジストパターンに設けた開口部を介して形
成する。フォトレジストプロフィールは中間的厚さの領
域において部分的にエッチング除去されて、第２の誘電
体表面領域を露出させる。次に第２の誘電体表面領域を
第１の深さより小さい第２の深さまでエッチングする。
このようにして、相互接続部を第１の深さまで形成する
ことができ、相互接続部に交差する配線を第２の深さま
で形成することができる。この方法により、一回のフォ
トレジスト形成工程でデュアルダマシンプロセスを行う
ことが可能になる。
エッチング工程を行う従来のデュアルダマシンプロセス
において、接続配線および相互接続部のサイズをさらに
小さくするために、複数のフォトレジストマスクの位置
合わせに起因する問題を解消する方法を提供する。 【解決手段】 誘電体中の第１の深さに達する接続部
を、フォトレジストパターンに設けた開口部を介して形
成する。フォトレジストプロフィールは中間的厚さの領
域において部分的にエッチング除去されて、第２の誘電
体表面領域を露出させる。次に第２の誘電体表面領域を
第１の深さより小さい第２の深さまでエッチングする。
このようにして、相互接続部を第１の深さまで形成する
ことができ、相互接続部に交差する配線を第２の深さま
で形成することができる。この方法により、一回のフォ
トレジスト形成工程でデュアルダマシンプロセスを行う
ことが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、集積回路プ
ロセスおよび製造に関し、特にマルチレベルフォトレジ
ストパターンを中間レベル誘電体に転写するための方法
に関する。
ロセスおよび製造に関し、特にマルチレベルフォトレジ
ストパターンを中間レベル誘電体に転写するための方法
に関する。
【０００２】
【従来の技術】より小さくより高出力な電子製品の需要
は、より小さなサイズの集積回路（IC）および大寸法の
基板の必要性を増大させ、また、回路群をIC基板により
高密度で実装することを要求する。より小さなサイズの
IC回路の要求は、回路要素と誘電体層との間の接続部(i
nterconnection)をなるべく小さく形成することを要求
する。従って、コンタクトホールおよび接続配線の幅を
減少させるための研究が続けられている。電子回路中の
配線および相互接続部のサイズを小さくするとき、アル
ミニウムを銅によって置き換えることは自然な選択肢で
ある。銅の導電性はアルミニウムの約２倍であり、タン
グステンの約３倍以上である。従って、銅の配線は、ア
ルミニウムの配線の半分の断面積で同じ量の電流を運ぶ
ことができる。
は、より小さなサイズの集積回路（IC）および大寸法の
基板の必要性を増大させ、また、回路群をIC基板により
高密度で実装することを要求する。より小さなサイズの
IC回路の要求は、回路要素と誘電体層との間の接続部(i
nterconnection)をなるべく小さく形成することを要求
する。従って、コンタクトホールおよび接続配線の幅を
減少させるための研究が続けられている。電子回路中の
配線および相互接続部のサイズを小さくするとき、アル
ミニウムを銅によって置き換えることは自然な選択肢で
ある。銅の導電性はアルミニウムの約２倍であり、タン
グステンの約３倍以上である。従って、銅の配線は、ア
ルミニウムの配線の半分の断面積で同じ量の電流を運ぶ
ことができる。
【０００３】銅のエレクトロマイグレーション特性はま
た、アルミニウムのそれよりも格段優れており、銅はア
ルミニウムより約１０倍優れたエレクトロマイグレーシ
ョン特性を有している。従って、アルミニウム配線より
も小さな幅を有する銅配線でも、電気的および機械的特
性を維持できる。
た、アルミニウムのそれよりも格段優れており、銅はア
ルミニウムより約１０倍優れたエレクトロマイグレーシ
ョン特性を有している。従って、アルミニウム配線より
も小さな幅を有する銅配線でも、電気的および機械的特
性を維持できる。
【０００４】しかし、ICプロセスにおいては、銅の使用
にともなう問題が存在している。銅はICプロセスに使用
される多くの材料を汚染するため、銅が混入・拡散する
ことを防ぐ手段を講じなければならない。また、銅は特
に酸化し易く、特に酸素エッチングプロセス中において
酸化し易い。エッチングプロセス、アニールその他の高
温度を要する処理中に銅が露出しないように保護しなけ
ればならない。また、銅の酸化物は除去しにくい。ま
た、アルミニウムを堆積させるための従来のプロセスで
は銅を基板上に堆積させることができない。すなわち、
IC中間レベル誘電体の配線および接続部にアルミニウム
ではなく銅を使用するために、新たな堆積プロセスが開
発されている。
にともなう問題が存在している。銅はICプロセスに使用
される多くの材料を汚染するため、銅が混入・拡散する
ことを防ぐ手段を講じなければならない。また、銅は特
に酸化し易く、特に酸素エッチングプロセス中において
酸化し易い。エッチングプロセス、アニールその他の高
温度を要する処理中に銅が露出しないように保護しなけ
ればならない。また、銅の酸化物は除去しにくい。ま
た、アルミニウムを堆積させるための従来のプロセスで
は銅を基板上に堆積させることができない。すなわち、
IC中間レベル誘電体の配線および接続部にアルミニウム
ではなく銅を使用するために、新たな堆積プロセスが開
発されている。
【０００５】銅またはアルミニウムに関わらず、小径の
相互接続部を埋めるために金属をスパッタリングするの
は、ギャップ埋め能力が不足するため、実用的ではな
い。銅を堆積するために、化学蒸着（ＣＶＤ）技術が当
該技術分野で開発されている。しかし、ＣＶＤ技術を用
いても、従来のエッチングプロセス法は使用不可能であ
る。銅の反応生成物の低い揮発性のため、銅は約２５０
℃の高温で除去（蒸発）されなければならないが、この
ような高温はフォトレジストマスクの使用には高すぎ
る。酸化のため、銅はプラズマエッチングでは除去する
ことができない。ウェットエッチングは等方性であるた
め、多くのアプリケーションにおいて精度が不足する。
従って、ICプロセス分野において、ＣＶＤを用いて銅を
エッチングせずに配線を形成するプロセスが開発されて
いる。この新しい方法は、インレイあるいはダマシン
（象眼）プロセスと呼ばれる。
相互接続部を埋めるために金属をスパッタリングするの
は、ギャップ埋め能力が不足するため、実用的ではな
い。銅を堆積するために、化学蒸着（ＣＶＤ）技術が当
該技術分野で開発されている。しかし、ＣＶＤ技術を用
いても、従来のエッチングプロセス法は使用不可能であ
る。銅の反応生成物の低い揮発性のため、銅は約２５０
℃の高温で除去（蒸発）されなければならないが、この
ような高温はフォトレジストマスクの使用には高すぎ
る。酸化のため、銅はプラズマエッチングでは除去する
ことができない。ウェットエッチングは等方性であるた
め、多くのアプリケーションにおいて精度が不足する。
従って、ICプロセス分野において、ＣＶＤを用いて銅を
エッチングせずに配線を形成するプロセスが開発されて
いる。この新しい方法は、インレイあるいはダマシン
（象眼）プロセスと呼ばれる。
【０００６】以下に、基板表面とその上に位置する誘電
体表面との間に配線を形成するためのダマシン法を説明
する。まず、酸化物などの誘電体でその下に位置してい
る基板を完全に覆う。次に、パターンを有するフォトレ
ジストプロフィールを酸化物上に形成する。レジストプ
ロフィールは、酸化物中の相互接続部が形成される領域
に対応する開口部あるいは孔を有している。酸化物の他
の残されるべき領域がフォトレジストによって覆われて
いる。このようにフォトレジストに覆われた誘電体を次
にエッチングすることによって、フォトレジストの孔の
下に位置する部分の酸化物を除去する。そしてフォトレ
ジストを剥離する。次にＣＶＤ銅を用いて相互接続部を
埋める。このようにして、銅相互接続部が貫通している
酸化物からなる層が、基板表面上に設けられる。周知の
ように、残存している余分な銅は、化学機械的研磨プロ
セス（ＣＭＰ）によって除去される。
体表面との間に配線を形成するためのダマシン法を説明
する。まず、酸化物などの誘電体でその下に位置してい
る基板を完全に覆う。次に、パターンを有するフォトレ
ジストプロフィールを酸化物上に形成する。レジストプ
ロフィールは、酸化物中の相互接続部が形成される領域
に対応する開口部あるいは孔を有している。酸化物の他
の残されるべき領域がフォトレジストによって覆われて
いる。このようにフォトレジストに覆われた誘電体を次
にエッチングすることによって、フォトレジストの孔の
下に位置する部分の酸化物を除去する。そしてフォトレ
ジストを剥離する。次にＣＶＤ銅を用いて相互接続部を
埋める。このようにして、銅相互接続部が貫通している
酸化物からなる層が、基板表面上に設けられる。周知の
ように、残存している余分な銅は、化学機械的研磨プロ
セス（ＣＭＰ）によって除去される。
【０００７】ダマシンプロセス法はIC分野において比較
的新しい技術であるため、日々様々な改良がなされつつ
ある。一つの改良例として、デュアルダマシン法があ
る。デュアルダマシン法において、相互接続部、接続
部、および配線は誘電体中の２つの異なるレベル上に形
成される。前記段落で説明したダマシン法の例で言え
ば、デュアルダマシン法によって、第２の相互接続部ま
たは接続配線が、誘電体酸化物に追加されることにな
る。第２の相互接続部または接続配線は、新たな（酸化
物）表面から、その下に位置する基板表面と新たな（酸
化物）表面との間にある酸化物内の所定レベルまで延び
ている。
的新しい技術であるため、日々様々な改良がなされつつ
ある。一つの改良例として、デュアルダマシン法があ
る。デュアルダマシン法において、相互接続部、接続
部、および配線は誘電体中の２つの異なるレベル上に形
成される。前記段落で説明したダマシン法の例で言え
ば、デュアルダマシン法によって、第２の相互接続部ま
たは接続配線が、誘電体酸化物に追加されることにな
る。第２の相互接続部または接続配線は、新たな（酸化
物）表面から、その下に位置する基板表面と新たな（酸
化物）表面との間にある酸化物内の所定レベルまで延び
ている。
【０００８】
【発明が解決しようとする課題】デュアルダマシンプロ
セスを行うための公知の方法の一つに、多数のフォトレ
ジストマスクを用いて多数のエッチング工程を行うもの
がある。一つのレベルのフォトレジストプロフィール
を、誘電体を堆積した層上に形成し、誘電体材料内の第
１の中間レベルに達するエッチングによって相互接続部
パターンを形成する。この時点において、相互接続部は
部分的にしかエッチングされていない。次にフォトレジ
ストを剥離し、誘電体内の第２の中間レベルに達する接
続部パターンを形成するために、第２の単一層からなる
フォトレジストプロフィールを誘電体表面に形成する。
接続部のエッチングとともに、相互接続部もまたエッチ
ングされ、下に位置している基板層中の接続部が露出す
ることにより、電気的接続が行われる。この方法での問
題は、フォトレジストプロフィールの位置合わせであ
る。もし２つのフォトレジストプロフィールが正しく位
置合わせされなければ、誘電体材料中の様々な交差する
要素が正しく位置合わせされない。例えば、第１のフォ
トレジストパターンによって得られる導電材の配線が、
第２のフォトレジストパターンによって得られる相互接
続部に正しく交差しないことがあり得る。位置合わせ不
良は、交差する各要素のサイズを大きめに形成すること
によって補正され得るが、これは、接続配線および相互
接続部のサイズを小さくするという本来の目的に反する
ものである。この位置合わせに起因する問題は歩留まり
を減少させ、コストを増加し、ICプロセスを複雑にして
しまう。
セスを行うための公知の方法の一つに、多数のフォトレ
ジストマスクを用いて多数のエッチング工程を行うもの
がある。一つのレベルのフォトレジストプロフィール
を、誘電体を堆積した層上に形成し、誘電体材料内の第
１の中間レベルに達するエッチングによって相互接続部
パターンを形成する。この時点において、相互接続部は
部分的にしかエッチングされていない。次にフォトレジ
ストを剥離し、誘電体内の第２の中間レベルに達する接
続部パターンを形成するために、第２の単一層からなる
フォトレジストプロフィールを誘電体表面に形成する。
接続部のエッチングとともに、相互接続部もまたエッチ
ングされ、下に位置している基板層中の接続部が露出す
ることにより、電気的接続が行われる。この方法での問
題は、フォトレジストプロフィールの位置合わせであ
る。もし２つのフォトレジストプロフィールが正しく位
置合わせされなければ、誘電体材料中の様々な交差する
要素が正しく位置合わせされない。例えば、第１のフォ
トレジストパターンによって得られる導電材の配線が、
第２のフォトレジストパターンによって得られる相互接
続部に正しく交差しないことがあり得る。位置合わせ不
良は、交差する各要素のサイズを大きめに形成すること
によって補正され得るが、これは、接続配線および相互
接続部のサイズを小さくするという本来の目的に反する
ものである。この位置合わせに起因する問題は歩留まり
を減少させ、コストを増加し、ICプロセスを複雑にして
しまう。
【０００９】以下に、図１〜図６を参照して、従来技術
によるダマシン法を説明する。
によるダマシン法を説明する。
【００１０】図１および図２は、IC中間レベル誘電体内
に相互接続部を形成するためのダマシン法を説明する図
である。図１は、第１のフォトレジストパターンを上に
設けたIC中間レベル誘電体の部分断面図である。IC中間
レベル誘電体１０は、典型的には酸化物などの誘電体材
料で形成されている。誘電体１０は、典型的にはシリコ
ンで形成されている基板１１上に設けられており、金属
または半導体材料で形成された接触領域１２を有してい
る。または、接触領域１２は基板１１の表面に設けられ
てもよい。誘電体１０上のフォトレジストプロフィール
１４は、開口部１６を有している。
に相互接続部を形成するためのダマシン法を説明する図
である。図１は、第１のフォトレジストパターンを上に
設けたIC中間レベル誘電体の部分断面図である。IC中間
レベル誘電体１０は、典型的には酸化物などの誘電体材
料で形成されている。誘電体１０は、典型的にはシリコ
ンで形成されている基板１１上に設けられており、金属
または半導体材料で形成された接触領域１２を有してい
る。または、接触領域１２は基板１１の表面に設けられ
てもよい。誘電体１０上のフォトレジストプロフィール
１４は、開口部１６を有している。
【００１１】図２は、図１のIC中間レベル誘電体１０の
部分断面図である。図２において、相互接続部１８が、
表面から、誘電体１０中の第１の中間レベルに位置する
接触領域１２まで形成されている。レジスト１４を剥離
後、誘電体１０の表面２０が露出する。
部分断面図である。図２において、相互接続部１８が、
表面から、誘電体１０中の第１の中間レベルに位置する
接触領域１２まで形成されている。レジスト１４を剥離
後、誘電体１０の表面２０が露出する。
【００１２】次に、図１、図２、ならびに図３〜図６を
参照して、デュアルダマシン法を説明する。図３は、図
２のIC誘電体１０の部分断面図である。図３において、
第２のレジストプロフィール２２が更に上に設けられて
いる。レジストプロフィール２２は、表面領域２６を露
出させる開口部２４を有している。
参照して、デュアルダマシン法を説明する。図３は、図
２のIC誘電体１０の部分断面図である。図３において、
第２のレジストプロフィール２２が更に上に設けられて
いる。レジストプロフィール２２は、表面領域２６を露
出させる開口部２４を有している。
【００１３】図４は、図３のIC誘電体１０の部分断面図
である。図４において、第２の中間レベル２８に達する
開口部が、誘電体１０中に設けられている。図５は、図
４のIC誘電体１０の部分断面図からレジストプロフィー
ル２２を剥離した様子を示す図である。
である。図４において、第２の中間レベル２８に達する
開口部が、誘電体１０中に設けられている。図５は、図
４のIC誘電体１０の部分断面図からレジストプロフィー
ル２２を剥離した様子を示す図である。
【００１４】図６は、図５のIC誘電体１０を導電性材料
３０によって埋めた、部分断面図である。IC誘電体１０
内において、表面２０が導電性材料３０によって２つの
中間レベル２８および１２に接続されている。典型的に
は、中間レベル２８に達する開口部は相互接続部１８に
交差する配線であり、接続領域１２および誘電体１０上
の他の図示されない相互接続部および接続領域に電気的
に接続を行うものである。図４〜図６において、相互接
続部１８は中間レベル２８に達する開口部の中心に位置
している。これは、第２のレジストパターン２２が正し
く第１のレジストパターン１４に位置合わせされている
ためである。レジストパターンを正しく位置合わせする
ことは、デュアルダマシン法において必須であり、商業
的プロセスにおいてはしばしば相互接続部および配線サ
イズを大きめに形成することによって交差を確実にする
ことが要求される。通常の商業的プロセスにおいて、少
なくとも一つの接続部のサイズを大きめに形成せずに２
つの中間レベルにおける接続部を交差させることは、実
質的に不可能に近い。
３０によって埋めた、部分断面図である。IC誘電体１０
内において、表面２０が導電性材料３０によって２つの
中間レベル２８および１２に接続されている。典型的に
は、中間レベル２８に達する開口部は相互接続部１８に
交差する配線であり、接続領域１２および誘電体１０上
の他の図示されない相互接続部および接続領域に電気的
に接続を行うものである。図４〜図６において、相互接
続部１８は中間レベル２８に達する開口部の中心に位置
している。これは、第２のレジストパターン２２が正し
く第１のレジストパターン１４に位置合わせされている
ためである。レジストパターンを正しく位置合わせする
ことは、デュアルダマシン法において必須であり、商業
的プロセスにおいてはしばしば相互接続部および配線サ
イズを大きめに形成することによって交差を確実にする
ことが要求される。通常の商業的プロセスにおいて、少
なくとも一つの接続部のサイズを大きめに形成せずに２
つの中間レベルにおける接続部を交差させることは、実
質的に不可能に近い。
【００１５】デュアルダマシンプロセスを行うための別
の公知の方法に、多数のレベルあるいは厚さを有するフ
ォトレジストプロフィールを用いて、IC誘電体内の多数
のレベルにおいて相互接続部および接続部を形成するも
のがある。電子ビームまたはレーザを用いて直接マルチ
レベルパターンをフォトレジストに書き込んでもいい
が、商業的実用性に乏しい。 レチクルのクロームマス
ク上に開いた透明な孔として見えるドットの繰り返しパ
ターンで形成された、いわゆる「グレートーン」マスク
もまた、マルチレベルレジストプロフィールを形成する
ために使用されており、例えばPierre Sixt、"Phase Ma
sks and Gray-Tone Masks"、Semiconductor FabTech、1
995、第209頁に記載がある。Sixtにはまた、マルチレベ
ルレジストを誘電体上に転写するプロセスの概略説明の
記載がある。このプロセスは、誘電体材料とレジスト材
料との選択性が１対１であることに依存する。そして誘
電体およびその上に位置するフォトレジストプロフィー
ルを同時にエッチングすることにより、誘電体材料の露
出した部分を、その上に位置するフォトレジスト材料と
同じエッチレートでエッチングする。レジスト層が薄く
なるにつれ、誘電体がより深くエッチングされ、その結
果、エッチング後の誘電体の形状は、プロセス開始時の
誘電体の上に設けられたフォトレジストパターンに類似
してくる。この方法の問題の一つは、同一の選択性を有
する誘電体材料およびフォトレジスト材料を用意しなけ
ればならない点である。また、この方法を用いて様々な
パターン、特に小さいパターンや比較的複雑なパターン
を、誘電体中に転写することは困難である。ポリマーや
エッチングプロセスの副生成物はレジストパターンの特
定領域に集まる傾向があり、結果としてレジストプロフ
ィールの形状やエッチングレートを変えてしまう。更
に、上記文献は、この方法で形成された相互接続部は、
グレートーンマスクの画素サイズの受ける解像度上の制
約のために、約25μmと比較的大きなサイズを有するこ
とを開示している。このようなサイズの相互接続部は従
来の方法で得られる相互接続部に比較して約２桁も大き
いものであり、大部分のICプロセスに不適である。
の公知の方法に、多数のレベルあるいは厚さを有するフ
ォトレジストプロフィールを用いて、IC誘電体内の多数
のレベルにおいて相互接続部および接続部を形成するも
のがある。電子ビームまたはレーザを用いて直接マルチ
レベルパターンをフォトレジストに書き込んでもいい
が、商業的実用性に乏しい。 レチクルのクロームマス
ク上に開いた透明な孔として見えるドットの繰り返しパ
ターンで形成された、いわゆる「グレートーン」マスク
もまた、マルチレベルレジストプロフィールを形成する
ために使用されており、例えばPierre Sixt、"Phase Ma
sks and Gray-Tone Masks"、Semiconductor FabTech、1
995、第209頁に記載がある。Sixtにはまた、マルチレベ
ルレジストを誘電体上に転写するプロセスの概略説明の
記載がある。このプロセスは、誘電体材料とレジスト材
料との選択性が１対１であることに依存する。そして誘
電体およびその上に位置するフォトレジストプロフィー
ルを同時にエッチングすることにより、誘電体材料の露
出した部分を、その上に位置するフォトレジスト材料と
同じエッチレートでエッチングする。レジスト層が薄く
なるにつれ、誘電体がより深くエッチングされ、その結
果、エッチング後の誘電体の形状は、プロセス開始時の
誘電体の上に設けられたフォトレジストパターンに類似
してくる。この方法の問題の一つは、同一の選択性を有
する誘電体材料およびフォトレジスト材料を用意しなけ
ればならない点である。また、この方法を用いて様々な
パターン、特に小さいパターンや比較的複雑なパターン
を、誘電体中に転写することは困難である。ポリマーや
エッチングプロセスの副生成物はレジストパターンの特
定領域に集まる傾向があり、結果としてレジストプロフ
ィールの形状やエッチングレートを変えてしまう。更
に、上記文献は、この方法で形成された相互接続部は、
グレートーンマスクの画素サイズの受ける解像度上の制
約のために、約25μmと比較的大きなサイズを有するこ
とを開示している。このようなサイズの相互接続部は従
来の方法で得られる相互接続部に比較して約２桁も大き
いものであり、大部分のICプロセスに不適である。
【００１６】
【課題を解決するための手段】本発明の方法で使用する
のに適したマルチレベルフォトレジストパターンが、19
96年６月10日付けで出願された、Bruce Dale Ulrich を
発明者とし発明の名称"Multiple Exposure Masking Sys
tem For Forming Multi-Level Resist Profiles"を有す
る同時係属中の米国特許出願Serial No.08/665,013、Do
cket No. SMT 234に開示されている。本発明の方法で使
用するのに適したマルチレベルフォトレジストパターン
を形成するためのレチクルが、1996年６月10日付けで出
願された、David Russell Evans、Tue Nguyen、およびB
ruce Dale Ulrichを発明者とし発明の名称"Multi-Level
Reticle System and Method for Forming Resist Prof
iles"を有する同時係属中の米国特許出願Serial No.08/
660,870、Docket No. SMT166に開示されている。両出願
ともに、本出願と同じ譲受人に譲渡されている。
のに適したマルチレベルフォトレジストパターンが、19
96年６月10日付けで出願された、Bruce Dale Ulrich を
発明者とし発明の名称"Multiple Exposure Masking Sys
tem For Forming Multi-Level Resist Profiles"を有す
る同時係属中の米国特許出願Serial No.08/665,013、Do
cket No. SMT 234に開示されている。本発明の方法で使
用するのに適したマルチレベルフォトレジストパターン
を形成するためのレチクルが、1996年６月10日付けで出
願された、David Russell Evans、Tue Nguyen、およびB
ruce Dale Ulrichを発明者とし発明の名称"Multi-Level
Reticle System and Method for Forming Resist Prof
iles"を有する同時係属中の米国特許出願Serial No.08/
660,870、Docket No. SMT166に開示されている。両出願
ともに、本出願と同じ譲受人に譲渡されている。
【００１７】本発明によれば、IC誘電体の表面下の少な
くとも２つの異なる中間レベルにおいて相互接続部およ
び接続部を形成する、複数のフォトレジストマスクを位
置合わせする必要なしに行うことが可能なダマシン法が
提供される。
くとも２つの異なる中間レベルにおいて相互接続部およ
び接続部を形成する、複数のフォトレジストマスクを位
置合わせする必要なしに行うことが可能なダマシン法が
提供される。
【００１８】複数のレベルを有する一つのレジストプロ
フィールを使用することにより、デュアルダマシン法の
工程数および複雑さを減少させることができる。
フィールを使用することにより、デュアルダマシン法の
工程数および複雑さを減少させることができる。
【００１９】マルチレベルレジストプロフィールを使用
することにより、従来の単一レベルレジストプロフィー
ルエッチングプロセスで達成可能な相互接続部幅および
要素解像度を達成することができる。
することにより、従来の単一レベルレジストプロフィー
ルエッチングプロセスで達成可能な相互接続部幅および
要素解像度を達成することができる。
【００２０】従って、表面および複数のレベルを有する
集積回路材料を含む集積回路ウエハにおいて、表面から
集積回路材料内の複数の中間レベルに達する電気的な接
続部を形成するための方法が提供される。該方法は、複
数の所定の厚さを有し、所定の表面領域を露出させるた
めの開口部が貫通しているレジストプロフィールを前記
表面上に形成するステップを有している。また、該方法
は、レジストプロフィールの開口部下に位置する集積回
路材料を除去するステップと、レジストプロフィールの
所定部分を除去することによって所定の表面領域を露出
させる開口部を形成するステップとを有している。ま
た、該方法は、開口部下に位置する集積回路材料を除去
することによって上部に位置するレジストプロフィール
の形状をほぼ再生するステップを有している。
集積回路材料を含む集積回路ウエハにおいて、表面から
集積回路材料内の複数の中間レベルに達する電気的な接
続部を形成するための方法が提供される。該方法は、複
数の所定の厚さを有し、所定の表面領域を露出させるた
めの開口部が貫通しているレジストプロフィールを前記
表面上に形成するステップを有している。また、該方法
は、レジストプロフィールの開口部下に位置する集積回
路材料を除去するステップと、レジストプロフィールの
所定部分を除去することによって所定の表面領域を露出
させる開口部を形成するステップとを有している。ま
た、該方法は、開口部下に位置する集積回路材料を除去
することによって上部に位置するレジストプロフィール
の形状をほぼ再生するステップを有している。
【００２１】また、シリコン層上に設けられかつ中間レ
ベルおよび表面を有する酸化物層を含む集積回路中間レ
ベル誘電体上に、フォトレジストパターンを転写する方
法が提供される。該方法は、前記表面上に、第２の厚さ
が第１の厚さよりも大きいような２つの厚さを有してお
り、所定の表面領域を露出させるための開口部が貫通し
ており、酸化物とは異なるエッチング選択性を有する、
フォトレジストパターンを形成するステップを有してい
る。該方法はまた、表面領域をC2F6でエッチングするこ
とにより、酸化物内にビアホールを形成し始める工程を
有している。該方法はまた、フォトレジストを１０℃〜
−１０℃の温度でエッチングすることによって、フォト
レジストにわたって第１の厚さより厚く第２の厚さより
薄い層を除去し、フォトレジストのエッチングの結果と
して所定の表面領域を露出させるステップを有してい
る。該方法はまた、表面領域をC3F8でエッチングするこ
とにより、酸化物内に、前記表面から酸化物内の所定の
中間レベルに達する溝を形成し、前記ステップで形成が
開始されたビアホールを更にエッチングすることによ
り、シリコン層に至る貫通孔を酸化物に形成するステッ
プを有しており、その結果フォトレジストが選択的にエ
ッチングされることにより、酸化物中にマルチレベルパ
ターンが形成される。
ベルおよび表面を有する酸化物層を含む集積回路中間レ
ベル誘電体上に、フォトレジストパターンを転写する方
法が提供される。該方法は、前記表面上に、第２の厚さ
が第１の厚さよりも大きいような２つの厚さを有してお
り、所定の表面領域を露出させるための開口部が貫通し
ており、酸化物とは異なるエッチング選択性を有する、
フォトレジストパターンを形成するステップを有してい
る。該方法はまた、表面領域をC2F6でエッチングするこ
とにより、酸化物内にビアホールを形成し始める工程を
有している。該方法はまた、フォトレジストを１０℃〜
−１０℃の温度でエッチングすることによって、フォト
レジストにわたって第１の厚さより厚く第２の厚さより
薄い層を除去し、フォトレジストのエッチングの結果と
して所定の表面領域を露出させるステップを有してい
る。該方法はまた、表面領域をC3F8でエッチングするこ
とにより、酸化物内に、前記表面から酸化物内の所定の
中間レベルに達する溝を形成し、前記ステップで形成が
開始されたビアホールを更にエッチングすることによ
り、シリコン層に至る貫通孔を酸化物に形成するステッ
プを有しており、その結果フォトレジストが選択的にエ
ッチングされることにより、酸化物中にマルチレベルパ
ターンが形成される。
【００２２】本発明による方法は、表面を有する複数の
レベルの集積回路材料を含む集積回路ウエハにおいて、
表面から該集積回路材料内の複数の中間レベルに達する
電気的な接続部を形成するための方法であって、 ａ）複数の所定の厚さを有しており所定の表面領域を露
出させるための開口部が貫通しているレジストプロフィ
ールを、該表面上に形成するステップと、 ｂ）該ステップａ）において該レジストプロフィール中
に形成された該開口部下の集積回路材料を除去するステ
ップと、 ｃ）該レジストプロフィールの所定部分を除去すること
によって、所定の表面領域を露出させる開口部を形成す
るステップと、 ｄ）該ステップｃ）において形成された該開口部下の集
積回路材料を除去することによって、上に設けられた該
レジストプロフィールの形状をほぼ再生するステップ
と、を有する方法であり、そのことにより上記目的が達
成される。
レベルの集積回路材料を含む集積回路ウエハにおいて、
表面から該集積回路材料内の複数の中間レベルに達する
電気的な接続部を形成するための方法であって、 ａ）複数の所定の厚さを有しており所定の表面領域を露
出させるための開口部が貫通しているレジストプロフィ
ールを、該表面上に形成するステップと、 ｂ）該ステップａ）において該レジストプロフィール中
に形成された該開口部下の集積回路材料を除去するステ
ップと、 ｃ）該レジストプロフィールの所定部分を除去すること
によって、所定の表面領域を露出させる開口部を形成す
るステップと、 ｄ）該ステップｃ）において形成された該開口部下の集
積回路材料を除去することによって、上に設けられた該
レジストプロフィールの形状をほぼ再生するステップ
と、を有する方法であり、そのことにより上記目的が達
成される。
【００２３】前記ステップａ）において形成される前記
レジストプロフィールは第１の厚さおよび第２の厚さを
有しており、該第２の厚さは該第１の厚さより大きく、
前記ステップｂ）および前記ステップｄ）は、集積回路
材料を２つの中間レベルまで除去することを含み、第１
の中間レベルは前記ステップａ）で形成された前記開口
部の下に位置し、第２の中間レベルは前記ステップｃ）
で形成された開口部の下に位置しており、該第２の中間
レベルの方が該第１の中間レベルよりも前記表面に近く
てもよい。
レジストプロフィールは第１の厚さおよび第２の厚さを
有しており、該第２の厚さは該第１の厚さより大きく、
前記ステップｂ）および前記ステップｄ）は、集積回路
材料を２つの中間レベルまで除去することを含み、第１
の中間レベルは前記ステップａ）で形成された前記開口
部の下に位置し、第２の中間レベルは前記ステップｃ）
で形成された開口部の下に位置しており、該第２の中間
レベルの方が該第１の中間レベルよりも前記表面に近く
てもよい。
【００２４】前記ステップｂ）は、前記ステップａ）で
形成された前記開口部下の集積回路材料を、所定の中間
レベルまで除去することを含んでおり、前記ステップ
ｄ）は、前記ステップｃ）で形成された前記開口部下の
集積回路材料を前記第２の中間レベルまで除去するこ
と、および該ステップａ）において形成された前記開口
部下の集積回路材料を該ステップｂ）における所定の中
間レベルから前記第１の中間レベルまで更に除去するこ
とを含んでいてもよい。
形成された前記開口部下の集積回路材料を、所定の中間
レベルまで除去することを含んでおり、前記ステップ
ｄ）は、前記ステップｃ）で形成された前記開口部下の
集積回路材料を前記第２の中間レベルまで除去するこ
と、および該ステップａ）において形成された前記開口
部下の集積回路材料を該ステップｂ）における所定の中
間レベルから前記第１の中間レベルまで更に除去するこ
とを含んでいてもよい。
【００２５】前記ウエハが前記集積回路材料中、２つの
中間レベルにおいて接続領域を有し、前記ステップｂ）
および前記ステップｄ）が集積回路材料を３つの中間レ
ベルまで除去することを含んでいてもよい。
中間レベルにおいて接続領域を有し、前記ステップｂ）
および前記ステップｄ）が集積回路材料を３つの中間レ
ベルまで除去することを含んでいてもよい。
【００２６】前記ステップｂ）は、集積回路材料を除去
して第２の中間レベルに位置する第２の接続領域に達す
る相互接続部を形成することを含み、前記ステップｄ）
は、該ステップｂ）で除去された集積回路材料から更に
集積回路材料を除去し、第１の中間レベルに位置する第
１の接続領域に達する相互接続部を形成することを含
み、該ステップｄ）は、集積回路材料を除去して、前記
ステップｃ）において形成された開口部の下に溝を形成
することを含んでいてもよい。
して第２の中間レベルに位置する第２の接続領域に達す
る相互接続部を形成することを含み、前記ステップｄ）
は、該ステップｂ）で除去された集積回路材料から更に
集積回路材料を除去し、第１の中間レベルに位置する第
１の接続領域に達する相互接続部を形成することを含
み、該ステップｄ）は、集積回路材料を除去して、前記
ステップｃ）において形成された開口部の下に溝を形成
することを含んでいてもよい。
【００２７】前記ステップｄ）に続いて、 ｅ）前記表面上に残存するレジストプロフィールを除去
するステップと、 ｆ）前記ステップｂ）および該ステップｄ）において集
積回路材料が除去された前記ウエハ中の部分に導電性材
料を堆積することによって、該表面から前記第１および
第２の接続領域に達する電気接続相互接続部を形成し、
該ステップｄ）において形成された前記溝の中に導電性
材料を堆積することによって、前記第３の中間レベルと
前記表面との間に配線を形成するステップと、 ｇ）該埋められた導電性接続部を含む前記表面を磨くこ
とによって、所定の平らさを有する平滑な表面を形成
し、前記ウエハ中の複数のレベルから前記表面までの電
気的接続を行うステップと、を更に含んでいてもよい。
するステップと、 ｆ）前記ステップｂ）および該ステップｄ）において集
積回路材料が除去された前記ウエハ中の部分に導電性材
料を堆積することによって、該表面から前記第１および
第２の接続領域に達する電気接続相互接続部を形成し、
該ステップｄ）において形成された前記溝の中に導電性
材料を堆積することによって、前記第３の中間レベルと
前記表面との間に配線を形成するステップと、 ｇ）該埋められた導電性接続部を含む前記表面を磨くこ
とによって、所定の平らさを有する平滑な表面を形成
し、前記ウエハ中の複数のレベルから前記表面までの電
気的接続を行うステップと、を更に含んでいてもよい。
【００２８】ポリマー副生成物の生成を最小にするよう
に選択されたエッチャントを用いて前記ステップｂ）の
エッチングを行ってもよい。
に選択されたエッチャントを用いて前記ステップｂ）の
エッチングを行ってもよい。
【００２９】前記接続部に用いられる前記導電性材料
は、ＣＶＤ銅およびタングステンからなる群より選択さ
れ、前記集積回路材料は、二酸化シリコン、ＴＥＯＳ酸
化物、酸化シラン、ＢＮ、および窒化物からなる群より
選択されてもよい。
は、ＣＶＤ銅およびタングステンからなる群より選択さ
れ、前記集積回路材料は、二酸化シリコン、ＴＥＯＳ酸
化物、酸化シラン、ＢＮ、および窒化物からなる群より
選択されてもよい。
【００３０】前記ステップａ）において前記レジストプ
ロフィール中に形成される前記開口部の幅は５μｍ未満
であり、前記ステップｂ）および前記ステップｄ）は５
μｍ未満の幅を有する相互接続部を形成することを含ん
でいてもよい。
ロフィール中に形成される前記開口部の幅は５μｍ未満
であり、前記ステップｂ）および前記ステップｄ）は５
μｍ未満の幅を有する相互接続部を形成することを含ん
でいてもよい。
【００３１】前記ステップｃ）のエッチングを異方性プ
ラズマエッチングによって行ってもよい。
ラズマエッチングによって行ってもよい。
【００３２】前記異方性プラズマエッチングは酸素が用
いられてもよい。
いられてもよい。
【００３３】前記ステップｂ）のエッチングは、前記誘
電体材料をその下に位置する前記ウエハ材料に対して選
択的にエッチングするガスを用いて行ってもよい。
電体材料をその下に位置する前記ウエハ材料に対して選
択的にエッチングするガスを用いて行ってもよい。
【００３４】前記ステップａ）の前に、所定の厚さを有
しており犠牲的に使用されるバッファ層を、前記表面上
に形成する新しい工程が含み、該バッファ層は前記レジ
ストプロフィールおよび前記集積回路材料とは異なる除
去選択性を有することによって、該レジストプロフィー
ルおよびバッファ層で該集積回路材料の除去を制御して
もよい。
しており犠牲的に使用されるバッファ層を、前記表面上
に形成する新しい工程が含み、該バッファ層は前記レジ
ストプロフィールおよび前記集積回路材料とは異なる除
去選択性を有することによって、該レジストプロフィー
ルおよびバッファ層で該集積回路材料の除去を制御して
もよい。
【００３５】前記ウエハが２つの中間レベルにおいて接
続領域を有し、前記集積回路材料が前記ステップｂ）に
おいて３つの中間レベルまで除去されてもよい。
続領域を有し、前記集積回路材料が前記ステップｂ）に
おいて３つの中間レベルまで除去されてもよい。
【００３６】前記ステップｂ）は、前記ステップａ）で
前記レジストプロフィールに形成された前記開口部の下
の前記バッファ層を除去して所定の表面領域を露出さ
せ、該表面領域を除去することによって所定の中間レベ
ルに達する相互接続部を形成することを含み、前記ステ
ップｃ）は、該バッファ層の所定領域を露出させること
を含み、前記ステップｄ）は、該ステップｃ）で該レジ
ストプロフィールに形成された前記開口部の下の所定の
バッファ層領域を除去することを含み、該ステップｄ）
は、該ステップａ）において形成された該開口部下の領
域から集積回路材料を更に除去することによって、第１
の中間レベルに位置する第１の接続領域および第２の中
間レベルに位置する第２の接続領域に達する相互接続部
を形成することを更に含み、該ステップｄ）は更に、該
ステップｃ）において形成された該開口部下の集積回路
材料を除去することによって、前記表面から第３の中間
レベルに達する溝を形成することを含でいてもよい。
前記レジストプロフィールに形成された前記開口部の下
の前記バッファ層を除去して所定の表面領域を露出さ
せ、該表面領域を除去することによって所定の中間レベ
ルに達する相互接続部を形成することを含み、前記ステ
ップｃ）は、該バッファ層の所定領域を露出させること
を含み、前記ステップｄ）は、該ステップｃ）で該レジ
ストプロフィールに形成された前記開口部の下の所定の
バッファ層領域を除去することを含み、該ステップｄ）
は、該ステップａ）において形成された該開口部下の領
域から集積回路材料を更に除去することによって、第１
の中間レベルに位置する第１の接続領域および第２の中
間レベルに位置する第２の接続領域に達する相互接続部
を形成することを更に含み、該ステップｄ）は更に、該
ステップｃ）において形成された該開口部下の集積回路
材料を除去することによって、前記表面から第３の中間
レベルに達する溝を形成することを含でいてもよい。
【００３７】前記除去される集積回路材料は、二酸化シ
リコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒
化物からなる群より選択され、前記犠牲的に使用される
バッファ層は、隣接する集積回路材料と異なる除去選択
性を有するシリコン、金属、半導体、および誘電体から
なる群より選択されてもよい。
リコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、および窒
化物からなる群より選択され、前記犠牲的に使用される
バッファ層は、隣接する集積回路材料と異なる除去選択
性を有するシリコン、金属、半導体、および誘電体から
なる群より選択されてもよい。
【００３８】前記ウエハは前記集積回路中の３つ以上の
中間レベルに位置する接続領域を有しており、前記ステ
ップｂ）および前記ステップｄ）は、集積回路材料を４
つ以上の中間レベルまで除去することを含でいてもよ
い。
中間レベルに位置する接続領域を有しており、前記ステ
ップｂ）および前記ステップｄ）は、集積回路材料を４
つ以上の中間レベルまで除去することを含でいてもよ
い。
【００３９】また、本発明による方法は、表面を有する
集積回路材料を含む集積回路中間レベル誘電体におい
て、該集積回路材料をエッチングするための方法であっ
て、 ａ）複数の所定の厚さを有しており所定の表面領域を露
出させるための開口部が貫通しているフォトレジストパ
ターンを、該表面上に形成するステップと、 ｂ）該露出した表面領域をエッチングするステップと、 ｃ）該フォトレジストの一部を除去することによって、
所定の表面領域を露出させる開口部を形成する一方で、
該フォトレジストの一部を該表面上に残すステップと、 ｄ）ステップｂ）を繰り返すことによって、ステップ
ｃ）で露出した該表面をエッチングし、ステップｂ）で
初期エッチングされた該集積回路材料を更にエッチング
することによって、該フォトレジストパターンの形状を
ほぼ再生するように該集積回路材料をエッチングするス
テップと、を有する方法であり、そのことにより上記目
的が達成される。
集積回路材料を含む集積回路中間レベル誘電体におい
て、該集積回路材料をエッチングするための方法であっ
て、 ａ）複数の所定の厚さを有しており所定の表面領域を露
出させるための開口部が貫通しているフォトレジストパ
ターンを、該表面上に形成するステップと、 ｂ）該露出した表面領域をエッチングするステップと、 ｃ）該フォトレジストの一部を除去することによって、
所定の表面領域を露出させる開口部を形成する一方で、
該フォトレジストの一部を該表面上に残すステップと、 ｄ）ステップｂ）を繰り返すことによって、ステップ
ｃ）で露出した該表面をエッチングし、ステップｂ）で
初期エッチングされた該集積回路材料を更にエッチング
することによって、該フォトレジストパターンの形状を
ほぼ再生するように該集積回路材料をエッチングするス
テップと、を有する方法であり、そのことにより上記目
的が達成される。
【００４０】前記ステップｃ）およびステップｄ）が複
数回繰り返されることにより、前記集積回路材料が前記
表面から複数のレベルまでエッチングされてもよい。
数回繰り返されることにより、前記集積回路材料が前記
表面から複数のレベルまでエッチングされてもよい。
【００４１】前記フォトレジストパターンは、第２の厚
さが第１の厚さよりも大きいような２つの厚さを有して
おり、前記ステップｃ）は、該第１のフォトレジストパ
ターン厚さより大きい所定の厚さを有する層をエッチン
グすることにより、前記所定の表面領域を露出させるこ
とを含んでいてもよい。ポリマー副生成物の生成を最小
にするように選択されたエッチャントを用いて前記ステ
ップｂ）のエッチングを行ってもよい。
さが第１の厚さよりも大きいような２つの厚さを有して
おり、前記ステップｃ）は、該第１のフォトレジストパ
ターン厚さより大きい所定の厚さを有する層をエッチン
グすることにより、前記所定の表面領域を露出させるこ
とを含んでいてもよい。ポリマー副生成物の生成を最小
にするように選択されたエッチャントを用いて前記ステ
ップｂ）のエッチングを行ってもよい。
【００４２】前記フォトレジストは前記ステップｃ）に
おいて異方性プラズマエッチングによってエッチングさ
れてもよい。
おいて異方性プラズマエッチングによってエッチングさ
れてもよい。
【００４３】前記異方性プラズマエッチングは酸素が用
いられてもよい。
いられてもよい。
【００４４】前記ステップａ）において前記レジストプ
ロフィール中に形成される前記開口部の幅は５μｍ未満
であり、前記ステップｂ）および前記ステップｄ）は５
μｍ未満の幅を有する相互接続部を形成することを含ん
でいてもよい。
ロフィール中に形成される前記開口部の幅は５μｍ未満
であり、前記ステップｂ）および前記ステップｄ）は５
μｍ未満の幅を有する相互接続部を形成することを含ん
でいてもよい。
【００４５】前記ステップｂ）のエッチングを、前記誘
電体材料をその下に位置する前記ウエハ材料に対して選
択性にエッチングするガスを用いて行ってもよい。
電体材料をその下に位置する前記ウエハ材料に対して選
択性にエッチングするガスを用いて行ってもよい。
【００４６】前記表面から前記集積回路材料中の領域に
達する電気的接続部が形成され、ステップｄ）の後に、 ｅ）該ステップｄ）の後に残存するフォトレジストを、
前記表面から完全に除去するように剥離するステップ
と、 ｆ）前記ステップｂ）および該ステップｄ）において該
集積回路材料が除去された部分に、導電性材料を堆積す
るステップと、を更に含んでいてもよい。
達する電気的接続部が形成され、ステップｄ）の後に、 ｅ）該ステップｄ）の後に残存するフォトレジストを、
前記表面から完全に除去するように剥離するステップ
と、 ｆ）前記ステップｂ）および該ステップｄ）において該
集積回路材料が除去された部分に、導電性材料を堆積す
るステップと、を更に含んでいてもよい。
【００４７】また、本発明による方法は、シリコン層上
に設けられかつ中間レベルおよび表面を有する酸化物層
を含む集積回路中間レベル誘電体上に、フォトレジスト
パターンを転写する方法であって、 ａ）該表面上に、第２の厚さが第１の厚さよりも大きい
ような２つの厚さを有しており、所定の表面領域を露出
させるための開口部が貫通しており、酸化物とは異なる
エッチング選択性を有するフォトレジストパターンを、
形成するステップと、 ｂ）ステップａ）で露出した表面領域をC2F6でエッチン
グすることにより、該酸化物内にビアホールを形成し始
めるステップと、 ｃ）フォトレジストを１０℃〜−１０℃の温度でエッチ
ングすることによって、該第１の厚さより厚く該第２の
厚さより薄い層を該フォトレジストにわたって除去し、
該フォトレジストのエッチングの結果として所定の表面
領域を露出させるステップと、 ｄ）ステップｃ）で露出した該表面領域をC3F8でエッチ
ングすることにより、該酸化物内に、該表面から該酸化
物内の所定の中間レベルに達する溝を形成し、前記ステ
ップｂ）で形成が開始された該ビアホールを更にエッチ
ングすることにより、該シリコン層に至る貫通孔を該酸
化物に形成し、その結果該フォトレジストが選択的にエ
ッチングされて該酸化物中にマルチレベルパターンが形
成されるステップと、を有する方法であり、そのことに
より上記目的が達成される。
に設けられかつ中間レベルおよび表面を有する酸化物層
を含む集積回路中間レベル誘電体上に、フォトレジスト
パターンを転写する方法であって、 ａ）該表面上に、第２の厚さが第１の厚さよりも大きい
ような２つの厚さを有しており、所定の表面領域を露出
させるための開口部が貫通しており、酸化物とは異なる
エッチング選択性を有するフォトレジストパターンを、
形成するステップと、 ｂ）ステップａ）で露出した表面領域をC2F6でエッチン
グすることにより、該酸化物内にビアホールを形成し始
めるステップと、 ｃ）フォトレジストを１０℃〜−１０℃の温度でエッチ
ングすることによって、該第１の厚さより厚く該第２の
厚さより薄い層を該フォトレジストにわたって除去し、
該フォトレジストのエッチングの結果として所定の表面
領域を露出させるステップと、 ｄ）ステップｃ）で露出した該表面領域をC3F8でエッチ
ングすることにより、該酸化物内に、該表面から該酸化
物内の所定の中間レベルに達する溝を形成し、前記ステ
ップｂ）で形成が開始された該ビアホールを更にエッチ
ングすることにより、該シリコン層に至る貫通孔を該酸
化物に形成し、その結果該フォトレジストが選択的にエ
ッチングされて該酸化物中にマルチレベルパターンが形
成されるステップと、を有する方法であり、そのことに
より上記目的が達成される。
【００４８】
【発明の実施の形態】以下に、本発明を図面を参照しな
がら実施例に基づき説明する。図７〜図１１は、２レベ
ルのフォトレジストパターンをIC中間レベル誘電体中に
転写するプロセスを説明する図である。このプロセスを
１回のレジストプロセス工程で行うことにより、図１〜
図６を用いて説明した従来技術の２レジスト工程プロセ
スに対して様々な効果が得られる。例えば、銅ＣＶＤ工
程１回分と、ＣＭＰ工程１回分を節約することができ
る。上述のように、１つのマスクのみを使用し、位置合
わせの必要がないことにより、歩留まりが向上し、より
均一な製品を得ることが可能になる。
がら実施例に基づき説明する。図７〜図１１は、２レベ
ルのフォトレジストパターンをIC中間レベル誘電体中に
転写するプロセスを説明する図である。このプロセスを
１回のレジストプロセス工程で行うことにより、図１〜
図６を用いて説明した従来技術の２レジスト工程プロセ
スに対して様々な効果が得られる。例えば、銅ＣＶＤ工
程１回分と、ＣＭＰ工程１回分を節約することができ
る。上述のように、１つのマスクのみを使用し、位置合
わせの必要がないことにより、歩留まりが向上し、より
均一な製品を得ることが可能になる。
【００４９】図７は、第１の中間レベルにおいて接続領
域３４を有しており、その上部に２レベルのレジストプ
ロフィール３６を設けたIC誘電体３２を示す部分断面図
である。レジストプロフィール３６は、２つの厚さを有
しており、第２の厚さ３８は第１の厚さ４０よりも大き
い。レジストプロフィール３６にはまた開口部４２が貫
通しており、表面領域４４が露出している。
域３４を有しており、その上部に２レベルのレジストプ
ロフィール３６を設けたIC誘電体３２を示す部分断面図
である。レジストプロフィール３６は、２つの厚さを有
しており、第２の厚さ３８は第１の厚さ４０よりも大き
い。レジストプロフィール３６にはまた開口部４２が貫
通しており、表面領域４４が露出している。
【００５０】図８は、図７のIC誘電体３２において、表
面４４からIC誘電体３２内の第１の中間レベルにおける
接続領域３４まで延びる相互接続部４６を形成した状態
を示す、部分断面図である。または、表面４４から、表
面４４と接続領域３４との間の所定の中間レベルまで、
部分的エッチングを行ってもよい。
面４４からIC誘電体３２内の第１の中間レベルにおける
接続領域３４まで延びる相互接続部４６を形成した状態
を示す、部分断面図である。または、表面４４から、表
面４４と接続領域３４との間の所定の中間レベルまで、
部分的エッチングを行ってもよい。
【００５１】図９は、図８のIC誘電体３２において、フ
ォトレジスト３６の一層を除去して所定の表面領域４８
を露出させた状態を示す、部分断面図である。単一レベ
ルのレジストプロフィールを用いた従来のICプロセスに
おいては、フォトレジスト３６は典型的には、図８に示
すエッチング工程の後に灰化される(ash)か完全に除去
される。本発明の方法においては、フォトレジストプロ
フィール３６は部分的に除去されることにより第２の表
面領域４８を露出させ、かつ部分的に残されることによ
り誘電体３２の表面５０を保護する。レジストプロフィ
ール３６を完全に除去することなく、レジストプロフィ
ール３６にわたって所定の厚さの層をエッチングできる
点は、本発明の１つの新規な特徴である。
ォトレジスト３６の一層を除去して所定の表面領域４８
を露出させた状態を示す、部分断面図である。単一レベ
ルのレジストプロフィールを用いた従来のICプロセスに
おいては、フォトレジスト３６は典型的には、図８に示
すエッチング工程の後に灰化される(ash)か完全に除去
される。本発明の方法においては、フォトレジストプロ
フィール３６は部分的に除去されることにより第２の表
面領域４８を露出させ、かつ部分的に残されることによ
り誘電体３２の表面５０を保護する。レジストプロフィ
ール３６を完全に除去することなく、レジストプロフィ
ール３６にわたって所定の厚さの層をエッチングできる
点は、本発明の１つの新規な特徴である。
【００５２】図１０は、図９のIC誘電体３２において、
露出した表面領域４８からIC誘電体３２中の第２の中間
レベル状態５２まで延びる開口部を形成した状態を示
す、部分断面図である。
露出した表面領域４８からIC誘電体３２中の第２の中間
レベル状態５２まで延びる開口部を形成した状態を示
す、部分断面図である。
【００５３】図１１は、図１０のIC誘電体３２におい
て、誘電体３２の集積回路材料が除去された領域に導電
性材料５４を形成することによって、IC誘電体３２中の
２つの中間レベル（３４および５２）において接続部を
形成した状態を示す、部分断面図である。
て、誘電体３２の集積回路材料が除去された領域に導電
性材料５４を形成することによって、IC誘電体３２中の
２つの中間レベル（３４および５２）において接続部を
形成した状態を示す、部分断面図である。
【００５４】図１２〜図１７は、本発明による、中間レ
ベル誘電体内に、３つの中間レベルのそれぞれに達する
接続部を形成するためのプロセスを説明する図である。
図１２は、２つの中間レベルにおいて接続領域６２およ
び６４を有し、上部に２レベルのレジストプロフィール
６６を設けたIC誘電体６０を示す部分断面図である。レ
ジストプロフィール６６は、表面領域７０を露出させる
ための開口部６８を有している。
ベル誘電体内に、３つの中間レベルのそれぞれに達する
接続部を形成するためのプロセスを説明する図である。
図１２は、２つの中間レベルにおいて接続領域６２およ
び６４を有し、上部に２レベルのレジストプロフィール
６６を設けたIC誘電体６０を示す部分断面図である。レ
ジストプロフィール６６は、表面領域７０を露出させる
ための開口部６８を有している。
【００５５】図１３は、図１２のIC誘電体６０におい
て、相互接続部７２および７４が形成された状態を示
す、部分断面図である。相互接続部７２は、表面領域７
０と所定の中間レベルとの間に延びるように形成されて
いる。相互接続部７４は、表面領域７０と第２の中間レ
ベルに位置する第２の接続領域６４との間に延びるよう
に形成されている。または、相互接続部７２および７４
は両方とも表面７０と第２の接続領域６４との間にある
所定の中間レベルに達するように形成されていてもよ
い。
て、相互接続部７２および７４が形成された状態を示
す、部分断面図である。相互接続部７２は、表面領域７
０と所定の中間レベルとの間に延びるように形成されて
いる。相互接続部７４は、表面領域７０と第２の中間レ
ベルに位置する第２の接続領域６４との間に延びるよう
に形成されている。または、相互接続部７２および７４
は両方とも表面７０と第２の接続領域６４との間にある
所定の中間レベルに達するように形成されていてもよ
い。
【００５６】図１４は、図１３のIC誘電体６０におい
て、フォトレジスト６６の一層が除去されて表面領域７
６が露出した状態を示す、部分断面図である。レジスト
６６の一部が誘電体６０上に残されることによって、誘
電体６０を後のエッチングプロセスから保護している。
て、フォトレジスト６６の一層が除去されて表面領域７
６が露出した状態を示す、部分断面図である。レジスト
６６の一部が誘電体６０上に残されることによって、誘
電体６０を後のエッチングプロセスから保護している。
【００５７】図１５は、図１４のIC誘電体６０におい
て、露出した表面７６から第３の中間レベル７８まで延
びる溝が形成され、相互接続部７２が第１の中間レベル
に位置する第１の接続領域６２まで達した状態を示す、
部分断面図である。図１６は、図１５のIC誘電体６０に
おいて、フォトレジストプロフィール６６が剥離された
状態を示す、部分断面図である。
て、露出した表面７６から第３の中間レベル７８まで延
びる溝が形成され、相互接続部７２が第１の中間レベル
に位置する第１の接続領域６２まで達した状態を示す、
部分断面図である。図１６は、図１５のIC誘電体６０に
おいて、フォトレジストプロフィール６６が剥離された
状態を示す、部分断面図である。
【００５８】図１７は、図１６のIC誘電体６０におい
て、誘電体６０中の誘電体材料が除去された領域に導電
性材料８０が堆積され、表面から第１、第２および第３
の中間レベルに達する電気的接続部が得られた状態を示
す、部分断面図である。図１７は、第１の接続領域６２
が相互接続部７２に電気的に接続されており、相互接続
部７２が溝あるいは配線８２に電気的に接続されている
ことを示している。溝８２は相互接続部７４に電気的に
接続されており、相互接続部７４は第２の接続領域６４
に電気的に接続されている。または、配線８２は相互接
続部７２および７４の一方または両方を接続している
か、配線８２が他の図示されない配線および相互接続部
に接続されていてもよい。
て、誘電体６０中の誘電体材料が除去された領域に導電
性材料８０が堆積され、表面から第１、第２および第３
の中間レベルに達する電気的接続部が得られた状態を示
す、部分断面図である。図１７は、第１の接続領域６２
が相互接続部７２に電気的に接続されており、相互接続
部７２が溝あるいは配線８２に電気的に接続されている
ことを示している。溝８２は相互接続部７４に電気的に
接続されており、相互接続部７４は第２の接続領域６４
に電気的に接続されている。または、配線８２は相互接
続部７２および７４の一方または両方を接続している
か、配線８２が他の図示されない配線および相互接続部
に接続されていてもよい。
【００５９】図１８〜図２３は、本発明による、誘電体
表面とフォトレジストプロフィールとの間に位置するバ
ッファ層９６を用いてデュアルダマシンプロセスを行う
方法を示している。
表面とフォトレジストプロフィールとの間に位置するバ
ッファ層９６を用いてデュアルダマシンプロセスを行う
方法を示している。
【００６０】図１８は、２つの異なる中間レベルにおい
て２つの接続領域９２および９４を有し、その上部にバ
ッファ層９６およびフォトレジストプロフィール９８が
設けられたIC誘電体９０を示す、部分断面図である。レ
ジストプロフィール９８は、開口部１００を有してい
て、バッファ層１０２が露出している。
て２つの接続領域９２および９４を有し、その上部にバ
ッファ層９６およびフォトレジストプロフィール９８が
設けられたIC誘電体９０を示す、部分断面図である。レ
ジストプロフィール９８は、開口部１００を有してい
て、バッファ層１０２が露出している。
【００６１】図１９は、図１８のIC誘電体９０におい
て、誘電体９０中の所定の中間レベルに達する相互接続
部１０４および１０６が形成された状態を示す、部分断
面図である。または、この第１の誘電体エッチング工程
により、その下に位置している接続領域９２および９４
に達する一つ以上の相互接続部１０４および１０６を完
成させてもよい。図２０は、図１９のIC誘電体９０にお
いて、フォトレジスト９８の一層が除去されてバッファ
層表面領域１０８が露出した状態を示す、部分断面図で
ある。
て、誘電体９０中の所定の中間レベルに達する相互接続
部１０４および１０６が形成された状態を示す、部分断
面図である。または、この第１の誘電体エッチング工程
により、その下に位置している接続領域９２および９４
に達する一つ以上の相互接続部１０４および１０６を完
成させてもよい。図２０は、図１９のIC誘電体９０にお
いて、フォトレジスト９８の一層が除去されてバッファ
層表面領域１０８が露出した状態を示す、部分断面図で
ある。
【００６２】図２１は、図２０のIC誘電体９０におい
て、露出したバッファ層表面領域１０８が除去され、第
３の中間レベル１１０に達する溝が形成され、接続領域
９２および９４にそれぞれ達する相互接続部１０４およ
び１０６が形成された状態を示す、部分断面図である。
図２２は、図２１のIC誘電体９０において、残存してい
るフォトレジスト９８およびバッファ層９６が剥離され
た状態を示す、部分断面図である。
て、露出したバッファ層表面領域１０８が除去され、第
３の中間レベル１１０に達する溝が形成され、接続領域
９２および９４にそれぞれ達する相互接続部１０４およ
び１０６が形成された状態を示す、部分断面図である。
図２２は、図２１のIC誘電体９０において、残存してい
るフォトレジスト９８およびバッファ層９６が剥離され
た状態を示す、部分断面図である。
【００６３】図２３は、図２２のIC誘電体９０におい
て、誘電体９０中の誘電体材料が除去された領域に導電
性物質１１２が堆積され、第１および第２の接続領域９
２および９４にそれぞれ達する電気的相互接続部１０４
および１０６、ならびに相互接続部１０４と相互接続部
１０６とを接続する配線１１４が形成された状態を示
す、部分断面図である。このようにして、第１の接続領
域９２および第２の接続領域９４は、電気的にインタフ
ェースされる。または、配線１１４は相互接続部１０４
および１０６の一方または両方を接続しているか、配線
１１４が他の図示されない配線および相互接続部に接続
されていてもよい。
て、誘電体９０中の誘電体材料が除去された領域に導電
性物質１１２が堆積され、第１および第２の接続領域９
２および９４にそれぞれ達する電気的相互接続部１０４
および１０６、ならびに相互接続部１０４と相互接続部
１０６とを接続する配線１１４が形成された状態を示
す、部分断面図である。このようにして、第１の接続領
域９２および第２の接続領域９４は、電気的にインタフ
ェースされる。または、配線１１４は相互接続部１０４
および１０６の一方または両方を接続しているか、配線
１１４が他の図示されない配線および相互接続部に接続
されていてもよい。
【００６４】図２４は、本発明の方法における各工程を
示すフローチャートである。ステップ１２０は、表面を
有する集積回路材料を含む集積回路中間レベル誘電体を
用意する工程である。ステップ１２２は、前記表面上
に、複数の厚さを有しており、所定の表面領域を露出さ
せるための開口部が貫通しているフォトレジストパター
ンを形成する工程である。ステップ１２４は、露出した
表面領域をエッチングする工程である。ステップ１２６
は、フォトレジストパターンの一部をエッチングするこ
とにより、所定の表面領域を露出させるための開口部を
形成し、フォトレジストパターンの一部を表面上に残す
工程である。ステップ１２８は、ステップ１２４を繰り
返すことにより、ステップ１２６で露出した表面をエッ
チングし、ステップ１２４で初期エッチングされた集積
回路材料を更にエッチングする工程である。ステップ１
３０は、フォトレジストパターンの形状をほぼ再生する
ようにエッチングされた集積回路材料を有する集積回路
誘電体を生産する工程である。
示すフローチャートである。ステップ１２０は、表面を
有する集積回路材料を含む集積回路中間レベル誘電体を
用意する工程である。ステップ１２２は、前記表面上
に、複数の厚さを有しており、所定の表面領域を露出さ
せるための開口部が貫通しているフォトレジストパター
ンを形成する工程である。ステップ１２４は、露出した
表面領域をエッチングする工程である。ステップ１２６
は、フォトレジストパターンの一部をエッチングするこ
とにより、所定の表面領域を露出させるための開口部を
形成し、フォトレジストパターンの一部を表面上に残す
工程である。ステップ１２８は、ステップ１２４を繰り
返すことにより、ステップ１２６で露出した表面をエッ
チングし、ステップ１２４で初期エッチングされた集積
回路材料を更にエッチングする工程である。ステップ１
３０は、フォトレジストパターンの形状をほぼ再生する
ようにエッチングされた集積回路材料を有する集積回路
誘電体を生産する工程である。
【００６５】ステップ１２６およびステップ１２８は複
数回繰り返されることにより、集積回路材料が表面から
複数のレベルまでエッチングされることは、本発明の一
特徴である。好適な実施態様において、フォトレジスト
パターンは、第２の厚さが第１の厚さよりも大きいよう
な２つの厚さを有しており、ステップ１２６は、第１の
フォトレジストパターン厚さより大きい所定の厚さを有
する層をエッチングすることにより所定の表面領域を露
出させることを含んでいる。
数回繰り返されることにより、集積回路材料が表面から
複数のレベルまでエッチングされることは、本発明の一
特徴である。好適な実施態様において、フォトレジスト
パターンは、第２の厚さが第１の厚さよりも大きいよう
な２つの厚さを有しており、ステップ１２６は、第１の
フォトレジストパターン厚さより大きい所定の厚さを有
する層をエッチングすることにより所定の表面領域を露
出させることを含んでいる。
【００６６】副生成物ポリマーの生成を最小にするよう
に選択されたエッチャントを用いてステップ１２４のエ
ッチング工程が行われることは、本発明の別の特徴であ
る。C2F6をそのようなエッチャントとして使用すること
は本発明に適している。C2F6は、下に位置する誘電体材
料がエッチングされる際に、残存するフォトレジストプ
ロフィール上にポリマーが形成されることを防ぐ。もし
厚いポリマーの堆積物がフォトレジストプロフィール上
に発生するとステップ１２６におけるフォトレジストの
エッチングが阻害される。ステップ１２６を行った後に
意図しないフォトレジストが残存していると、ポリマー
によってレジストの実効形状および厚さが変化するた
め、ステップ１２８における集積回路材料のエッチング
が不正確になる。好適な実施態様において、フォトレジ
ストはステップ１２６において１５℃より低い温度でエ
ッチングされる。多くのアプリケーションにおいて、フ
ォトレジストは１０℃〜−１０℃の温度でエッチングさ
れ、典型的には−５℃の温度が用いられる。ステップ１
２６においてフォトレジストが部分的にのみ除去される
ことは、本発明の１つの新規な特徴である。ステップ１
２８でエッチングされる表面領域を露出させるためにフ
ォトレジストの一部をエッチングする一方で、ステップ
１２８のエッチングから表面を保護するためにフォトレ
ジストパターンの一部を表面上に残す。従来技術のプロ
セスにおいては、フォトレジストは典型的には剥離また
は灰化されることで表面から完全に除去される。フォト
レジストの灰化プロセスは、典型的には高温で行われ
る。本発明による制御されたフォトレジストエッチング
では、温度は低く保たれることによりエッチングの制御
が容易になる。本発明の別の特徴は、ステップ１２６の
エッチングを異方性プラズマエッチング、典型的には酸
素による異方性プラズマエッチングによって行う点であ
る。従来技術においては酸素プラズマによってレジスト
が剥離していたが、本発明に開示する低温および露出の
時間的制御により、酸素プラズマによるレジストの除去
を制御することができる。
に選択されたエッチャントを用いてステップ１２４のエ
ッチング工程が行われることは、本発明の別の特徴であ
る。C2F6をそのようなエッチャントとして使用すること
は本発明に適している。C2F6は、下に位置する誘電体材
料がエッチングされる際に、残存するフォトレジストプ
ロフィール上にポリマーが形成されることを防ぐ。もし
厚いポリマーの堆積物がフォトレジストプロフィール上
に発生するとステップ１２６におけるフォトレジストの
エッチングが阻害される。ステップ１２６を行った後に
意図しないフォトレジストが残存していると、ポリマー
によってレジストの実効形状および厚さが変化するた
め、ステップ１２８における集積回路材料のエッチング
が不正確になる。好適な実施態様において、フォトレジ
ストはステップ１２６において１５℃より低い温度でエ
ッチングされる。多くのアプリケーションにおいて、フ
ォトレジストは１０℃〜−１０℃の温度でエッチングさ
れ、典型的には−５℃の温度が用いられる。ステップ１
２６においてフォトレジストが部分的にのみ除去される
ことは、本発明の１つの新規な特徴である。ステップ１
２８でエッチングされる表面領域を露出させるためにフ
ォトレジストの一部をエッチングする一方で、ステップ
１２８のエッチングから表面を保護するためにフォトレ
ジストパターンの一部を表面上に残す。従来技術のプロ
セスにおいては、フォトレジストは典型的には剥離また
は灰化されることで表面から完全に除去される。フォト
レジストの灰化プロセスは、典型的には高温で行われ
る。本発明による制御されたフォトレジストエッチング
では、温度は低く保たれることによりエッチングの制御
が容易になる。本発明の別の特徴は、ステップ１２６の
エッチングを異方性プラズマエッチング、典型的には酸
素による異方性プラズマエッチングによって行う点であ
る。従来技術においては酸素プラズマによってレジスト
が剥離していたが、本発明に開示する低温および露出の
時間的制御により、酸素プラズマによるレジストの除去
を制御することができる。
【００６７】本発明の好適な実施態様において、ステッ
プ１２８のエッチングは、誘電体とその下に位置するウ
エハ材料との間で選択性を有するガスを用いて行われ
る。C3F8はそのようなステップを行うために使用される
エッチャントである。C3F8は、C2F6のようなガスに較
べ、より多くのポリマーをフォトレジストプロフィール
上に生成するが、フォトレジストは後のステップにおい
て完全に灰化されるため、ポリマーが蓄積しても大きな
問題にならない。C3F8は、酸化物とシリコンとの間に２
０：１のエッチング選択性を有する点で優れている。C2
F6の酸化物とシリコンとの間の選択性は、４：１でしか
ない。誘電体が、シリコン層の上に設けられた酸化物集
積回路材料から形成されている場合、C3F8を用いてステ
ップ１２８で形成される相互接続部は、下に位置するシ
リコン層でストップする。C3F8を用いて酸化物を通して
下のシリコン層に至るエッチングを行うことにより、エ
ッチング時間の心配が減少し、誘電体の下に位置する基
板を保護することができる。
プ１２８のエッチングは、誘電体とその下に位置するウ
エハ材料との間で選択性を有するガスを用いて行われ
る。C3F8はそのようなステップを行うために使用される
エッチャントである。C3F8は、C2F6のようなガスに較
べ、より多くのポリマーをフォトレジストプロフィール
上に生成するが、フォトレジストは後のステップにおい
て完全に灰化されるため、ポリマーが蓄積しても大きな
問題にならない。C3F8は、酸化物とシリコンとの間に２
０：１のエッチング選択性を有する点で優れている。C2
F6の酸化物とシリコンとの間の選択性は、４：１でしか
ない。誘電体が、シリコン層の上に設けられた酸化物集
積回路材料から形成されている場合、C3F8を用いてステ
ップ１２８で形成される相互接続部は、下に位置するシ
リコン層でストップする。C3F8を用いて酸化物を通して
下のシリコン層に至るエッチングを行うことにより、エ
ッチング時間の心配が減少し、誘電体の下に位置する基
板を保護することができる。
【００６８】表面から集積回路材料中の所定の領域に延
びる電気的接続部が形成されている発明の好適な実施態
様において、本発明の方法は、ステップ１２８に続い
て、ステップ１２８の後に残存するフォトレジストを剥
離して表面から完全に除去する工程と、ステップ１２４
およびステップ１２８において集積回路材料が除去され
た場所に導電性材料を堆積する工程とを更に含む。残存
フォトレジストは従来の剥離プロセスを用いて灰化する
ことができ、典型的にはＣＶＤ銅が導電材料として誘電
体に堆積される。
びる電気的接続部が形成されている発明の好適な実施態
様において、本発明の方法は、ステップ１２８に続い
て、ステップ１２８の後に残存するフォトレジストを剥
離して表面から完全に除去する工程と、ステップ１２４
およびステップ１２８において集積回路材料が除去され
た場所に導電性材料を堆積する工程とを更に含む。残存
フォトレジストは従来の剥離プロセスを用いて灰化する
ことができ、典型的にはＣＶＤ銅が導電材料として誘電
体に堆積される。
【００６９】図２５は、本発明の別の特徴による各工程
を説明するフローチャートである。ステップ１４０は、
表面および複数のレベルを有する集積回路材料を含む集
積回路ウエハを用意する工程である。ステップ１４２
は、前記表面上に、複数の所定の厚さを有しており、所
定の表面領域を露出させるための開口部が貫通している
レジストプロフィールを形成する工程である。ステップ
１４４は、ステップ１４２で形成したレジストプロフィ
ールの開口部下に位置する集積回路材料を除去する工程
である。ステップ１４６は、レジストプロフィールの所
定部分を除去することにより、所定の表面領域を露出さ
せる開口部を形成する工程である。ステップ１４８は、
ステップ１４６で形成した開口部下に位置する集積回路
材料を除去する工程である。ステップ１５０は、本方法
によって得られる生産物であり、上に位置するレジスト
プロフィールの形状をほぼ再生するように除去された集
積回路材料を有する集積回路ウエハである。
を説明するフローチャートである。ステップ１４０は、
表面および複数のレベルを有する集積回路材料を含む集
積回路ウエハを用意する工程である。ステップ１４２
は、前記表面上に、複数の所定の厚さを有しており、所
定の表面領域を露出させるための開口部が貫通している
レジストプロフィールを形成する工程である。ステップ
１４４は、ステップ１４２で形成したレジストプロフィ
ールの開口部下に位置する集積回路材料を除去する工程
である。ステップ１４６は、レジストプロフィールの所
定部分を除去することにより、所定の表面領域を露出さ
せる開口部を形成する工程である。ステップ１４８は、
ステップ１４６で形成した開口部下に位置する集積回路
材料を除去する工程である。ステップ１５０は、本方法
によって得られる生産物であり、上に位置するレジスト
プロフィールの形状をほぼ再生するように除去された集
積回路材料を有する集積回路ウエハである。
【００７０】発明の好適な実施態様において、ステップ
１４２で形成されるレジストプロフィールは第１の厚さ
および第２の厚さを有しており、第２の厚さは第１の厚
さより大きい。ステップ１４４および１４８は、集積回
路材料を２つの中間レベルまで除去することを含む。こ
こで、第１の中間レベルはステップ１４２で形成された
開口部の下に位置し、第２の中間レベルはステップ１４
６で形成された開口部の下に位置しており、第２の中間
レベルの方が第１の中間レベルよりも表面に近い。
１４２で形成されるレジストプロフィールは第１の厚さ
および第２の厚さを有しており、第２の厚さは第１の厚
さより大きい。ステップ１４４および１４８は、集積回
路材料を２つの中間レベルまで除去することを含む。こ
こで、第１の中間レベルはステップ１４２で形成された
開口部の下に位置し、第２の中間レベルはステップ１４
６で形成された開口部の下に位置しており、第２の中間
レベルの方が第１の中間レベルよりも表面に近い。
【００７１】発明の好適な実施態様において、ステップ
１４４は、ステップ１４２で形成された開口部下の集積
回路材料を、所定の中間レベルまで除去することを含ん
でいる。また、ステップ１４８は、ステップ１４６で形
成された開口部下の集積回路材料を、第２の中間レベル
まで除去することおよび、ステップ１４２で形成された
開口部下の集積回路材料を、ステップ１４４における所
定の中間レベルから第１の中間レベルまで更に除去する
ことを含んでいる。
１４４は、ステップ１４２で形成された開口部下の集積
回路材料を、所定の中間レベルまで除去することを含ん
でいる。また、ステップ１４８は、ステップ１４６で形
成された開口部下の集積回路材料を、第２の中間レベル
まで除去することおよび、ステップ１４２で形成された
開口部下の集積回路材料を、ステップ１４４における所
定の中間レベルから第１の中間レベルまで更に除去する
ことを含んでいる。
【００７２】ウエハが集積回路材料中、２つの中間レベ
ルにおいて接続領域を有し、ステップ１４４および１４
８が集積回路材料を３つの中間レベルまで除去すること
を含むことは、本発明の一特徴である。ステップ１４４
は、集積回路材料を除去して第２の中間レベルに位置す
る第２の接続領域に達する相互接続部を形成することを
含み、ステップ１４８は、ステップ１４４で除去された
集積回路材料から更に集積回路材料を除去し、第１の中
間レベルに位置する第１の接続領域に達する相互接続部
を形成することを含み、ステップ１４８は、集積回路材
料を除去して、ステップ１４６において形成された開口
部の下に溝を形成することを更に含む。
ルにおいて接続領域を有し、ステップ１４４および１４
８が集積回路材料を３つの中間レベルまで除去すること
を含むことは、本発明の一特徴である。ステップ１４４
は、集積回路材料を除去して第２の中間レベルに位置す
る第２の接続領域に達する相互接続部を形成することを
含み、ステップ１４８は、ステップ１４４で除去された
集積回路材料から更に集積回路材料を除去し、第１の中
間レベルに位置する第１の接続領域に達する相互接続部
を形成することを含み、ステップ１４８は、集積回路材
料を除去して、ステップ１４６において形成された開口
部の下に溝を形成することを更に含む。
【００７３】本発明の一特徴は、集積回路中の３つ以上
の中間レベルに位置する接続領域を有するウエハにおい
ても、ステップ１４４および１４８において同じ方法を
用いて集積回路材料を４つ以上の中間レベルまで除去し
得ることである。図１２〜図１７で説明した方法と同様
な方法で、レジストパターンを誘電体表面上に形成し、
第１の誘電体エッチングを行う。３つ以上の開口がレジ
ストに設けられた開口部を通して形成される。相互接続
部のうちいくつかは誘電体中の接続領域に達してもよ
い。または、この工程では全ての相互接続部を形成し始
めるだけとし、次の誘電体エッチング工程において相互
接続部を完成させてもよい。次に、レジストエッチング
を行って誘電体表面に達する開口部をレジストに設け
る。次の工程である第２の誘電体エッチングによって、
新しく露出した表面領域をエッチングすることによって
溝を形成する。この溝は、第１のエッチング工程で形成
を始めたビアホールの全てまたはいくつかの上にわたっ
ていることが多い。第２のエッチング工程において相互
接続部が完成される。使用されるエッチャントは、接続
領域に用いられる材料に対して誘電体材料を選択的にエ
ッチングするため、誘電体表面に近い接続領域は、その
上に位置する相互接続部がそれ以上続いて形成されるこ
とをストップする役割を果たす。エッチングは、すべて
の相互接続部が接続領域に達するまで続けられる。
の中間レベルに位置する接続領域を有するウエハにおい
ても、ステップ１４４および１４８において同じ方法を
用いて集積回路材料を４つ以上の中間レベルまで除去し
得ることである。図１２〜図１７で説明した方法と同様
な方法で、レジストパターンを誘電体表面上に形成し、
第１の誘電体エッチングを行う。３つ以上の開口がレジ
ストに設けられた開口部を通して形成される。相互接続
部のうちいくつかは誘電体中の接続領域に達してもよ
い。または、この工程では全ての相互接続部を形成し始
めるだけとし、次の誘電体エッチング工程において相互
接続部を完成させてもよい。次に、レジストエッチング
を行って誘電体表面に達する開口部をレジストに設け
る。次の工程である第２の誘電体エッチングによって、
新しく露出した表面領域をエッチングすることによって
溝を形成する。この溝は、第１のエッチング工程で形成
を始めたビアホールの全てまたはいくつかの上にわたっ
ていることが多い。第２のエッチング工程において相互
接続部が完成される。使用されるエッチャントは、接続
領域に用いられる材料に対して誘電体材料を選択的にエ
ッチングするため、誘電体表面に近い接続領域は、その
上に位置する相互接続部がそれ以上続いて形成されるこ
とをストップする役割を果たす。エッチングは、すべて
の相互接続部が接続領域に達するまで続けられる。
【００７４】本発明の好適な実施態様は、ステップ１４
８に続いて、表面上に残存したレジストプロフィールを
除去し、集積回路材料が除去されたウエハ中の部分に導
電性材料を堆積することによってステップ１４４および
１４８において表面から第１および第２の接続領域に達
する電気接続相互接続部を形成し、またステップ１４８
において形成された溝の中に導電性材料を堆積すること
によって、第３の中間レベルと表面との間に配線を形成
するための更なる工程を含む。この方法は更に、埋めら
れた導電性接続部を含む表面を磨くことによって、所定
の平らさを有する平滑な表面を形成し、表面からウエハ
中の複数のレベルまでの電気的接続を行う工程を含む。
表面は次に、典型的には周知のＣＭＰプロセスによって
仕上げられる。
８に続いて、表面上に残存したレジストプロフィールを
除去し、集積回路材料が除去されたウエハ中の部分に導
電性材料を堆積することによってステップ１４４および
１４８において表面から第１および第２の接続領域に達
する電気接続相互接続部を形成し、またステップ１４８
において形成された溝の中に導電性材料を堆積すること
によって、第３の中間レベルと表面との間に配線を形成
するための更なる工程を含む。この方法は更に、埋めら
れた導電性接続部を含む表面を磨くことによって、所定
の平らさを有する平滑な表面を形成し、表面からウエハ
中の複数のレベルまでの電気的接続を行う工程を含む。
表面は次に、典型的には周知のＣＭＰプロセスによって
仕上げられる。
【００７５】発明の好適な実施態様において、接続部に
用いられる導電性材料は、ＣＶＤ銅およびタングステン
からなる群より選択され、集積回路材料は、二酸化シリ
コン、テトラエチルオルトシリケート（ＴＥＯＳ）、酸
化シラン、窒化ホウ素（ＢＮ）、および窒化物からなる
群より選択される。更に、ステップ１４２においてレジ
ストプロフィール中に形成される開口部の幅は５μｍ未
満であり、ステップ１４４および１４８は５μｍ未満の
幅を有する相互接続部を形成することを含んでいること
は、本発明の一特徴である。フォトレジストパターンに
おける要素の解像度を向上させるために位相シフトレチ
クルを用いた場合の従来技術のプロセスにおける、要素
寸法の現在の水準は、約０．２５μｍである。同じ相シ
フトによる解像度改善法が、前述の係属出願Serial No.
08/660,870、Docket No. SMT 166およびSerial No.08/
665,013、Docket No. SMT 234に記載されたマルチレベ
ルレチクルおよびフォトレジストパターンの設計におい
て導入されている。本発明の方法による相互接続部の解
像度は、レジストパターンに固有の解像度によってのみ
制限されるため、フォトレジストマスク解像度が向上す
るにつれ、従来プロセスのそれに追随することができ
る。
用いられる導電性材料は、ＣＶＤ銅およびタングステン
からなる群より選択され、集積回路材料は、二酸化シリ
コン、テトラエチルオルトシリケート（ＴＥＯＳ）、酸
化シラン、窒化ホウ素（ＢＮ）、および窒化物からなる
群より選択される。更に、ステップ１４２においてレジ
ストプロフィール中に形成される開口部の幅は５μｍ未
満であり、ステップ１４４および１４８は５μｍ未満の
幅を有する相互接続部を形成することを含んでいること
は、本発明の一特徴である。フォトレジストパターンに
おける要素の解像度を向上させるために位相シフトレチ
クルを用いた場合の従来技術のプロセスにおける、要素
寸法の現在の水準は、約０．２５μｍである。同じ相シ
フトによる解像度改善法が、前述の係属出願Serial No.
08/660,870、Docket No. SMT 166およびSerial No.08/
665,013、Docket No. SMT 234に記載されたマルチレベ
ルレチクルおよびフォトレジストパターンの設計におい
て導入されている。本発明の方法による相互接続部の解
像度は、レジストパターンに固有の解像度によってのみ
制限されるため、フォトレジストマスク解像度が向上す
るにつれ、従来プロセスのそれに追随することができ
る。
【００７６】本発明の一変形例において、ステップ１４
２の前に、所定の厚さを有しており犠牲的に使用される
バッファ層を、表面上に形成する新しい工程が含まれ
る。このバッファ層はレジストプロフィールおよび集積
回路材料とは異なる除去選択性を有することによって、
レジストプロフィールおよびバッファ層で集積回路材料
の除去を制御することができる。本発明のこの変形例の
一特徴は、ウエハが２つの中間レベルにおいて接続領域
を有し、集積回路材料が３つの中間レベルまで除去され
ることである。
２の前に、所定の厚さを有しており犠牲的に使用される
バッファ層を、表面上に形成する新しい工程が含まれ
る。このバッファ層はレジストプロフィールおよび集積
回路材料とは異なる除去選択性を有することによって、
レジストプロフィールおよびバッファ層で集積回路材料
の除去を制御することができる。本発明のこの変形例の
一特徴は、ウエハが２つの中間レベルにおいて接続領域
を有し、集積回路材料が３つの中間レベルまで除去され
ることである。
【００７７】好適な実施態様において、ウエハは２つの
中間レベルにおいて２つの接続領域を有しており、集積
回路材料はステップ１４４において３つの中間レベルま
で除去される。ステップ１４４は、ステップ１４２でレ
ジストプロフィールに形成された開口部の下のバッファ
層を除去して所定の表面領域を露出させ、表面領域を除
去することによって所定の中間レベルに達する相互接続
部を形成することを含む。また、ステップ１４６は、バ
ッファ層の所定領域を露出させることを含み、ステップ
１４８は、ステップ１４６でレジストプロフィールに形
成された開口部の下の所定のバッファ層領域を除去する
ことを含む。また、ステップ１４８は、ステップ１４２
において形成された開口部の下の領域から集積回路材料
を更に除去することによって、第１の中間レベルに位置
する第１の接続領域および第２の中間レベルに位置する
第２の接続領域に達する相互接続部を形成することを含
み、ステップ１４８は、ステップ１４６において形成さ
れた開口部の下の集積回路材料を除去することによっ
て、表面から第３の中間レベルに達する溝を形成するこ
とを更に含む。
中間レベルにおいて２つの接続領域を有しており、集積
回路材料はステップ１４４において３つの中間レベルま
で除去される。ステップ１４４は、ステップ１４２でレ
ジストプロフィールに形成された開口部の下のバッファ
層を除去して所定の表面領域を露出させ、表面領域を除
去することによって所定の中間レベルに達する相互接続
部を形成することを含む。また、ステップ１４６は、バ
ッファ層の所定領域を露出させることを含み、ステップ
１４８は、ステップ１４６でレジストプロフィールに形
成された開口部の下の所定のバッファ層領域を除去する
ことを含む。また、ステップ１４８は、ステップ１４２
において形成された開口部の下の領域から集積回路材料
を更に除去することによって、第１の中間レベルに位置
する第１の接続領域および第２の中間レベルに位置する
第２の接続領域に達する相互接続部を形成することを含
み、ステップ１４８は、ステップ１４６において形成さ
れた開口部の下の集積回路材料を除去することによっ
て、表面から第３の中間レベルに達する溝を形成するこ
とを更に含む。
【００７８】本発明の一特徴は、犠牲的に使用されるバ
ッファ層が、隣接する集積回路材料とは異なる除去選択
性を有するシリコン、金属、半導体および誘電体からな
る群より選択されることである。バッファ層は、その下
に位置する誘電体を、フォトレジストが形成される以前
またはフォトレジストが除去された以後に行われる処理
工程から保護しなければならないときに使用される。バ
ッファ層はまた、誘電体のIC材料中へのエッチングの制
御性を高めるために任意のプロセスに使用されてもよ
い。
ッファ層が、隣接する集積回路材料とは異なる除去選択
性を有するシリコン、金属、半導体および誘電体からな
る群より選択されることである。バッファ層は、その下
に位置する誘電体を、フォトレジストが形成される以前
またはフォトレジストが除去された以後に行われる処理
工程から保護しなければならないときに使用される。バ
ッファ層はまた、誘電体のIC材料中へのエッチングの制
御性を高めるために任意のプロセスに使用されてもよ
い。
【００７９】図２６は、本発明の方法の工程を説明する
より詳細なフローチャートである。ステップ１６０は、
複数の中間レベルおよび表面を有する酸化物層を含む、
集積回路中間レベル誘電体を用意する工程である。ステ
ップ１６２は、前記表面上に、第２の厚さが第１の厚さ
よりも大きいような２つの厚さを有しており、所定の表
面領域を露出させるための開口部が貫通しており、前記
酸化物とは異なるエッチング選択性を有するフォトレジ
ストパターンを形成する工程である。ステップ１６４
は、ステップ１６２で露出した表面領域をＣ2Ｆ6でエッ
チングすることにより、酸化物内にビアホールを形成し
始める工程である。ステップ１６６は、フォトレジスト
を１０℃〜−１０℃の温度でエッチングすることによっ
て、第１の厚さより厚く第２の厚さより薄い層をフォト
レジストにわたって除去し、フォトレジストのエッチン
グの結果として所定の表面領域を露出させる工程であ
る。
より詳細なフローチャートである。ステップ１６０は、
複数の中間レベルおよび表面を有する酸化物層を含む、
集積回路中間レベル誘電体を用意する工程である。ステ
ップ１６２は、前記表面上に、第２の厚さが第１の厚さ
よりも大きいような２つの厚さを有しており、所定の表
面領域を露出させるための開口部が貫通しており、前記
酸化物とは異なるエッチング選択性を有するフォトレジ
ストパターンを形成する工程である。ステップ１６４
は、ステップ１６２で露出した表面領域をＣ2Ｆ6でエッ
チングすることにより、酸化物内にビアホールを形成し
始める工程である。ステップ１６６は、フォトレジスト
を１０℃〜−１０℃の温度でエッチングすることによっ
て、第１の厚さより厚く第２の厚さより薄い層をフォト
レジストにわたって除去し、フォトレジストのエッチン
グの結果として所定の表面領域を露出させる工程であ
る。
【００８０】ステップ１６８は、ステップ１６６で露出
した表面領域をＣ3Ｆ8でエッチングすることにより、酸
化物内に、表面から酸化物内の所定の中間レベルに達す
る溝を形成し、ステップ１６４で形成開始したビアホー
ルを更にエッチングすることにより、シリコン層に至る
貫通孔を酸化物に形成する工程である。ステップ１７０
は、本方法によって得られる生産物であり、酸化物を除
去することによりマルチレベルパターンを酸化物中に転
写した集積回路中間レベル誘電体である。
した表面領域をＣ3Ｆ8でエッチングすることにより、酸
化物内に、表面から酸化物内の所定の中間レベルに達す
る溝を形成し、ステップ１６４で形成開始したビアホー
ルを更にエッチングすることにより、シリコン層に至る
貫通孔を酸化物に形成する工程である。ステップ１７０
は、本方法によって得られる生産物であり、酸化物を除
去することによりマルチレベルパターンを酸化物中に転
写した集積回路中間レベル誘電体である。
【００８１】以下に、Centura 5300高密度プラズマ（Ｈ
ＤＰ）エッチングチャンバを用いた２レベルダマシンエ
ッチングプロセスを詳細に説明する。プロセスの各工程
のためのチャンバ条件を表１にまとめる。
ＤＰ）エッチングチャンバを用いた２レベルダマシンエ
ッチングプロセスを詳細に説明する。プロセスの各工程
のためのチャンバ条件を表１にまとめる。
【００８２】チャンバは、６工程の全てに共通する条件
をいくつか有している。ウエハ温度を調節するための裏
面冷却ヘリウムは、１６Ｔｏｒｒの圧力に設定される。
チャンバのルーフ温度は２６０℃に維持され、壁面温度
は２００℃に維持される。基板を保持するチャックは、
−５℃の温度に維持される。
をいくつか有している。ウエハ温度を調節するための裏
面冷却ヘリウムは、１６Ｔｏｒｒの圧力に設定される。
チャンバのルーフ温度は２６０℃に維持され、壁面温度
は２００℃に維持される。基板を保持するチャックは、
−５℃の温度に維持される。
【００８３】
【表１】
【００８４】ステップ１において、ビアエッチングは、
２０立方センチメートル毎秒(標準状態)（ｓｃｃｍ）の
フローレートでC2F6を用いて行われる。プラズマは、１
３．５６メガヘルツ（ＭＨｚ）の高周波（ＲＦ）出力約
２８００ワット（Ｗ）およびチャック上のバイアス８０
０Ｗで生成される。スロットル弁は３０％に固定され、
圧力を約３．５ミリＴｏｒｒ（ｍＴ）に設定している。
プロセスは、約６５秒間続けられる。ステップ１の間、
図８において説明したように、フォトレジストの開口部
を通して誘電体表面がエッチングされる。
２０立方センチメートル毎秒(標準状態)（ｓｃｃｍ）の
フローレートでC2F6を用いて行われる。プラズマは、１
３．５６メガヘルツ（ＭＨｚ）の高周波（ＲＦ）出力約
２８００ワット（Ｗ）およびチャック上のバイアス８０
０Ｗで生成される。スロットル弁は３０％に固定され、
圧力を約３．５ミリＴｏｒｒ（ｍＴ）に設定している。
プロセスは、約６５秒間続けられる。ステップ１の間、
図８において説明したように、フォトレジストの開口部
を通して誘電体表面がエッチングされる。
【００８５】ステップ２は、ステップ１のビアエッチン
グからステップ３の第１レジストエッチングへの移行の
バイアス遅延である。エッチングガスとして、酸素を９
０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは
約２８００Ｗであり、バイアスは８００Ｗである。スロ
ットル弁は１００％に設定され、約２ｍＴの圧力で３秒
間放電を行う。
グからステップ３の第１レジストエッチングへの移行の
バイアス遅延である。エッチングガスとして、酸素を９
０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは
約２８００Ｗであり、バイアスは８００Ｗである。スロ
ットル弁は１００％に設定され、約２ｍＴの圧力で３秒
間放電を行う。
【００８６】ステップ３の第１のレジストエッチングに
おいて、酸素を１００ｓｃｃｍのフローレートで用い
る。ＲＦ出力レベルは約２５００Ｗであり、バイアスは
１３０Ｗである。スロットル弁は２０％に設定され、約
１２ｍＴの圧力で１５秒間放電を行う。ステップ３にお
いて、誘電体を覆うレジストを部分的に除去して図９に
示すように誘電体表面を露出させる。
おいて、酸素を１００ｓｃｃｍのフローレートで用い
る。ＲＦ出力レベルは約２５００Ｗであり、バイアスは
１３０Ｗである。スロットル弁は２０％に設定され、約
１２ｍＴの圧力で１５秒間放電を行う。ステップ３にお
いて、誘電体を覆うレジストを部分的に除去して図９に
示すように誘電体表面を露出させる。
【００８７】ステップ４の配線エッチングは、C3F8を２
０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは
約２８００Ｗであり、バイアスは８００Ｗである。スロ
ットル弁は３０％に固定され、約４．５ｍＴの圧力で４
０秒間放電を行う。ステップ４において、図１０に示す
ように、ステップ３で露出した誘電体表面を誘電体中の
第２の中間レベルまでエッチングする。
０ｓｃｃｍのフローレートで用いる。ＲＦ出力レベルは
約２８００Ｗであり、バイアスは８００Ｗである。スロ
ットル弁は３０％に固定され、約４．５ｍＴの圧力で４
０秒間放電を行う。ステップ４において、図１０に示す
ように、ステップ３で露出した誘電体表面を誘電体中の
第２の中間レベルまでエッチングする。
【００８８】ステップ５は、ステップ４の配線エッチン
グからステップ６のレジスト剥離への移行のバイアス遅
延である。エッチングガスとして、酸素を９０ｓｃｃｍ
のフローレートで用いる。ＲＦ出力レベルは約２８００
Ｗであり、バイアスは８００Ｗである。スロットル弁は
１００％に設定され、約２ｍＴの圧力で３秒間放電を行
う。
グからステップ６のレジスト剥離への移行のバイアス遅
延である。エッチングガスとして、酸素を９０ｓｃｃｍ
のフローレートで用いる。ＲＦ出力レベルは約２８００
Ｗであり、バイアスは８００Ｗである。スロットル弁は
１００％に設定され、約２ｍＴの圧力で３秒間放電を行
う。
【００８９】ステップ６のレジスト剥離において、酸素
を１００ｓｃｃｍのフローレートで用いる。ＲＦ出力レ
ベルは約２５００Ｗであり、バイアスは１３０Ｗであ
る。スロットル弁は２０％に設定され、約１２ｍＴの圧
力で３０秒間放電を行う。ステップ６において、誘電体
を覆うレジストを完全に除去して、図１１に示すように
相互接続部および配線をＣＶＤ銅で埋める準備を行う。
を１００ｓｃｃｍのフローレートで用いる。ＲＦ出力レ
ベルは約２５００Ｗであり、バイアスは１３０Ｗであ
る。スロットル弁は２０％に設定され、約１２ｍＴの圧
力で３０秒間放電を行う。ステップ６において、誘電体
を覆うレジストを完全に除去して、図１１に示すように
相互接続部および配線をＣＶＤ銅で埋める準備を行う。
【００９０】本発明の方法は、銅またはその他の金属ま
たは金属化合物で形成され、誘電体中の複数の層に達す
る相互接続部および溝状の接続部を、ダマシンプロセス
を用いて形成する際において有用である。本発明の方法
を２レベルのフォトレジストパターンについて詳細に説
明したが、本方法は３つ以上の厚さを有するフォトレジ
ストを使用して誘電体中の３つ以上の中間レベルに達す
る接続部を形成することにも適用できる。２レベルのレ
ジストプロフィール法におけるのと同様に、単一のレジ
ストプロフィールを用いて集積回路材料中の複数のレベ
ルにアクセスすることが可能である。表面には、フォト
レジスト中の開口部を介した第１のエッチングプロセス
処理が施される。次にフォトレジストを部分的に除去し
て集積回路材料の別の表面領域を露出させる。新しく露
出した表面領域を、例えばC2F6を用いてエッチングする
ことにより、ポリマーの生成を防ぐ。また、第２のIC材
料エッチングにおいて第１の相互接続部を更にエッチン
グする。第２のIC材料エッチングに続いて、フォトレジ
ストプロフィールをエッチングして表面領域を露出さ
せ、少なくともフォトレジストを部分的に残して表面の
他の領域を保護する。新しく露出した表面領域を次にエ
ッチングする。第１のエッチング中に形成された相互接
続部でその下に位置する接続部に達していないものは、
この工程においてエッチングされて完成する。
たは金属化合物で形成され、誘電体中の複数の層に達す
る相互接続部および溝状の接続部を、ダマシンプロセス
を用いて形成する際において有用である。本発明の方法
を２レベルのフォトレジストパターンについて詳細に説
明したが、本方法は３つ以上の厚さを有するフォトレジ
ストを使用して誘電体中の３つ以上の中間レベルに達す
る接続部を形成することにも適用できる。２レベルのレ
ジストプロフィール法におけるのと同様に、単一のレジ
ストプロフィールを用いて集積回路材料中の複数のレベ
ルにアクセスすることが可能である。表面には、フォト
レジスト中の開口部を介した第１のエッチングプロセス
処理が施される。次にフォトレジストを部分的に除去し
て集積回路材料の別の表面領域を露出させる。新しく露
出した表面領域を、例えばC2F6を用いてエッチングする
ことにより、ポリマーの生成を防ぐ。また、第２のIC材
料エッチングにおいて第１の相互接続部を更にエッチン
グする。第２のIC材料エッチングに続いて、フォトレジ
ストプロフィールをエッチングして表面領域を露出さ
せ、少なくともフォトレジストを部分的に残して表面の
他の領域を保護する。新しく露出した表面領域を次にエ
ッチングする。第１のエッチング中に形成された相互接
続部でその下に位置する接続部に達していないものは、
この工程においてエッチングされて完成する。
【００９１】本発明の範囲に属する他の改変および変形
例もまた当業者には明らかであろう。
例もまた当業者には明らかであろう。
【００９２】
【発明の効果】本発明によれば、IC誘電体の表面下の少
なくとも２つの異なる中間レベルにおいて相互接続部お
よび接続部を形成するために複数のレベルを有する１つ
のレジストプロフィールを使用することによって、従来
のデュアルダマシン法において必要であった複数のフォ
トレジストマスクの位置合わせが不要になる。この結
果、従来のデュアルダマシン法と比較して工程数および
複雑さを減少させることが出来、歩留まりが向上し、よ
り均一な製品を得ることが可能になる。また、従来の単
一レベルレジストプロフィールエッチングプロセスで達
成可能な相互接続部幅および要素解像度を達成すること
も出来る。
なくとも２つの異なる中間レベルにおいて相互接続部お
よび接続部を形成するために複数のレベルを有する１つ
のレジストプロフィールを使用することによって、従来
のデュアルダマシン法において必要であった複数のフォ
トレジストマスクの位置合わせが不要になる。この結
果、従来のデュアルダマシン法と比較して工程数および
複雑さを減少させることが出来、歩留まりが向上し、よ
り均一な製品を得ることが可能になる。また、従来の単
一レベルレジストプロフィールエッチングプロセスで達
成可能な相互接続部幅および要素解像度を達成すること
も出来る。
【図１】図１は、従来技術による、第１のフォトレジス
トプロフィールを上に設けたIC中間レベル誘電体の部分
断面図である。
トプロフィールを上に設けたIC中間レベル誘電体の部分
断面図である。
【図２】図２は、図１の従来技術によるIC誘電体の、表
面から誘電体中の第１の中間レベルに位置する接触領域
に達する相互接続部が形成された状態を示す、部分断面
図である。
面から誘電体中の第１の中間レベルに位置する接触領域
に達する相互接続部が形成された状態を示す、部分断面
図である。
【図３】図３は、図２の従来技術によるIC誘電体の、第
２のフォトレジストプロフィールが上に設けられた状態
を示す、部分断面図である。
２のフォトレジストプロフィールが上に設けられた状態
を示す、部分断面図である。
【図４】図４は、図３の従来技術によるIC誘電体の、第
２の中間レベルに達する開口部が誘電体中に設けられた
状態を示す、部分断面図である。
２の中間レベルに達する開口部が誘電体中に設けられた
状態を示す、部分断面図である。
【図５】図５は、図４の従来技術によるIC誘電体の、上
に設けられたレジストプロフィールを剥離した状態を示
す部分断面図である。
に設けられたレジストプロフィールを剥離した状態を示
す部分断面図である。
【図６】図６は、図５の従来技術によるIC誘電体の、表
面をIC基板中の２つの中間レベルに接続するために導電
性材料によって埋められた状態を示す、部分断面図であ
る。
面をIC基板中の２つの中間レベルに接続するために導電
性材料によって埋められた状態を示す、部分断面図であ
る。
【図７】図７は、第１の中間レベルにおいて接続領域を
有しており、その上に２レベルのフォトレジストプロフ
ィールを設けたIC中間レベル誘電体を示す部分断面図で
ある。
有しており、その上に２レベルのフォトレジストプロフ
ィールを設けたIC中間レベル誘電体を示す部分断面図で
ある。
【図８】図８は、図７のIC誘電体において、表面からIC
誘電体内の第１の中間レベルに位置する接続領域まで延
びる相互接続部を形成した状態を示す、部分断面図であ
る。
誘電体内の第１の中間レベルに位置する接続領域まで延
びる相互接続部を形成した状態を示す、部分断面図であ
る。
【図９】図９は、図８のIC誘電体において、フォトレジ
ストの一層を除去して所定の表面領域を露出させた状態
を示す、部分断面図である。
ストの一層を除去して所定の表面領域を露出させた状態
を示す、部分断面図である。
【図１０】図１０は、図９のIC誘電体において、露出し
た表面領域からIC誘電体中の第２の中間レベル状態まで
延びる開口部を形成した状態を示す、部分断面図であ
る。
た表面領域からIC誘電体中の第２の中間レベル状態まで
延びる開口部を形成した状態を示す、部分断面図であ
る。
【図１１】図１１は、図１０のIC誘電体において、誘電
体中の集積回路材料が除去された領域に導電性材料を形
成することによって、IC誘電体中の２つの中間レベルに
おいて接続部を形成した状態を示す、部分断面図であ
る。
体中の集積回路材料が除去された領域に導電性材料を形
成することによって、IC誘電体中の２つの中間レベルに
おいて接続部を形成した状態を示す、部分断面図であ
る。
【図１２】図１２は、２つの中間レベルにおいて接続領
域を有し、上に２レベルのレジストプロフィールを設け
たIC誘電体を示す部分断面図である。
域を有し、上に２レベルのレジストプロフィールを設け
たIC誘電体を示す部分断面図である。
【図１３】図１３は、図１２のIC誘電体において相互接
続部が形成された状態を示す、部分断面図である。
続部が形成された状態を示す、部分断面図である。
【図１４】図１４は、図１３のIC誘電体において、フォ
トレジストの一層が除去されて表面領域が露出した状態
を示す、部分断面図である。
トレジストの一層が除去されて表面領域が露出した状態
を示す、部分断面図である。
【図１５】図１５は、図１４のIC誘電体において、露出
した表面から第３の中間レベルまで延びる溝が形成さ
れ、第１の中間レベルに位置する第１の接続領域まで達
する相互接続部が完成した状態を示す、部分断面図であ
る。
した表面から第３の中間レベルまで延びる溝が形成さ
れ、第１の中間レベルに位置する第１の接続領域まで達
する相互接続部が完成した状態を示す、部分断面図であ
る。
【図１６】図１６は、図１５のIC誘電体においてフォト
レジストプロフィールが剥離された状態を示す、部分断
面図である。
レジストプロフィールが剥離された状態を示す、部分断
面図である。
【図１７】図１７は、図１６のIC誘電体において、誘電
体中の誘電体材料が除去された領域に導電性材料が堆積
され、表面から第１、第２および第３の中間レベルに達
する電気的接続部が得られた状態を示す、部分断面図で
ある。
体中の誘電体材料が除去された領域に導電性材料が堆積
され、表面から第１、第２および第３の中間レベルに達
する電気的接続部が得られた状態を示す、部分断面図で
ある。
【図１８】図１８は、２つの異なる中間レベルにおいて
２つの接続領域を有し、その上にバッファ層およびフォ
トレジストプロフィールが設けられたIC中間レベル誘電
体を示す、部分断面図である。
２つの接続領域を有し、その上にバッファ層およびフォ
トレジストプロフィールが設けられたIC中間レベル誘電
体を示す、部分断面図である。
【図１９】図１９は、図１８のIC誘電体において、誘電
体中の所定の中間レベルに達する相互接続部が形成され
た状態を示す、部分断面図である。
体中の所定の中間レベルに達する相互接続部が形成され
た状態を示す、部分断面図である。
【図２０】図２０は、図１９のIC誘電体において、フォ
トレジストの一層が除去されてバッファ層表面領域が露
出した状態を示す、部分断面図である。
トレジストの一層が除去されてバッファ層表面領域が露
出した状態を示す、部分断面図である。
【図２１】図２１は、図２０のIC誘電体において、露出
したバッファ層表面領域が除去され、所定の中間レベル
に達する溝が形成され、２つの接続領域に達する相互接
続部が形成された状態を示す、部分断面図である。
したバッファ層表面領域が除去され、所定の中間レベル
に達する溝が形成され、２つの接続領域に達する相互接
続部が形成された状態を示す、部分断面図である。
【図２２】図２２は、図２１のIC誘電体において、残存
しているフォトレジストおよびバッファ層が剥離された
状態を示す、部分断面図である。
しているフォトレジストおよびバッファ層が剥離された
状態を示す、部分断面図である。
【図２３】図２３は、図２２のIC誘電体において、誘電
体中の誘電体材料が除去された領域に導電性物質が堆積
され、第１および第２の接続領域にそれぞれ達する電気
的相互接続部ならびに２つの相互接続部を接続する配線
が形成された状態を示す、部分断面図である。
体中の誘電体材料が除去された領域に導電性物質が堆積
され、第１および第２の接続領域にそれぞれ達する電気
的相互接続部ならびに２つの相互接続部を接続する配線
が形成された状態を示す、部分断面図である。
【図２４】図２４は、本発明の方法における各工程を示
すフローチャートである。
すフローチャートである。
【図２５】図２５は、本発明の別の特徴による各工程を
説明するフローチャートである。
説明するフローチャートである。
【図２６】図２６は、本発明の方法の工程を説明するよ
り詳細なフローチャートである。
り詳細なフローチャートである。
３４ 接続領域 ３６ レジストプロフィール ３８ 第２の厚さ ４０ 第１の厚さ ４２ 開口部 ４４ 表面領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツウエ ヌエン アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 171エスティ ー プレイス 1603 (72)発明者 シエン テン ヒス アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー トロウト コ ート 2216 (72)発明者 ジャー−シェン マア アメリカ合衆国 ワシントン 98684， バンクーバー， エスイー ソロモン ル ープ 1511 (72)発明者 ブルース デール ウォーリック アメリカ合衆国 オレゴン 97008， ビ ーバートン， エスダブリュー バーロウ コート 14095 (72)発明者 チン−ツム ペン アメリカ合衆国 ワシントン 98684， バンクーバー， エヌイー 159ティーエ イチ アベニュー 2014
Claims (27)
- 【請求項１】 表面を有する複数のレベルの集積回路材
料を含む集積回路ウエハにおいて、表面から該集積回路
材料内の複数の中間レベルに達する電気的な接続部を形
成するための方法であって、 ａ）複数の所定の厚さを有しており所定の表面領域を露
出させるための開口部が貫通しているレジストプロフィ
ールを、該表面上に形成するステップと、 ｂ）該ステップａ）において該レジストプロフィール中
に形成された該開口部下の集積回路材料を除去するステ
ップと、 ｃ）該レジストプロフィールの所定部分を除去すること
によって、所定の表面領域を露出させる開口部を形成す
るステップと、 ｄ）該ステップｃ）において形成された該開口部下の集
積回路材料を除去することによって、上に設けられた該
レジストプロフィールの形状をほぼ再生するステップ
と、 を有する方法。 - 【請求項２】 前記ステップａ）において形成される前
記レジストプロフィールは第１の厚さおよび第２の厚さ
を有しており、該第２の厚さは該第１の厚さより大き
く、前記ステップｂ）および前記ステップｄ）は、集積
回路材料を２つの中間レベルまで除去することを含み、
第１の中間レベルは該ステップａ）で形成された前記開
口部の下に位置し、第２の中間レベルは前記ステップ
ｃ）で形成された開口部の下に位置しており、該第２の
中間レベルの方が該第１の中間レベルよりも前記表面に
近い、 請求項１に記載の方法。 - 【請求項３】 前記ステップｂ）は、前記ステップａ）
で形成された前記開口部下の集積回路材料を、所定の中
間レベルまで除去することを含んでおり、前記ステップ
ｄ）は、前記ステップｃ）で形成された前記開口部下の
集積回路材料を前記第２の中間レベルまで除去するこ
と、および該ステップａ）において形成された前記開口
部下の集積回路材料を該ステップｂ）における所定の中
間レベルから前記第１の中間レベルまで更に除去するこ
とを含んでいる、 請求項２に記載の方法。 - 【請求項４】 前記ウエハが前記集積回路材料中、２つ
の中間レベルにおいて接続領域を有し、前記ステップ
ｂ）および前記ステップｄ）が集積回路材料を３つの中
間レベルまで除去することを含む、請求項３に記載の方
法。 - 【請求項５】 前記ステップｂ）は、集積回路材料を除
去して第２の中間レベルに位置する第２の接続領域に達
する相互接続部を形成することを含み、前記ステップ
ｄ）は、該ステップｂ）で除去された集積回路材料から
更に集積回路材料を除去し、第１の中間レベルに位置す
る第１の接続領域に達する相互接続部を形成することを
含み、該ステップｄ）は、集積回路材料を除去して、前
記ステップｃ）において形成された開口部の下に溝を形
成することを含む、 請求項４に記載の方法。 - 【請求項６】 前記ステップｄ）に続いて、 ｅ）前記表面上に残存するレジストプロフィールを除去
するステップと、 ｆ）前記ステップｂ）および該ステップｄ）において集
積回路材料が除去された前記ウエハ中の部分に導電性材
料を堆積することによって、該表面から前記第１および
第２の接続領域に達する電気接続相互接続部を形成し、
該ステップｄ）において形成された前記溝の中に導電性
材料を堆積することによって、前記第３の中間レベルと
前記表面との間に配線を形成するステップと、 ｇ）該埋められた導電性接続部を含む前記表面を磨くこ
とによって、所定の平らさを有する平滑な表面を形成
し、前記ウエハ中の複数のレベルから前記表面までの電
気的接続を行うステップと、 を更に含む、請求項５に記載の方法。 - 【請求項７】 ポリマー副生成物の生成を最小にするよ
うに選択されたエッチャントを用いて前記ステップｂ）
のエッチングを行う、請求項１に記載の方法。 - 【請求項８】 前記接続部に用いられる前記導電性材料
は、ＣＶＤ銅およびタングステンからなる群より選択さ
れ、 前記集積回路材料は、二酸化シリコン、ＴＥＯＳ酸化
物、酸化シラン、ＢＮ、および窒化物からなる群より選
択される、請求項１に記載の方法。 - 【請求項９】 前記ステップａ）において前記レジスト
プロフィール中に形成される前記開口部の幅は５μｍ未
満であり、前記ステップｂ）および前記ステップｄ）は
５μｍ未満の幅を有する相互接続部を形成することを含
んでいる、請求項１に記載の方法。 - 【請求項１０】 前記ステップｃ）のエッチングを異方
性プラズマエッチングによって行う、請求項１に記載の
方法。 - 【請求項１１】 前記異方性プラズマエッチングは酸素
が用いられる、請求項１０に記載の方法。 - 【請求項１２】 前記ステップｂ）のエッチングは、前
記誘電体材料をその下に位置する前記ウエハ材料に対し
て選択的にエッチングするガスを用いて行う、請求項１
に記載の方法。 - 【請求項１３】 前記ステップａ）の前に、所定の厚さ
を有しており犠牲的に使用されるバッファ層を、前記表
面上に形成する新しい工程が含み、該バッファ層は前記
レジストプロフィールおよび前記集積回路材料とは異な
る除去選択性を有することによって、該レジストプロフ
ィールおよびバッファ層で該集積回路材料の除去を制御
する、 請求項２に記載の方法。 - 【請求項１４】 前記ウエハが２つの中間レベルにおい
て接続領域を有し、前記集積回路材料が前記ステップ
ｂ）において３つの中間レベルまで除去される、請求項
１３に記載の方法。 - 【請求項１５】 前記ステップｂ）は、前記ステップ
ａ）で前記レジストプロフィールに形成された前記開口
部の下の前記バッファ層を除去して所定の表面領域を露
出させ、該表面領域を除去することによって所定の中間
レベルに達する相互接続部を形成することを含み、前記
ステップｃ）は、該バッファ層の所定領域を露出させる
ことを含み、前記ステップｄ）は、該ステップｃ）で該
レジストプロフィールに形成された前記開口部の下の所
定のバッファ層領域を除去することを含み、該ステップ
ｄ）は、該ステップａ）において形成された該開口部下
の領域から集積回路材料を更に除去することによって、
第１の中間レベルに位置する第１の接続領域および第２
の中間レベルに位置する第２の接続領域に達する相互接
続部を形成することを更に含み、該ステップｄ）は更
に、該ステップｃ）において形成された該開口部下の集
積回路材料を除去することによって、前記表面から第３
の中間レベルに達する溝を形成することを含む、請求項
１４に記載の方法。 - 【請求項１６】 前記除去される集積回路材料は、二酸
化シリコン、ＴＥＯＳ酸化物、酸化シラン、ＢＮ、およ
び窒化物からなる群より選択され、前記犠牲的に使用さ
れるバッファ層は、隣接する集積回路材料と異なる除去
選択性を有するシリコン、金属、半導体、および誘電体
からなる群より選択される、 請求項１３に記載の方法。 - 【請求項１７】 前記ウエハは前記集積回路中の３つ以
上の中間レベルに位置する接続領域を有しており、前記
ステップｂ）および前記ステップｄ）は、集積回路材料
を４つ以上の中間レベルまで除去することを含む、 請求項３に記載の方法。 - 【請求項１８】 表面を有する集積回路材料を含む集積
回路中間レベル誘電体において、該集積回路材料をエッ
チングするための方法であって、 ａ）複数の所定の厚さを有しており所定の表面領域を露
出させるための開口部が貫通しているフォトレジストパ
ターンを、該表面上に形成するステップと、 ｂ）該露出した表面領域をエッチングするステップと、 ｃ）該フォトレジストの一部を除去することによって、
所定の表面領域を露出させる開口部を形成する一方で、
該フォトレジストの一部を該表面上に残すステップと、 ｄ）ステップｂ）を繰り返すことによって、ステップ
ｃ）で露出した該表面をエッチングし、ステップｂ）で
初期エッチングされた該集積回路材料を更にエッチング
することによって、該フォトレジストパターンの形状を
ほぼ再生するように該集積回路材料をエッチングするス
テップと、 を有する方法。 - 【請求項１９】前記ステップｃ）およびステップｄ）が
複数回繰り返されることにより、前記集積回路材料が前
記表面から複数のレベルまでエッチングされる、 請求項１８に記載の方法。 - 【請求項２０】 前記フォトレジストパターンは、第２
の厚さが第１の厚さよりも大きいような２つの厚さを有
しており、前記ステップｃ）は、該第１のフォトレジス
トパターン厚さより大きい所定の厚さを有する層をエッ
チングすることにより、前記所定の表面領域を露出させ
ることを含んでいる、 請求項１８に記載の方法。 - 【請求項２１】 ポリマー副生成物の生成を最小にする
ように選択されたエッチャントを用いて前記ステップ
ｂ）のエッチングを行う、請求項１８に記載の方法。 - 【請求項２２】 前記フォトレジストは前記ステップ
ｃ）において異方性プラズマエッチングによってエッチ
ングされる、請求項１８に記載の方法。 - 【請求項２３】 前記異方性プラズマエッチングは酸素
が用いられる、請求項１８に記載の方法。 - 【請求項２４】 前記ステップａ）において前記レジス
トプロフィール中に形成される前記開口部の幅は５μｍ
未満であり、前記ステップｂ）および前記ステップｄ）
は５μｍ未満の幅を有する相互接続部を形成することを
含んでいる、請求項１８に記載の方法。 - 【請求項２５】 前記ステップｂ）のエッチングを、前
記誘電体材料をその下に位置する前記ウエハ材料に対し
て選択性にエッチングするガスを用いて行う、請求項１
８に記載の方法。 - 【請求項２６】 前記表面から前記集積回路材料中の領
域に達する電気的接続部が形成され、ステップｄ）の後
に、 ｅ）該ステップｄ）の後に残存するフォトレジストを、
前記表面から完全に除去するように剥離するステップ
と、 ｆ）前記ステップｂ）および該ステップｄ）において該
集積回路材料が除去された部分に、導電性材料を堆積す
るステップと、 を更に含む、請求項１８に記載の方法。 - 【請求項２７】 シリコン層上に設けられかつ中間レベ
ルおよび表面を有する酸化物層を含む集積回路中間レベ
ル誘電体上に、フォトレジストパターンを転写する方法
であって、 ａ）該表面上に、第２の厚さが第１の厚さよりも大きい
ような２つの厚さを有しており、所定の表面領域を露出
させるための開口部が貫通しており、酸化物とは異なる
エッチング選択性を有するフォトレジストパターンを、
形成するステップと、 ｂ）ステップａ）で露出した表面領域をC2F6でエッチン
グすることにより、該酸化物内にビアホールを形成し始
めるステップと、 ｃ）フォトレジストを１０℃〜−１０℃の温度でエッチ
ングすることによって、該第１の厚さより厚く該第２の
厚さより薄い層を該フォトレジストにわたって除去し、
該フォトレジストのエッチングの結果として所定の表面
領域を露出させるステップと、 ｄ）ステップｃ）で露出した該表面領域をC3F8でエッチ
ングすることにより、該酸化物内に、該表面から該酸化
物内の所定の中間レベルに達する溝を形成し、前記ステ
ップｂ）で形成が開始された該ビアホールを更にエッチ
ングすることにより、該シリコン層に至る貫通孔を該酸
化物に形成し、その結果該フォトレジストが選択的にエ
ッチングされて該酸化物中にマルチレベルパターンが形
成されるステップと、 を有する方法。
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