JPH09172079A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09172079A JPH09172079A JP33223095A JP33223095A JPH09172079A JP H09172079 A JPH09172079 A JP H09172079A JP 33223095 A JP33223095 A JP 33223095A JP 33223095 A JP33223095 A JP 33223095A JP H09172079 A JPH09172079 A JP H09172079A
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- oxide film
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Abstract
(57)【要約】
【課題】 配線間に生ずる電気力線を最大限遮ることが
でき、各配線間の誘電率が均一であり、半導体デバイス
として信頼性が高い半導体装置を得る。 【解決手段】 複数の金属配線としてのＡｌ−Ｓｉ−Ｃ
ｕ膜１０５間に形成されるシリコン酸化膜１０７を有す
る半導体装置である。シリコン酸化膜１０７中には、Ａ
ｌ−Ｓｉ−Ｃｕ膜１０５の厚さに対応した上下端を持つ
空洞１０８が形成されている。
でき、各配線間の誘電率が均一であり、半導体デバイス
として信頼性が高い半導体装置を得る。 【解決手段】 複数の金属配線としてのＡｌ−Ｓｉ−Ｃ
ｕ膜１０５間に形成されるシリコン酸化膜１０７を有す
る半導体装置である。シリコン酸化膜１０７中には、Ａ
ｌ−Ｓｉ−Ｃｕ膜１０５の厚さに対応した上下端を持つ
空洞１０８が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、層間絶縁膜およびその形成
方法の改良に関する。
その製造方法に関し、特に、層間絶縁膜およびその形成
方法の改良に関する。
【０００２】
【従来の技術】半導体デバイスの配線材料としては、一
般的に、Ａｌ−Ｓｉ膜、またはこれにＣｕを加えたＡｌ
−Ｓｉ−Ｃｕ膜、他にＡｌ−Ｃｕ膜が用いられている。
しかし、半導体デバイスの高集積化および微細化に伴
い、金属配線の配線抵抗と配線容量との積で決定される
遅延時間に関する問題が大きくなってきている。この遅
延時間を少なくする方法としては、（１）配線に抵抗の
低い材料を用いる、（２）層間絶縁膜に誘電率の低い材
料を用いることが考えられる。
般的に、Ａｌ−Ｓｉ膜、またはこれにＣｕを加えたＡｌ
−Ｓｉ−Ｃｕ膜、他にＡｌ−Ｃｕ膜が用いられている。
しかし、半導体デバイスの高集積化および微細化に伴
い、金属配線の配線抵抗と配線容量との積で決定される
遅延時間に関する問題が大きくなってきている。この遅
延時間を少なくする方法としては、（１）配線に抵抗の
低い材料を用いる、（２）層間絶縁膜に誘電率の低い材
料を用いることが考えられる。
【０００３】まず、方法（１）に関してであるが、Ａｌ
−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜に比べ配
線抵抗を低く抑える方法として配線材料にＣｕ膜を用い
ることが考えられているが、現状では生産性の優れた配
線形成方法がない。
−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜に比べ配
線抵抗を低く抑える方法として配線材料にＣｕ膜を用い
ることが考えられているが、現状では生産性の優れた配
線形成方法がない。
【０００４】次に、方法（２）については、現在一般的
な層間絶縁膜の材料としてはＳｉＯ2 膜（比誘電率３．
９）が用いられているが、ＳｉＯ2 膜よりも誘電率の低
い層間絶縁膜の材料としてＳｉＯＦ膜が検討されてい
る。しかし、比誘電率は３．２〜３．７となっており、
半導体デバイスのさらなる高集積化、微細化に対応する
には限界がある。この他に、誘電率の低い材料としては
ポリイミド系樹脂膜、フッ素系樹脂膜などがあるが、ポ
リイミド樹脂膜は耐湿性、および耐熱性、フッ素系樹脂
膜は耐熱性に問題があり、半導体デバイスへの適用は困
難である。
な層間絶縁膜の材料としてはＳｉＯ2 膜（比誘電率３．
９）が用いられているが、ＳｉＯ2 膜よりも誘電率の低
い層間絶縁膜の材料としてＳｉＯＦ膜が検討されてい
る。しかし、比誘電率は３．２〜３．７となっており、
半導体デバイスのさらなる高集積化、微細化に対応する
には限界がある。この他に、誘電率の低い材料としては
ポリイミド系樹脂膜、フッ素系樹脂膜などがあるが、ポ
リイミド樹脂膜は耐湿性、および耐熱性、フッ素系樹脂
膜は耐熱性に問題があり、半導体デバイスへの適用は困
難である。
【０００５】層間絶縁膜の材料を考慮する他に、配線相
互間の絶縁層の誘電率を抑える方法があり、これは、例
えば、特開昭６３−９８１３４号公報にて示されてい
る。この方法について、図９を用いて説明する。
互間の絶縁層の誘電率を抑える方法があり、これは、例
えば、特開昭６３−９８１３４号公報にて示されてい
る。この方法について、図９を用いて説明する。
【０００６】まず、図９（ａ）に示すように、半導体基
板９０１上にＣＶＤ法によりＳｉＯ2 からなる第１の絶
縁膜９０２を形成する。この第１の絶縁膜９０２上にス
パッタリング法を用いてＡｌを堆積し金属膜を形成した
後にリソグラフィ技術、およびドライエッチングにより
パターニング加工を行って配線９０３を形成する。次
に、図９（ｂ）に示すように、スパッタリング法、また
はバイアススパッタリング法を用いて空洞９０４を有す
る第２の絶縁膜９０５を形成する。
板９０１上にＣＶＤ法によりＳｉＯ2 からなる第１の絶
縁膜９０２を形成する。この第１の絶縁膜９０２上にス
パッタリング法を用いてＡｌを堆積し金属膜を形成した
後にリソグラフィ技術、およびドライエッチングにより
パターニング加工を行って配線９０３を形成する。次
に、図９（ｂ）に示すように、スパッタリング法、また
はバイアススパッタリング法を用いて空洞９０４を有す
る第２の絶縁膜９０５を形成する。
【０００７】この結果、第１の絶縁膜９０２の比誘電率
は３．９、空洞９０４の誘電率は１．０となり配線相互
間の絶縁層の誘電率を抑えることが可能となる。
は３．９、空洞９０４の誘電率は１．０となり配線相互
間の絶縁層の誘電率を抑えることが可能となる。
【０００８】
【発明が解決しようとする課題】しかし、図９に示した
従来の層間絶縁膜の形成方法では、空洞９０４を有する
第２の絶縁膜９０５をスパッタリング法、またはバイア
ススパッタリング法を用いて形成しているために、図８
に示すような配線９０３間に生ずる電気力線Ｌを最大限
遮るようには形成することができないという問題点があ
る。
従来の層間絶縁膜の形成方法では、空洞９０４を有する
第２の絶縁膜９０５をスパッタリング法、またはバイア
ススパッタリング法を用いて形成しているために、図８
に示すような配線９０３間に生ずる電気力線Ｌを最大限
遮るようには形成することができないという問題点があ
る。
【０００９】また、形成される空洞のバラツキが大き
く、例えば、空洞の上端と下端に着目すると、上下に大
きくバラツクという問題点がある。このため、各配線間
の誘電率もバラツクことになり、配線容量の見積もりも
困難になり、半導体デバイスとしての信頼性を損ねると
いう問題点もある。
く、例えば、空洞の上端と下端に着目すると、上下に大
きくバラツクという問題点がある。このため、各配線間
の誘電率もバラツクことになり、配線容量の見積もりも
困難になり、半導体デバイスとしての信頼性を損ねると
いう問題点もある。
【００１０】さらに、スパッタリング法、またはバイア
ススパッタリング法を用いていることから、パーティク
ルが大量に発生しやすいので、チャンバーの清掃頻度も
非常に多くしなければならず、半導体デバイスの量産化
には不向きであるという問題がある。
ススパッタリング法を用いていることから、パーティク
ルが大量に発生しやすいので、チャンバーの清掃頻度も
非常に多くしなければならず、半導体デバイスの量産化
には不向きであるという問題がある。
【００１１】本発明の課題は、配線間に生ずる電気力線
を最大限遮ることができ、各配線間の誘電率が均一であ
り、信頼性が高い半導体装置を提供することである。
を最大限遮ることができ、各配線間の誘電率が均一であ
り、信頼性が高い半導体装置を提供することである。
【００１２】本発明の他の課題は、上記半導体装置を得
ることができる半導体装置の製造方法を提供することで
ある。
ることができる半導体装置の製造方法を提供することで
ある。
【００１３】本発明のさらに他の課題は、パーティクル
を生じさせることなく、上記半導体装置を得ることがで
きる半導体装置の製造方法を提供することである。
を生じさせることなく、上記半導体装置を得ることがで
きる半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、複数の
金属配線間に形成されるシリコン酸化膜を有する半導体
装置において、前記シリコン酸化膜中には、前記金属配
線の厚さに対応した上下端を持つ空洞が形成されている
ことを特徴とする半導体装置が得られる。
金属配線間に形成されるシリコン酸化膜を有する半導体
装置において、前記シリコン酸化膜中には、前記金属配
線の厚さに対応した上下端を持つ空洞が形成されている
ことを特徴とする半導体装置が得られる。
【００１５】本発明によればまた、半導体基板上に金属
配線を形成する工程と、所定の膜厚のシリコン酸化膜を
形成する工程と、チャンバー内にＡｒガスを導入してプ
ラズマ状態に曝して前記シリコン酸化膜中に空洞を形成
する工程とを有することを特徴とする半導体装置の製造
方法が得られる。
配線を形成する工程と、所定の膜厚のシリコン酸化膜を
形成する工程と、チャンバー内にＡｒガスを導入してプ
ラズマ状態に曝して前記シリコン酸化膜中に空洞を形成
する工程とを有することを特徴とする半導体装置の製造
方法が得られる。
【００１６】さらに、前記金属配線を形成した後に形成
する前記シリコン酸化膜の所定の膜厚が１．０〜１．５
μｍの範囲である前記製造方法、プラズマ状態に曝す前
記工程にて前記半導体基板を載置するステージの温度が
２００〜４００℃であるドライエッチング装置を用いる
前記製造方法、プラズマ状態に曝す前記工程にて両方の
電極にＲＦ電源を接続したドライエッチング装置を用い
る前記製造方法、ならびにシリコン酸化膜を形成する前
記工程およびプラズマ状態に曝す前記工程を真空状態に
て行う前記製造方法、プラズマ状態に曝す前記工程にて
Ａｒガスの代わりに、Ｘｅガスを導入する前記製造方法
が得られる。
する前記シリコン酸化膜の所定の膜厚が１．０〜１．５
μｍの範囲である前記製造方法、プラズマ状態に曝す前
記工程にて前記半導体基板を載置するステージの温度が
２００〜４００℃であるドライエッチング装置を用いる
前記製造方法、プラズマ状態に曝す前記工程にて両方の
電極にＲＦ電源を接続したドライエッチング装置を用い
る前記製造方法、ならびにシリコン酸化膜を形成する前
記工程およびプラズマ状態に曝す前記工程を真空状態に
て行う前記製造方法、プラズマ状態に曝す前記工程にて
Ａｒガスの代わりに、Ｘｅガスを導入する前記製造方法
が得られる。
【００１７】
【作用】本発明による半導体装置は、そのシリコン酸化
膜中に金属配線の厚さに対応した上下端を持つ空洞が形
成されているため、配線間において電気力線が形成され
ている部分に空洞が形成されることになり、配線間の誘
電率を抑制し、遅延時間の問題を解決することができ
る。
膜中に金属配線の厚さに対応した上下端を持つ空洞が形
成されているため、配線間において電気力線が形成され
ている部分に空洞が形成されることになり、配線間の誘
電率を抑制し、遅延時間の問題を解決することができ
る。
【００１８】また、本発明の半導体装置の製造方法によ
れば、金属配線が溶融することなく、かつ空洞内部の水
分が蒸発するので、上記のような半導体装置を得ること
ができる。
れば、金属配線が溶融することなく、かつ空洞内部の水
分が蒸発するので、上記のような半導体装置を得ること
ができる。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明に
よる半導体装置およびその製造方法を説明する。尚、半
導体装置については、その製造方法にそって説明する。
よる半導体装置およびその製造方法を説明する。尚、半
導体装置については、その製造方法にそって説明する。
【００２０】［実施の形態１］図１（ａ）〜（ｃ）は、
本発明の実施の形態１に係わる半導体装置の製造方法を
示す図である。
本発明の実施の形態１に係わる半導体装置の製造方法を
示す図である。
【００２１】まず、図１（ａ）に示すように、半導体基
板１０１にシリコン酸化膜１０２を成膜し、その上にス
パッタリング技術によりＴｉ膜１０３、ＴｉＮ膜１０
４、Ａｌ−Ｓｉ−Ｃｕ膜１０５、ＴｉＮ膜１０６を順に
形成する。そしてこの上にフォトレジストを塗布した
後、リソグラフィ技術によりパターンを形成する。続い
てフォトレジストをマスクとして公知のドライエッチン
グ技術、例えばＣｌ2 、ＢＣｌ3 等のガスを用いてＲＩ
Ｅ装置を用いてＴｉＮ膜１０６、Ａｌ−Ｓｉ−Ｃｕ膜１
０５、ＴｉＮ膜１０４、Ｔｉ膜１０３をエッチングして
金属配線を形成し、フォトレジストを除去した後、シリ
コン酸化膜１０８を１．２μｍ成膜する。
板１０１にシリコン酸化膜１０２を成膜し、その上にス
パッタリング技術によりＴｉ膜１０３、ＴｉＮ膜１０
４、Ａｌ−Ｓｉ−Ｃｕ膜１０５、ＴｉＮ膜１０６を順に
形成する。そしてこの上にフォトレジストを塗布した
後、リソグラフィ技術によりパターンを形成する。続い
てフォトレジストをマスクとして公知のドライエッチン
グ技術、例えばＣｌ2 、ＢＣｌ3 等のガスを用いてＲＩ
Ｅ装置を用いてＴｉＮ膜１０６、Ａｌ−Ｓｉ−Ｃｕ膜１
０５、ＴｉＮ膜１０４、Ｔｉ膜１０３をエッチングして
金属配線を形成し、フォトレジストを除去した後、シリ
コン酸化膜１０８を１．２μｍ成膜する。
【００２２】次に、この半導体基板１０１を図２に示す
ドライエッチング装置を用いてエッチング処理する。
ドライエッチング装置を用いてエッチング処理する。
【００２３】このドライエッチング装置は、上部にガス
供給機構を有するチャンバー２０１の内部に相対抗する
２つの電極、上部電極２０２と下部電極２０３を備え、
それぞれの電極にはマッチングボックス２０４、２０６
を介してＲＦ電源２０５、２０７（ＲＦ周波数１３．５
６ＭＨｚ）が接続され、この他下部電極２０３には電極
温度を２００〜４００℃に設定可能な温度コントローラ
ー２０８が接続されている。半導体基板は下部電極２０
３に載置される。
供給機構を有するチャンバー２０１の内部に相対抗する
２つの電極、上部電極２０２と下部電極２０３を備え、
それぞれの電極にはマッチングボックス２０４、２０６
を介してＲＦ電源２０５、２０７（ＲＦ周波数１３．５
６ＭＨｚ）が接続され、この他下部電極２０３には電極
温度を２００〜４００℃に設定可能な温度コントローラ
ー２０８が接続されている。半導体基板は下部電極２０
３に載置される。
【００２４】エッチング条件は、Ａｒ４００ｓｃｃｍ、
圧力０．４Ｔｏｒｒ、ＲＦ電源２０５のＲＦパワー密度
１２．３Ｗ／ｃｍ2 、ＲＦ電源２０７のＲＦパワー密度
１．９Ｗ／ｃｍ2 、下部電極温度３００℃で２分間エッ
チングを行い図１（ｂ）に示すように空洞１０８を形成
する。
圧力０．４Ｔｏｒｒ、ＲＦ電源２０５のＲＦパワー密度
１２．３Ｗ／ｃｍ2 、ＲＦ電源２０７のＲＦパワー密度
１．９Ｗ／ｃｍ2 、下部電極温度３００℃で２分間エッ
チングを行い図１（ｂ）に示すように空洞１０８を形成
する。
【００２５】最後に、図１（ｃ）に示すように第２の層
間絶縁膜であるシリコン酸化膜１０９を成膜し、例えば
ＣＭＰ等の平坦化技術を行うことにより、従来技術に比
べて生産性に優れ、かつ低誘電率な層間絶縁膜を形成す
ることが可能である。
間絶縁膜であるシリコン酸化膜１０９を成膜し、例えば
ＣＭＰ等の平坦化技術を行うことにより、従来技術に比
べて生産性に優れ、かつ低誘電率な層間絶縁膜を形成す
ることが可能である。
【００２６】さて、ここでシリコン酸化膜１０７の膜厚
を１．２μｍとした理由を説明する。図３（ａ）、図４
（ａ）、図５（ａ）はそれぞれシリコン酸化膜１０７の
膜厚を０．４μｍ、１．２μｍ、２．０μｍとし、Ａｒ
ガスによるエッチング時間を２分としたときの、半導体
基板に対し垂直方向の空洞の長さを示している。この時
の配線の厚さは１．０μｍである。この結果をみてもわ
かるように、最も大きく空洞を形成するには、シリコン
酸化膜１０８の膜厚は１．２μｍが適当であることがわ
かる。尚、図３（ｂ）〜図５（ｂ）はそれぞれ、図３
（ａ）〜図５（ａ）の縦軸の設定を示す図である。
を１．２μｍとした理由を説明する。図３（ａ）、図４
（ａ）、図５（ａ）はそれぞれシリコン酸化膜１０７の
膜厚を０．４μｍ、１．２μｍ、２．０μｍとし、Ａｒ
ガスによるエッチング時間を２分としたときの、半導体
基板に対し垂直方向の空洞の長さを示している。この時
の配線の厚さは１．０μｍである。この結果をみてもわ
かるように、最も大きく空洞を形成するには、シリコン
酸化膜１０８の膜厚は１．２μｍが適当であることがわ
かる。尚、図３（ｂ）〜図５（ｂ）はそれぞれ、図３
（ａ）〜図５（ａ）の縦軸の設定を示す図である。
【００２７】また、ここには示してはいないが、配線の
膜厚が０．５〜１．０μｍの範囲においてシリコン酸化
膜１０８の膜厚は１．０〜１．５μｍの範囲の値を選択
することにより、図４（ａ）に示す結果と同等の空洞を
形成することが可能である。
膜厚が０．５〜１．０μｍの範囲においてシリコン酸化
膜１０８の膜厚は１．０〜１．５μｍの範囲の値を選択
することにより、図４（ａ）に示す結果と同等の空洞を
形成することが可能である。
【００２８】エッチング条件に関してはＡｒ流量２００
〜６００ｓｃｃｍ、圧力０．１〜０．６Ｔｏｒｒ、ＲＦ
電源２０５のＲＦパワー密度１１．０〜１３．５Ｗ／ｃ
ｍ2、ＲＦ電源２０７のＲＦパワー密度０〜３．８Ｗ／
ｃｍ2 、エッチング時間１〜３分の範囲の適当な組み合
わせで半導体基板にダメージを生じさせること無く、か
つパーティクルを生じさせること無く空洞を形成させる
ことが可能である。
〜６００ｓｃｃｍ、圧力０．１〜０．６Ｔｏｒｒ、ＲＦ
電源２０５のＲＦパワー密度１１．０〜１３．５Ｗ／ｃ
ｍ2、ＲＦ電源２０７のＲＦパワー密度０〜３．８Ｗ／
ｃｍ2 、エッチング時間１〜３分の範囲の適当な組み合
わせで半導体基板にダメージを生じさせること無く、か
つパーティクルを生じさせること無く空洞を形成させる
ことが可能である。
【００２９】また、エッチング時において、下部電極温
度を２００〜４００℃の範囲に設定することにより、Ｔ
ｉ／ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ金属配線が溶融
することなく、かつ、空洞内部の水分を蒸発させること
が可能である。これにより、半導体デバイスの信頼性を
低下させることなく、層間絶縁膜の誘電率を抑制するこ
とが可能である。これはまた、本実施の形態のごとく、
マルチチャンバーシステムを用いない半導体装置の製造
方法に対して有効な技術である。
度を２００〜４００℃の範囲に設定することにより、Ｔ
ｉ／ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ金属配線が溶融
することなく、かつ、空洞内部の水分を蒸発させること
が可能である。これにより、半導体デバイスの信頼性を
低下させることなく、層間絶縁膜の誘電率を抑制するこ
とが可能である。これはまた、本実施の形態のごとく、
マルチチャンバーシステムを用いない半導体装置の製造
方法に対して有効な技術である。
【００３０】本実施の形態では、上部、下部に独立した
ＲＦ電源を有するエッチング装置を用いて説明したが、
この他にＥＣＲエッチング装置、ＴＣＰ、ＩＣＰ、ヘリ
コン波エッチング装置等のように、プラズマの制御と半
導体基板に加えるバイアスの制御を独立して行うことが
可能な装置でエッチングを行う方が、半導体基板にダメ
ージを与えることなく、かつ高速に処理することが可能
である。
ＲＦ電源を有するエッチング装置を用いて説明したが、
この他にＥＣＲエッチング装置、ＴＣＰ、ＩＣＰ、ヘリ
コン波エッチング装置等のように、プラズマの制御と半
導体基板に加えるバイアスの制御を独立して行うことが
可能な装置でエッチングを行う方が、半導体基板にダメ
ージを与えることなく、かつ高速に処理することが可能
である。
【００３１】また、エッチングガスとして、Ａｒガスを
用いて説明したが、Ａｒよりも重い不活性ガスであるＸ
ｅガスを用いると、同じエッチング条件下においてより
大きなイオンエネルギーを有することになり高速処理が
可能である。
用いて説明したが、Ａｒよりも重い不活性ガスであるＸ
ｅガスを用いると、同じエッチング条件下においてより
大きなイオンエネルギーを有することになり高速処理が
可能である。
【００３２】［実施の形態２］図６は、本発明の実施の
形態２に係る半導体製造装置の製造方法を示す図であ
る。
形態２に係る半導体製造装置の製造方法を示す図であ
る。
【００３３】まず、図６（ａ）に示すように、半導体基
板６０１にシリコン酸化膜６０２を成膜し、その上にス
パッタリング技術によりＴｉ膜６０３、ＴｉＮ膜６０
４、Ａｌ−Ｓｉ−Ｃｕ膜６０５、ＴｉＮ膜６０６を順に
形成する。そしてこの上にフォトレジストを塗布した
後、リソグラフィ技術によりパターンを形成する。続い
てフォトレジストをマスクとして公知のドライエッチン
グ技術、例えばＣｌ2 、ＢＣｌ3 等のガスを用いてＲＩ
Ｅ装置を用いてＴｉＮ膜６０６、Ａｌ−Ｓｉ−Ｃｕ膜６
０５、ＴｉＮ膜６０４、Ｔｉ膜６０３をエッチングして
金属配線を形成し、フォトレジストを除去する。
板６０１にシリコン酸化膜６０２を成膜し、その上にス
パッタリング技術によりＴｉ膜６０３、ＴｉＮ膜６０
４、Ａｌ−Ｓｉ−Ｃｕ膜６０５、ＴｉＮ膜６０６を順に
形成する。そしてこの上にフォトレジストを塗布した
後、リソグラフィ技術によりパターンを形成する。続い
てフォトレジストをマスクとして公知のドライエッチン
グ技術、例えばＣｌ2 、ＢＣｌ3 等のガスを用いてＲＩ
Ｅ装置を用いてＴｉＮ膜６０６、Ａｌ−Ｓｉ−Ｃｕ膜６
０５、ＴｉＮ膜６０４、Ｔｉ膜６０３をエッチングして
金属配線を形成し、フォトレジストを除去する。
【００３４】この後、図７に示す処理装置７００を用い
て処理を行う。処理装置７００は、成膜チャンバー７０
１と、エッチングチャンバー７０２と、トランスファー
チャンバー７０３と、ロードロックチャンバー７０４
と、アンロードロックチャンバー７０５とを有し、シリ
コン酸化膜の成膜およびエッチング処理を途中大気中に
曝すことなく、真空中において連続処理可能なマルチチ
ャンバーシステムを有する装置である。
て処理を行う。処理装置７００は、成膜チャンバー７０
１と、エッチングチャンバー７０２と、トランスファー
チャンバー７０３と、ロードロックチャンバー７０４
と、アンロードロックチャンバー７０５とを有し、シリ
コン酸化膜の成膜およびエッチング処理を途中大気中に
曝すことなく、真空中において連続処理可能なマルチチ
ャンバーシステムを有する装置である。
【００３５】その処理は、まずシリコン酸化膜を成膜す
る成膜チャンバー７０１に半導体基板を搬送し、シリコ
ン酸化膜６０７を１．２μｍ成膜する。続いて、エッチ
ングチャンバー７０２に半導体基板を搬送し、実施例１
と同じエッチング装置、およびエッチング条件によりエ
ッチングを行うことにより、図６（ｂ）に示すように空
洞６０８を形成する。
る成膜チャンバー７０１に半導体基板を搬送し、シリコ
ン酸化膜６０７を１．２μｍ成膜する。続いて、エッチ
ングチャンバー７０２に半導体基板を搬送し、実施例１
と同じエッチング装置、およびエッチング条件によりエ
ッチングを行うことにより、図６（ｂ）に示すように空
洞６０８を形成する。
【００３６】最後に、図６（ｃ）に示すように第２の層
間絶縁膜であるシリコン酸化膜６０９を成膜し、例えば
ＣＭＰ等の平坦化技術を行うことにより、従来技術に比
べて生産性に優れ、かつ低誘電率な層間絶縁膜を形成す
ることが可能である。
間絶縁膜であるシリコン酸化膜６０９を成膜し、例えば
ＣＭＰ等の平坦化技術を行うことにより、従来技術に比
べて生産性に優れ、かつ低誘電率な層間絶縁膜を形成す
ることが可能である。
【００３７】本実施の形態では、シリコン酸化膜６０７
の成膜から、空洞６０８の形成まで、大気中に曝すこと
無く真空中で行っているので、実施の形態１よりもさら
に空洞６０８内に水分が残留することがないため、半導
体デバイスの信頼性の確保により効果がある。
の成膜から、空洞６０８の形成まで、大気中に曝すこと
無く真空中で行っているので、実施の形態１よりもさら
に空洞６０８内に水分が残留することがないため、半導
体デバイスの信頼性の確保により効果がある。
【００３８】また、シリコン酸化膜の成膜から空洞の形
成までの間、大気中に曝すことなく、真空中で行ってい
るため、製造装置に実施の形態１のような下部電極の加
熱手段を設ける必要がないという効果もある。
成までの間、大気中に曝すことなく、真空中で行ってい
るため、製造装置に実施の形態１のような下部電極の加
熱手段を設ける必要がないという効果もある。
【００３９】
【発明の効果】本発明による半導体装置は、シリコン酸
化膜中に金属配線の厚さに対応した上下端を持つ空洞が
形成されているため、配線間に生ずる電気力線を最大限
遮ることができ、各配線間の誘電率が均一であり、半導
体デバイスとして信頼性が高い。
化膜中に金属配線の厚さに対応した上下端を持つ空洞が
形成されているため、配線間に生ずる電気力線を最大限
遮ることができ、各配線間の誘電率が均一であり、半導
体デバイスとして信頼性が高い。
【００４０】また、本発明による半導体装置の製造方法
は、半導体基板上に金属配線を形成する工程と、所定の
膜厚のシリコン酸化膜を形成する工程と、チャンバー内
にＡｒガスを導入してプラズマ状態に曝してシリコン酸
化膜中に空洞を形成する工程とを有しているため、パー
ティクルを生じさせることなく、上記半導体装置を得る
ことができる。よって、従来技術に比べて量産性、およ
び再現性に優れた誘電率を抑制した絶縁膜の形成が可能
である。
は、半導体基板上に金属配線を形成する工程と、所定の
膜厚のシリコン酸化膜を形成する工程と、チャンバー内
にＡｒガスを導入してプラズマ状態に曝してシリコン酸
化膜中に空洞を形成する工程とを有しているため、パー
ティクルを生じさせることなく、上記半導体装置を得る
ことができる。よって、従来技術に比べて量産性、およ
び再現性に優れた誘電率を抑制した絶縁膜の形成が可能
である。
【図１】本発明の実施の形態１に係わる半導体装置の製
造方法を表す図である。
造方法を表す図である。
【図２】本発明の実施の形態１および２に係わる半導体
装置の製造に使用されるドライエッチング装置の断面図
である。
装置の製造に使用されるドライエッチング装置の断面図
である。
【図３】本発明の実施の形態１において、アスペクト比
と空洞の発生する位置の相関関係を示した図である。
と空洞の発生する位置の相関関係を示した図である。
【図４】本発明の実施の形態１において、アスペクト比
と空洞の発生する位置の相関関係を示した図である。
と空洞の発生する位置の相関関係を示した図である。
【図５】本発明の実施の形態１において、アスペクト比
と空洞の発生する位置の相関関係を示した図である。
と空洞の発生する位置の相関関係を示した図である。
【図６】本発明の実施の形態２に係わる半導体装置の製
造方法を表す図である。
造方法を表す図である。
【図７】本発明の実施の形態２に係わる半導体装置の製
造に使用される成膜装置、およびドライエッチング装置
を備える半導体製造装置の図である。
造に使用される成膜装置、およびドライエッチング装置
を備える半導体製造装置の図である。
【図８】半導体装置の配線間において生ずる電気力線を
説明している断面図である。
説明している断面図である。
【図９】従来の半導体装置の製造方法を説明している断
面図である。
面図である。
１０１、６０１、９０１ 半導体基板 １０２、１０７、１０９、６０２、６０７、６０９
シリコン酸化膜 １０３、６０３ Ｔｉ膜 １０４、１０６、６０４、６０６ ＴｉＮ膜 １０５、６０５ Ａｌ−Ｓｉ−Ｃｕ膜 １０８、６０８、９０４ 空洞 ２０１ チャンバー ２０２ 上部電極 ２０３ 下部電極 ２０４、２０６ マッチングボックス ２０５、２０７ ＲＦ電源 ２０８ 温度コントローラー ９０２ 第１の絶縁膜 ９０３ 配線 ９０５ 第２の絶縁膜
シリコン酸化膜 １０３、６０３ Ｔｉ膜 １０４、１０６、６０４、６０６ ＴｉＮ膜 １０５、６０５ Ａｌ−Ｓｉ−Ｃｕ膜 １０８、６０８、９０４ 空洞 ２０１ チャンバー ２０２ 上部電極 ２０３ 下部電極 ２０４、２０６ マッチングボックス ２０５、２０７ ＲＦ電源 ２０８ 温度コントローラー ９０２ 第１の絶縁膜 ９０３ 配線 ９０５ 第２の絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｖ Ｎ
Claims (7)
- 【請求項１】 複数の金属配線間に形成されるシリコン
酸化膜を有する半導体装置において、前記シリコン酸化
膜中には、前記金属配線の厚さに対応した上下端を持つ
空洞が形成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に金属配線を形成する工程
と、所定の膜厚のシリコン酸化膜を形成する工程と、チ
ャンバー内にＡｒガスを導入してプラズマ状態に曝して
前記シリコン酸化膜中に空洞を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記金属配線を形成した後に形成する前
記シリコン酸化膜の所定の膜厚は、１．０〜１．５μｍ
の範囲である請求項２に記載の半導体装置の製造方法。 - 【請求項４】 プラズマ状態に曝す前記工程にて、前記
半導体基板を載置するステージの温度が２００〜４００
℃であるドライエッチング装置を用いる請求項２または
３に記載の半導体装置の製造方法。 - 【請求項５】 プラズマ状態に曝す前記工程にて、両方
の電極にＲＦ電源を接続したドライエッチング装置を用
いる請求項２乃至４のいずれかに記載の半導体装置の製
造方法。 - 【請求項６】 シリコン酸化膜を形成する前記工程、お
よびプラズマ状態に曝す前記工程を、真空状態にて行う
請求項２乃至５のいずれかに記載の半導体装置の製造方
法。 - 【請求項７】 プラズマ状態に曝す前記工程にて、Ａｒ
ガスの代わりに、Ｘｅガスを導入する請求項２乃至６の
いずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33223095A JPH09172079A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33223095A JPH09172079A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172079A true JPH09172079A (ja) | 1997-06-30 |
Family
ID=18252635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33223095A Pending JPH09172079A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172079A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189537A (ja) * | 1996-12-26 | 1998-07-21 | Sony Corp | ドライエッチング方法 |
| WO2000042652A1 (fr) * | 1999-01-12 | 2000-07-20 | Tokyo Electron Limited | Dispositif a semiconducteur et procede de fabrication |
| EP1026726A2 (en) * | 1999-02-05 | 2000-08-09 | Nec Corporation | Semiconductor device having an insulating film with voides and method for manufacturing the same |
| KR100355867B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| KR100395775B1 (ko) * | 2001-06-28 | 2003-08-21 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| JP2008021768A (ja) * | 2006-07-12 | 2008-01-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7557029B2 (en) | 2002-11-15 | 2009-07-07 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process thereof |
| WO2013075375A1 (en) * | 2011-11-25 | 2013-05-30 | Shanghai Ic R & D Center Co., Ltd. | Copper interconnect structure and method for manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398134A (ja) * | 1986-10-15 | 1988-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 配線構造の製造方法 |
| JPH0286146A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 半導体装置 |
-
1995
- 1995-12-20 JP JP33223095A patent/JPH09172079A/ja active Pending
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| KR100395775B1 (ko) * | 2001-06-28 | 2003-08-21 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980212 |