KR0126801B1 - 반도체 장치의 배선 형성방법 - Google Patents
반도체 장치의 배선 형성방법Info
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000005530 etching Methods 0.000 claims abstract description 45
- 239000006227 byproduct Substances 0.000 claims abstract description 24
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 238000004544 sputter deposition Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims 1
- 229910052799 carbon Inorganic materials 0.000 claims 1
- 229920000642 polymer Polymers 0.000 abstract description 10
- 229910045601 alloy Inorganic materials 0.000 abstract description 5
- 239000000956 alloy Substances 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 abstract description 4
- 229910018594 Si-Cu Inorganic materials 0.000 abstract description 2
- 229910008332 Si-Ti Inorganic materials 0.000 abstract description 2
- 229910008465 Si—Cu Inorganic materials 0.000 abstract description 2
- 229910006749 Si—Ti Inorganic materials 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 23
- 238000001020 plasma etching Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910016569 AlF 3 Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/161—Tapered edges
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
Al을 함유하는 물질로 이루어진 도전층 상에 형성된 절연층에 개구부를 형성하는 방법이 개시되어 있다. 기판상에 형성된 하부구조물상에 알루미늄을 함유하는 도전층을 형성하고, 상기 도전층상에 절연층을 형성한 후, 상기 절연층 상에 개구부가 형성될 부분을 정의하는 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 하여 습식식각법에 의해 상기 절연층을 소정 두께까지 등방성 식각한 후,상기 개구부의 직경이 하부로 갈수록 작아지도록, 상기 등방성 식각 단계 후 남은 상기 절연층을 RIE 방법에 의해 테이퍼 식각(Taper etching)하여 개구부를 형성한다. 계속해서, 상기 도전층이 개구부에 의해 노출되는 것을 보장하기 위해, 플루로카본계 가스와 산소의 혼합가스를 사용하여 오버에칭하고, 상기 결과물을 RIE 스퍼터링한다. 플루로카본계의 가스를 사용하여 알루미늄을 함유한 도전층 상의 절연층을 식각해서 비아 홀과 같은 개구부를 형성할때 발생하는 폴리머나 불휘발성 부산물등의 부산물들을 완전히 제거할 수 있다. 따라서, 반도체 장치의 수율과 신뢰성을 향상시킬 수 있다.
Description
제 1a 도 내지 제 1e 도는 Al을 함유하는 물질로 이루어진 도전층상에 비아 홀을 형성하기 위한 종래의 기술을 나타내는 공정순서도들이고 ;
제 2a 내지 제 2f 도는 본 발명에 따른 반도체 장치의 배선 형성방법의 일 실시예를 나타내는 공정순서도이다.
본 발명은 반도체 장치의 배선 형성방법에 관한 것으로, 특히 A1을 함유하는 물질로 이루어진 도전층 상에 형성된 절연층에 개구부를 형성하는 방법에 관한 것이다.
최근, LSI 혹은 VLSI 기술의 발전에 따라 반도체 장치는 다층구조의 도전층을 갖는 것이 일반적이 되었다. 도전층을 다층 구조로 형성할 경우, 상하 도전층 사이의 절연층에 콘택 비아가 되는 비아 홀(Via hole)을 형성하여 하부도전층과 상부도전층을 연결한다. 제 1a 도 내지 제 1e 도는 Al을 함유하는 물질로 이루어진 도전층상에 비아 홀을 형성하기 위한 종래의 공정을 나타내는 공정순서도들이다.
제 1a 도를 참조하면, 기판(도시되지 않음)상에 형성된 하부구조물(10)상에 Al을 함유한 도전성 물질, 즉A1이나 A1 합금 등을 증착하여 하부도전층(11)을 형성한 후, 상기 하부도전층(l1)상에 SiO2와 같은 절연물질을 도포하여 절연층(12)을 형성한다. 이어서, 절연층(12)상에 포토레지스트막을 형성한 후, 통상적인 사진식각공정을 이용하여 상기 포토레지스트막을 패터닝하여 비아 홀이 형성될 부분을 정의하는 포토레지스트패턴(13)을 형성한다.
제 1b 도를 참조하면, 상기 포토레지스트 패턴(13)을 식각 마스크로 하여 습식식각 방법을 사용해서 상기절연층(l2)을 일정 두께까지 등방성 식각하여, 비아 홀의 상부(14)를 형성한다. 제 1c 도를 참조하면, RIE(Reactive Ion Etching)방법에 의해 나머지 절연층을 종말정까지 이방성식각하여 비아 홀의 하부(15)를 형성한 후, 상기 하부도전층(l1)이 완전히 노출되는 것을 보장하기 위하여 오버에칭(Over-etching)한다.
제 1d 도를 참조하면, 포토레지스트 패턴(13)을 제거한 후,O2플라스마를 이용한 에슁(Ashing)과 화학용액을 사용한 스트립(Strip)공정을 수행한다.
제 1e 도를 참조하면, 상기 결과물상에 도전물질을 증착하여 비아 홀을 채우는 상부도전층(18)을 형성한다.
반도체 장치가 고집적화 되어감에 따라, 비아 홀의 사이즈가 작아지고 비아 홀의 어스팩트 비(Aspectratio)가 증가하게 되며, 이로 인해 비아 홀을 매몰시에 단차도포성(Step Coverage)이 나빠지고 보이드(Void)가 형성되는 등의 여러가지 문제점이 발생하게 된다. 그래서, 상술한 바대로, 종래의 비아 홀 형성방법에서는 비아 홀의 상부가 될 부분은 등방성 식각하고 하부가 필 부분은 이방성 식각하여, 비아 홀 상부의 직경을 하부의 직경보다 크게 형성시켜 이러한 문제점을 해결하고자 하고 있다. 그리고, 반도체 장치가 다층 구조를 가지게 되면, 하부도전층의 토포그래피(Topography)에 따라 그 위에 형성왼 절연층의 두께가 부위별로 차이를 갖게 되므로 절연층이 두껍게 형성된 부위에서도 하부도전층과 상부도전층의 연결을 보장하기 위해서 비아 홀 형성공정시에 오버에칭이 필요해진다.
한편, 비아 홀의 식각시에는 CF4나 CHF3등과 같은 플루로카본(Flurocarbon)계 가스를 이용한다. 이들 가스들은 절연층의 식각시에 상호반응하여 CFx(X=2,3,4)와 같은 구조식을 갖는 폴리머(Polymer)를 발생시키며, 특히 오버에칭시에 노출되는 도전층 표면의 활성화된 A1과 반응하여 AlF3와 같은 비휘발성 부산물을 발생시킨다. 이러한 비휘발성 부산물의 생성량은 오버에칭량이 증가함에 따라 증가한다. 절연층의 식각과정에서 발생하는 올리머는 후속공정에서 용이하게 제거되지만, A1과 반응하여 생성된 비휘발성 부산물은 후속 공정인 에슁과 스트립 공정에서도 완전히 제거되지 않고 비아 홀내의 도전층 표면에 고착되어 남아 있게되므로, 후속의 배선 공정에서 전기적 접속을 방해하여 반도체 장치의 불량률을 높히고 신뢰성을 저하시킨다. 제 lc 도 내자 제 1e 도에서 미설명 창조번호 (16)은 주로 절연층 식각과정에서 발생하는 폴리머로 이루어진 부산물을 나타내고, 미설명 참조번호 (17)은 주로 오버에칭 공정시에 발생하는 비휘발성 부산물을 나타낸다.
이러한 비휘발성 부산물들은 Al을 함유한 금속층 상에 추가로 다른 금속층을 증착하여 그 발생을 방지할수 있다. 예를 들면, 미합중국 특허 제4,948,459호에는 알루미늄을 함유하는 제1도전층 상에 알루이늄을 함유하지 않는 물필, 예를 들어 Ti나 W등으로 이루어진 제2도전층을 형성시켜, 비아 홀 형성 공정시에 제1도전층이 플라스마에 노출되지 않도록 함으로써 부산물의 발생을 방지하는 방법이 개시되어 있다.
본 발명의 목적은 식각과정에서 발생하는 폴리머나 비휘발성 부산물등의 부산물들을 완전히 제거할 수 있는, 알루미늄을 함유하는 도전층상의 절연층에 비아 홀과 같은 개구부를 형성하기 위한 반도체 장치의 배선방법을 제공하는데 있다.
본 발명의 다른 목적은 단차도포성이 뛰어난 반도체 장치의 배선방법을 제공하는데 있다.
본 발명의 목적을 달성하기 위하여, 본 발명은 하부구조물상에 알루미늄을 함유하는 도전층을 형성하는단계 ; 상기 도전층상에 절연층을 형성하는 단계 ; 상기 절연층 상에 개구부가 형성될 부분을 정의하는 포토레지스트 패턴을 형성하는 단계 ; 상기 포트레지스트 페턴을 식각 마스크로 하여 상기 절연층을 종말점까지 식각함으로써 개구부를 형성하는 단계 ; 상기 도전층이 개구부에 의해 노출되는 것을 보장하기 위해, 상기 결과물을 오버에칭하는 단계 ; 및 상기 결과물을 RIE 스퍼터링하여, 상기 개구부 형성 단계와 상기 오어에칭 단계에서 발생한 식각 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 장치의 배선 형성방법을 제공한다.
본 발명에 따른 반도체 징치의 배선 형성방법의 구체직인 실시예에 있어서, 상기 개구부 형성을 위한 식각 단계는, 상기 프트레지스트 패턴을 식각 마스크로 하여 습식식각법에 의해 상기 절연층의 일부를 등방성식각하고, 상기 개구부의 직경이 하부로 갈수록 작아지도록, 상기 등방성 식각 단계 후 남은 상기 절연층을RIE 방법에 의해 테이거 식각(Taper etching)하여 수행한다.
본 발명에 따른 반도체 장치의 배선 형성방법의 또 다른 구체적인 실시예에 의하면, 상기 오버에칭 단계는 테이퍼 효과를 증대시키기 위하여 상기 절연층의 포트레지스트에 대한 식각 선택비가 1 : 1 이하인 조건하에서 수행되는 것을 그 특징으로 한다. 또한, 상기 오버에칭 단계는 CF3O2혼합가스를 사용하여 수행한다.
본 발명에 따른 반도체 장치의 배선 형성방법의 또 다른 구체적인 실시예에 의하면, 상기 도전층의 형성단계 이후에, 상기 도전층 상에 TiN충을 형성하는 단계를 더 포함한다.
본 발명에 따른 반도체 장치의 배선 형성방법의 또 다른 구체적인 실시예에 의하면, 상기 RIE 스퍼터링단계는 상기 절연층의 포토레지스트에 대한 식각 선택비가 높은 조건하에서 수행한다. 구체적으로, 상기RlE 스퍼터링 단계는 RF 전릭을 높게하고 O2의 가스 비율을 높힌 플루로카본계 가스를 사용하여 수행되는것을 그 특징으로 한다. 보다 구체적으로는, 상기 절연층을 산화실리콘으로 형성하고, RF 전력이 1500W-2000W 범위에서 O2의 가스 비율을 70% 이상으로 하는 O2/CHF3혼합가스를 사용하여 수행된다.
본 발명에 따른 반도체 장치의 배선 형성방법의 또 다른 구체적인 실시예에 의하면, 상기 RIE 스퍼터링단계 후에,02플라스마를 이용한 에슁 단계, 습식식각에 의한 스트립 단계 및 상기 결과물 상에 도전물질을 도포하여 제2도전층을 형성하는 단계를 더 포함하는 것을 그 특징으로 한다.
본 발명에 따른 반도체 장치의 배선형성 방법에 의하면, 플루로카본계의 가스를 사용하여 알루미늄을 함유한 도전층상의 절연층을 식각해서 비아 홀과 같은 개구부를 형성할때 발생하는 폴리머나 불휘발성 부산물등의 부산물들을 완전히 제거할 수 있어서 반도체 장치의 수율과 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 다른 반도체 장치의 배선형성 방법에 의하면, 형성되는 개구부는 테이퍼 형태의 측벽을 가지므로 단차도포성을 증대시킨다.
이하, 본 발명에 따른 실시에를 도면을 참조하여 구체적으로 설명하기로 한다.
제 2a 도 내지 제 2f 도는 본 발명에 따른 반도체 장치의 배선 형성방법의 일 실시예를 나타내는 공정순서도이다
제 2a 도를 참조하면, 기판(도시되지 않음)상에 형성된 하부구조물(20)상에, 종래의 스퍼터링 방법이나 CVD(Chemical Vapour Deposition) 방법으로 A1을 함유한 도전물질을 증착시겨 도전층(21)을 형성한다. 여기서 상기 도전층(21)을 구성하는 도전물질은 순수 A1이나 A1-Si-Cu 합금 혹은 A1-Si-Ti 합금과 같은 A1 합금이다. 이때, 필요에 따라 이 도전층(21)을 패터닝하여 도전층 패턴(도시되지 아니함)을 형성할수도 있다. 또한, 상기 도전층(21)상에 TiN을 증착하여 TiN층(28)을 형성할 수도 있다. 상기 TiN층(28)을 형성하는 이유는 도전층을 패터닝하기 위한 리소그래퍼 공정에서의 반사방지 효과에 의해 해상도를 향상시키기 위한 것이다.
이어서, 상기 금속층(21)상에, 종래의 PECVD(Plasma Enhanced Chemical Vapour Deposition) 방법에의해 산화실리콘이나 질화실리콘과 같은 절연물질을 증착하여 절연층(22)을 형성한다. 이어서, 상기 절연층(22)상에 포토레지스트막을 형성한 후, 통상적인 사진 및 식각공정에 의해 상기 포토레지스트막을 패터닝하여 비아 홀과 같은 개구부가 형성될 부분을 정의하는 프로레지스트 패턴(23)을 형성한다. 이때, 상기 포트레지스트 패턴(23) 사이이 형성되는 윈도우(Window)(29)는 상부쪽의 직경이 절연층(22)쪽인 하부쪽의 직겅보다 크도록 형성하는 것이 비람직하다.
제 2b 도를 참조하면, 상기 포토레지스트 폐턴(23)을 식각 마스크로 해서, HF 혹은 BOE(Buffered OxideEchant)를 사용한 통상의 습식식각 공정을 수행하여, 상기 절연층(22)을 일정 두께까지 등방성 식각함으로써, 개구부의 상부(24)를 형성한다. 도면에서는 설명의 편의상 하나의 개구부를 형성하는 경우만 도시하였지만, 수개의 개구부를 동시에 형성하는 경우를 배제하지 않음은 물론이다.
제 2c 도를 참조하면, 상기 개구부 상부(24) 아래에 남은 상기 절연층(22)을 RIE 방법에 의해 테이퍼 식각하여, 개구부의 직경이 하부로 길수록 작아지도록 테이퍼 허대의 측벽(Tapered sidewal1)을 갖는 개구부하부(25)를 형성한다. 상기 테이퍼 식각은, 예를 들어 상기 절연층(22)이 산화실리콘으로 이루어진 경우에는,O2의 가스 비율(Gas Ratio)을 낮춘 O2/CHF3혼합가스를 사용하여 RIE 방법에 의해 상기 절연층(22)을 종말점까지 식각함으로써 수행된다. 이때 O2의 가스 비율은 15% 이하인 것이 바람직하다. 이러한 테이퍼 형태의 개구부 측벽은 후속 공정인 RIE 방법에 의한 스퍼터렁 공정에서 부산물들을 쉽게 제거할 수 있게 해줄 뿐만 아니라, 개구부를 채우는 후속 배선공정에서 단차도포성을 증가시킨다. 절연층을 식각하여 테이퍼 형태의 측벽을 갖는 개구부를 형성하는 테이퍼 식각방법은 이미 공지되어 있다. 예를 들면, 미합증국특허 제4,978,420호에는 산화실리콘층과 질화실리콘층으로 이루어진 이중 절연층을 식각하여 테이퍼 형태의 측벽을 갖는 비아 홀을 형성하는 방법이 개시되어 있다. 본 발명에서 테이퍼 형태의 측벽을 갖는 개구부를 형성하기 위해서 상기 특허에 개시된 방법을 사용할 수도 있다.
여기서, RIE 방법은 플라스마 내의 반응성 라디칼(Radical), 이은, 중성원자 및 분자들 증에서, 다른 방식에 비해 이온의 효과를 상대적으로 많이 이용하는 플라스마 식각의 일종이다.
제 2d 도를 참조하면, 상기 도전층(21)이 노출되는 것을 보장하기 위하여, CF4/O2혼합가스를 사용하고, 절연층(22)의 포토레지스트에 대한 선택비를 낮게 한 조건하에서, 상기 결과물을 오버에칭한다. 여기서 상기절연층(22)의 포트레지스트에 대한 선택비는 1:1 이하인 것이 바람직하다. CF4/O2혼합가스를 사용하면, O2/CHF3혼합가스를 사용할 때보다 폴리머나 불휘발성 부산물과 같은 부산물의 발생이 적다. 또한, 포트레지스트에 대해 낮은 선택비를 갖도록 함으로써, 오버에칭이 진행되면서 포토레자스트도 동시에 소모되어 개구부 측벽의 테이퍼 각도를 한층 작게하여 준다. 제 2d 도에서, 참조번호 (26)은 주로 절연층 식각과정에서 발생하는 폴리머로 이루어진 부산물을 나타내고, 참조번호 (27)은 주로 오버에칭 공정시에 발생하는 비휘발성 부산물을 나타낸다.
제 2e 도를 참조하면, 상기 절연층(22)의 포트레지스트에 대한 식각 선택비가 낮은 조건하에서, 상기 결과물에 RIE 방법에 의한 스퍼터링 공정을 수행함으로써, 에칭이나 오버에칭 공정에서 발생한 폴리머나 불휘발성 부산물과 같은 부산물(26)(27)들 및 오버에칭 공정에서 소모되지 않은 포트레지스트 패턴(23a)을 제거한다. 이때, 상기 RIE 스퍼터링 단계는, 구체적으로는, RF 전력을 높게 하고 O2의 가스 비율을 높힌 플루로카본계 가스 및 O2의 혼합가스를 사용하여 수행된다. 보다 구체적으로는, 상기 절연층(22)이 예를 들어 산화실리콘으로 이루어진 경우에는, O2의 가스 비율을 70% 이상으로 하는 O2/CHF3혼합가스를 사용하는것이 바람직하고, RF 전력은 1500W-2000W의 범위가 바람직하다.
전술한 RIE 방식의 식각이 하부막질의 성분과 반응하여 휘발될수 있는 가스를 사용하여 플라스마내의 활성화된 라디칼과 이온을 하부막의 댕금링 본드(Dangling Bond)와 반응시켜 식각하는 방식이라면, 여기서의 RlE 방식의 스퍼터링은 라디칼에 의한 화학적 반응 없이 물리적 이온에 의하여 입자가 스퍼터링되게 하는 방식이다. 이 방식이 통상의 물리적 스퍼터링에 비해 유리한 점은 포트레지스트 패턴을 제거함과 동시에 부산물들도 제거할 수 있다는데 있다. 이어서,O2플라스마를 이용한 에슁과 습식식각에 의한 스트립 공정을 수행함으로써, 제 2e 도에 도시된 바와 같이, 폴리머나 불휘발성 부산물이 완전히 제거된 개구부를 얻을수 있다.
제 2f 도는 제2도전충(29)을 형성하는 공정을 나타낸다.
상기 결과물 상에 Al과 같은 도전물질을 증착하여 제2도전층(29)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 배선형성 방법에 의하면, 플루로카본계의 가스와 산소의 혼합가스를 사용하어 알루미늄을 함유한 도전층 상의 절연층을 식각하여 비아 홀과 같은 개구부를 형성할때 발생하는 폴리머나 불휘발성 부산물등의 부산물들을 완전히 제거할 수 있어서 반도체 장치의 수율과 신뢰성을 향상시킬 수 있을 뿐만 아나라, 개구부가 테이퍼 형태의 측벽을 가지므로 단차도포성을 증대 시킨다.
이상, 본 발명을 실시예를 들어 설명하였지만, 본 발명은 이에 한정되지 않으며 본 발명의 범위내에서 다양한 변형이 가능함은 당업자라면 용이하게 알 수 있을 것이다.
Claims (10)
- 하부구조물상에 알루미늄을 함유하는 도전층을 형성하는 단계 ; 상기 도전층상에 절연층을 형성하는단계 ; 상기 절연층 상에 개구부가 형성될 부분을 정의하는 포토레지스트 패턴을 형성하는 단계 ; 상기 포트레지스트 패턴을 식각 마스크로 하여 습식 식각법에 의해 상기 절연층의 일부를 등방성 식각하여 개구부의 입구를 형성하는 단계 ; 상기 등방성 식각 단계 후 남은 절연층을 전식 식각법에 의해 이방성 식각하여직경이 하부로 갈수록 작아지는 테이퍼 형태의 개구부를 형성하는 단계 ; 상기 도전층이 개구부에 의해 노출되는 것을 보장하기 위해, 상기 결과물을 오버에칭하는 단계 ; 상기 결과물을 RIE 스퍼터링하여 상기 개구부 형성 단계와 상기 오버에칭 단계에서 발생한 식각 부산물들을 제거하는 단계 ; 및 상기 포토레지스트패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제1항에 있어서, 상기 RIE 스퍼터링 단계는 상기 절연층의 포트레지스트 패턴에 대한 식각 선택비가 높은 조건하에서 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제1항에 있어서, 상기 RlE 스퍼터링은 RF 전력을 높게하고,O2의 가스 비율을 높힌 플루로카본계 가스와 O2의 혼합 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제3항에 있어서, 상기 절연층은 산화실리콘으로 형성하고, 상기 RIE 스퍼터링온 RF 전력이 1500W-2000W인 범위에서 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제3항에 있어서, 상기 절연층은 산화실리콘으로 형성하고, 상기 RIE 스퍼터링은 O2의 가스 비율을70% 이상으로 하는 O2/CHF3혼합가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제l항에 있어서, 상기 오버에칭 단계는 테이퍼 효과를 증대시키기 위하여 상기 절연층의 포토레지스트패턴에 대한 선택비가 1 : l 이하인 조건하에서 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제1항에 있어서, 상기 오버에칭 단계는 CF4/O2혼합가스를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제1항에 있어서, 상기 도전층의 형성단계 이후에, 상기 도전층 상에 TiN층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제1항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계는 O2플라스마를 이용한 에슁 단계 및 습식식각에 의한 스트립 단계에 의해 수행되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
- 제1항에 있이서, 상기 포토레지스트 패턴을 게거하는 단계 이후에 상기 결과물 상에 도전물질을 도포하여 제2도선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029052A KR0126801B1 (ko) | 1993-12-22 | 1993-12-22 | 반도체 장치의 배선 형성방법 |
| TW083111682A TW289130B (ko) | 1993-12-22 | 1994-12-14 | |
| JP31674294A JP3571784B2 (ja) | 1993-12-22 | 1994-12-20 | 半導体装置の配線形成方法 |
| US08/361,835 US5591675A (en) | 1993-12-22 | 1994-12-22 | Interconnecting method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029052A KR0126801B1 (ko) | 1993-12-22 | 1993-12-22 | 반도체 장치의 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021085A KR950021085A (ko) | 1995-07-26 |
| KR0126801B1 true KR0126801B1 (ko) | 1998-04-02 |
Family
ID=19372111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930029052A KR0126801B1 (ko) | 1993-12-22 | 1993-12-22 | 반도체 장치의 배선 형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5591675A (ko) |
| JP (1) | JP3571784B2 (ko) |
| KR (1) | KR0126801B1 (ko) |
| TW (1) | TW289130B (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100390832B1 (ko) * | 1995-11-06 | 2003-09-22 | 주식회사 하이닉스반도체 | 반도체소자제조공정에서의폴리머제거방법 |
| DE19609229C2 (de) * | 1996-03-09 | 1998-10-15 | Micronas Intermetall Gmbh | Verfahren zum Herstellen von diskreten elektronischen Elementen |
| US5746884A (en) * | 1996-08-13 | 1998-05-05 | Advanced Micro Devices, Inc. | Fluted via formation for superior metal step coverage |
| US5661084A (en) * | 1996-10-04 | 1997-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for contact profile improvement |
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| US6274393B1 (en) | 1998-04-20 | 2001-08-14 | International Business Machines Corporation | Method for measuring submicron images |
| US6054384A (en) * | 1998-05-19 | 2000-04-25 | Advanced Micro Devices, Inc. | Use of hard masks during etching of openings in integrated circuits for high etch selectivity |
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| US6235638B1 (en) * | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
| JP2002110647A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| TWI278958B (en) * | 2002-06-03 | 2007-04-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
| KR100940665B1 (ko) * | 2007-11-29 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN101645408B (zh) * | 2008-08-04 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 焊盘及其形成方法 |
| JP5551887B2 (ja) * | 2009-03-31 | 2014-07-16 | ラピスセミコンダクタ株式会社 | 半導体素子の製造方法 |
| US9917027B2 (en) * | 2015-12-30 | 2018-03-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with aluminum via structures and methods for fabricating the same |
| JP6725317B2 (ja) * | 2016-05-19 | 2020-07-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| US20210020455A1 (en) * | 2019-07-17 | 2021-01-21 | Nanya Technology Corporation | Conductive via structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104B2 (ja) * | 1986-02-14 | 1995-08-02 | 富士通株式会社 | レジスト剥離方法 |
| EP0263220B1 (en) * | 1986-10-08 | 1992-09-09 | International Business Machines Corporation | Method of forming a via-having a desired slope in a photoresist masked composite insulating layer |
| JPS63258021A (ja) * | 1987-04-16 | 1988-10-25 | Toshiba Corp | 接続孔の形成方法 |
| JP2659980B2 (ja) * | 1988-01-28 | 1997-09-30 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| US5420078A (en) * | 1991-08-14 | 1995-05-30 | Vlsi Technology, Inc. | Method for producing via holes in integrated circuit layers |
-
1993
- 1993-12-22 KR KR1019930029052A patent/KR0126801B1/ko not_active IP Right Cessation
-
1994
- 1994-12-14 TW TW083111682A patent/TW289130B/zh active
- 1994-12-20 JP JP31674294A patent/JP3571784B2/ja not_active Expired - Fee Related
- 1994-12-22 US US08/361,835 patent/US5591675A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW289130B (ko) | 1996-10-21 |
| JP3571784B2 (ja) | 2004-09-29 |
| JPH07211718A (ja) | 1995-08-11 |
| US5591675A (en) | 1997-01-07 |
| KR950021085A (ko) | 1995-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071001 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |