JP5551887B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP5551887B2 JP5551887B2 JP2009086574A JP2009086574A JP5551887B2 JP 5551887 B2 JP5551887 B2 JP 5551887B2 JP 2009086574 A JP2009086574 A JP 2009086574A JP 2009086574 A JP2009086574 A JP 2009086574A JP 5551887 B2 JP5551887 B2 JP 5551887B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- etching
- forming
- contact hole
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
(a)リソグラフィ技術によりPSG膜上にコンタクトホール形成用のマスクパターンを形成する
(b)ウェットエッチング処理によってPSG膜のコンタクトホール形成部分を除去する
(c)異方性ドライエッチング処理によってSiN膜および絶縁膜(例えばNSG膜)のコンタクトホール形成部分を除去する
(e)アッシング技術によりマスクパターンを除去する
即ち、本発明の第1実施形態に係る半導体素子の製造方法は、
基板上に配線層を形成する配線層形成工程と、
前記基板および前記配線層を覆うように前記基板側から、第3絶縁膜、SiNを含んでなる第2絶縁膜、およびリン含有シリコン酸化膜からなる第1絶縁膜を順に積層した層間絶縁層を形成する層間絶縁層形成工程と、
前記第1絶縁膜上にマスクパターンを形成するマスクパターン形成工程、前記マスクパターンの形成後ウェットエッチング処理によって前記第1絶縁膜のコンタクトホール形成部分を除去する第1絶縁膜エッチング工程、該第1絶縁膜エッチング工程後に少なくとも等方性ドライエッチングを含むエッチング処理によって前記第2絶縁膜のコンタクトホール形成部分を除去する第2絶縁膜エッチング工程、および該第2絶縁膜エッチング工程後にエッチング処理によって前記第3絶縁膜のコンタクトホール形成部分を除去する第3絶縁膜エッチング工程、を経て前記配線層表面が露出するよう前記層間絶縁層にコンタクトホールを形成するコンタクトホール形成工程と、
を有することを特徴とする。
前述の通り、前記(a)〜(e)の工程を有する従来の方法では、エッチングの際に柱状残渣が発生するとの問題を有していたが、これは以下のようなメカニズムによって発生していたものと思われる。即ち、リン含有シリコン酸化膜(PSG膜)にウェットエッチング処理を施した際には、エッチング残留物が残りSiN膜表面に付着する。この残留物が付着した状態でSiN膜に異方性エッチング処理を施すと、前記残留物がマスクとなってしまうため、残留物が付着した箇所のSiN膜が柱状残渣として残っていたものと思われる。
これに対し、上記第1実施形態に係る半導体素子の製造方法は、リン含有シリコン酸化膜(PSG膜)からなる第1絶縁膜にウェットエッチング処理を施した後、SiNを含んでなる第2絶縁膜に少なくとも等方性ドライエッチングを含むエッチング処理を施す。従って、ウェットエッチング処理によって第2絶縁膜表面にエッチング残留物が付着したとしても、基板面に対して垂直方向だけでなく平行方向等のその他の方向にもエッチングが進行する等方性ドライエッチングを前記第2絶縁膜に施すため、残留物が付着した箇所においてもエッチングが進行し、柱状残渣の発生が抑制されるものと推察される。
前記第2絶縁膜エッチング工程が、まず等方性ドライエッチング処理を行い次いで異方性ドライエッチング処理を行う工程である。
基板上に配線層を形成する配線層形成工程と、
前記基板および前記配線層を覆うように前記基板側から、第3絶縁膜、SiNを含んでなる第2絶縁膜、およびリン含有シリコン酸化膜からなる第1絶縁膜を順に積層した層間絶縁層を形成する層間絶縁層形成工程と、
前記第1絶縁膜上にマスクパターンを形成するマスクパターン形成工程、前記マスクパターンの形成後ウェットエッチング処理によって前記第1絶縁膜のコンタクトホール形成部分を除去する第1絶縁膜エッチング工程、該第1絶縁膜エッチング工程後にサイドエッチングを伴った異方性ドライエッチング処理によって前記第2絶縁膜のコンタクトホール形成部分を除去する第2絶縁膜エッチング工程、および該第2絶縁膜エッチング工程後にエッチング処理によって前記第3絶縁膜のコンタクトホール形成部分を除去する第3絶縁膜エッチング工程、を経て前記配線層表面が露出するよう前記層間絶縁層にコンタクトホールを形成するコンタクトホール形成工程と、
を有することを特徴とする。
上記の通り、前記(a)〜(e)の工程を有する従来の方法では、エッチングの際に柱状残渣が発生するとの問題を有していた。
これに対し、上記第2実施形態に係る半導体素子の製造方法は、リン含有シリコン酸化膜(PSG膜)からなる第1絶縁膜にウェットエッチング処理を施した後、SiNを含んでなる第2絶縁膜にサイドエッチングを伴った異方性ドライエッチング処理を施す。従って、ウェットエッチング処理によって第2絶縁膜表面にエッチング残留物が付着したとしても、基板面に対して垂直方向にエッチングが進行する異方性ドライエッチングの際に、併せてサイドエッチングが生じる(基板面に対して平行方向にもエッチングが進行する)条件でエッチング処理を前記第2絶縁膜に施すため、残留物が付着した箇所においても平行方向へのエッチングが進行し、柱状残渣の発生が抑制されるものと推察される。
前記サイドエッチングを伴った異方性ドライエッチング処理が、フロン系ガスとO2ガスとの混合ガスを用い且つサイドエッチングが発生するようO2ガスの混合比を調整して行われることが好ましい。
本発明の第1実施形態に係る半導体素子の製造方法は以下の各工程を有する。
(1)配線層形成工程
(2)層間絶縁層形成工程
(3)コンタクトホール形成工程
(3−1)マスクパターン形成工程
(3−2)第1絶縁膜エッチング工程
(3−3)第2絶縁膜エッチング工程
(3−4)第3絶縁膜エッチング工程
第1実施形態において、配線層14としては、特に限定されず、例えば基板12の上に積層されるゲート電極層、その他の電極層、多層配線層などで構成される。
ここで、配線層14としてメタル配線パターンを形成する場合の一例を挙げて説明すると、まず基板12表面にCVD法によってNSG膜を形成し、該NSG膜の表面全面にスパッタ法によりAl−Cu(メタル)膜を形成する。次いで、リソグラフィ技術およびドライエッチング技術によりAl−Cu配線(メタル配線)のパターンを形成する。最後にアッシング技術によりレジストを除去して、図2に示す配線層14が基板12上に形成される。
第1実施形態において、層間絶縁層20は、下層側から順次積層された、第3絶縁膜22、SiNを含んでなる第2絶縁膜(SiN膜)24およびリン含有シリコン酸化膜からなる第1絶縁膜(PSG膜)26の積層膜で構成される。層間絶縁層20の総膜厚は、半導体素子の種類などに応じて決定され、特に限定されないが、例えば図3に示す半導体素子10においては、第3絶縁膜22の膜厚が200nm、第2絶縁膜(SiN膜)24の膜厚が1000nm、第1絶縁膜(PSG膜)26の膜厚が600nmに設定されている。
第1実施形態では、上述のように形成された層間絶縁層20の所定位置に、コンタクトホール30が形成される。第1実施形態では、後述する製造プロセスによりコンタクトホール30を形成するので、第2絶縁膜(SiN膜)24形成の際に発生する柱状残渣を効率的に抑制することができる。
コンタクトホール形成工程においては、まず、第1絶縁膜(PSG膜)26の上に、レジスト膜を成膜し、リソグラフィ技術によりコンタクトホール30を形成すべきパターンでレジスト膜に開口部を形成し、図4に示すマスクパターン16を形成する。
尚、コンタクトホール30が形成される位置(レイアウトされる位置)は、例えば図9(上面図)に示すように、配線層14の周辺部分等である。
次に、図5に示すように、第1絶縁膜(PSG膜)26におけるコンタクトホール30形成部分をウェットエッチング処理によって除去する。
ウェットエッチング処理の方法としては、浸漬法、スプレー法等の公知の方法が適用される。用いるエッチング溶液としては、例えば、NH4F/CH3COOH混合液等の溶液が好適に用いられ、また特に限定されるものではないが、上記溶液の条件としては、溶液温度が25℃にて用いることが好ましい。
尚、図5に示す第1絶縁膜(PSG膜)26の厚さは前述の通り600nmであり、上記テーパ状の傾斜を有する穴の奥行き(マスクパターン16の開口部における内壁から外側にエッチングされた距離/図5における長さL1)は600nm、テーパ状の傾斜の基板12表面に対する角度は45℃である。
次に、少なくとも等方性ドライエッチングを含むエッチング処理によって前記第2絶縁膜(SiN膜)24におけるコンタクトホール30形成部分を除去する。尚、第1実施形態に係る半導体素子の製造方法では、図6に示すごとく、まず等方性ドライエッチング処理を行い、次いで図7に示すごとく、異方性ドライエッチング処理を行う。
好ましい条件としては、例えば、CF4/O2(=200/50SCCM)の混合ガスを用いて、1Torr、RFパワー:300Wの条件でエッチングすることにより、良好に等方性ドライエッチング処理が行われる。
次に、前記第3絶縁膜22におけるコンタクトホール30形成部分を除去する。尚、第3絶縁膜22に施すエッチング処理は特に限定されず、如何なるエッチング処理を用いてもよいが、特に、上記第2絶縁膜エッチング工程で施される前記異方性ドライエッチング処理を、そのまま連続的に第3絶縁膜にも施すことが好ましい。
本発明の第2実施形態に係る半導体素子の製造方法は以下の各工程を有する。
(I)配線層形成工程
(II)層間絶縁層形成工程
(III)コンタクトホール形成工程
(III−1)マスクパターン形成工程
(III−2)第1絶縁膜エッチング工程
(III−3)第2絶縁膜エッチング工程
(III−4)第3絶縁膜エッチング工程
ここで、前述の通り(I)、(II)、(III−1)、(III−2)の各工程の説明は省略し、(III−3)および(III−4)の各工程を説明する。
(III−2)の第1絶縁膜エッチング工程によって第1絶縁膜(PSG膜)260におけるコンタクトホール30形成部分を除去した後、サイドエッチングを伴った異方性ドライエッチング処理によって前記第2絶縁膜(SiN膜)240におけるコンタクトホール30形成部分を除去する。
・CHF3ガス/CF4ガス/O2ガス(混合比:10/500/50)
・CF4ガス/O2ガス(混合比:200/50)
・SF6ガス/O2ガス(混合比:100/10)
次に、前記第3絶縁膜220におけるコンタクトホール30形成部分を除去する。尚、第3絶縁膜220に施すエッチング処理は特に限定されず、如何なるエッチング処理を用いてもよいが、特に、上記第2絶縁膜エッチング工程で施される前記異方性ドライエッチング処理を、そのまま連続的に第3絶縁膜にも施すことが好ましい。
尚、前記(III−3)の第2絶縁膜エッチング工程で施される前記異方性ドライエッチング処理では第2絶縁膜(SiN膜)240においてサイドエッチングが進行するが、第3絶縁膜としてNSG膜やPSG膜を用いた場合には、エッチング速度の相違によりサイドエッチングが殆ど生じないまま、基板12表面に対して垂直方向のエッチングを施すことができる。
12 基板
14 配線層
16 マスクパターン
20,200 層間絶縁層
22,220 第3絶縁膜
24,240 第2絶縁膜(SiN膜)
26,260 第1絶縁膜(PSG膜)
30 コンタクトホール
Claims (3)
- 基板上に配線層を形成する配線層形成工程と、
前記基板および前記配線層を覆うように前記基板側から、第3絶縁膜、SiNを含んでなる第2絶縁膜、およびリン含有シリコン酸化膜からなる第1絶縁膜を順に積層した層間絶縁層を形成する層間絶縁層形成工程と、
前記第1絶縁膜上にマスクパターンを形成するマスクパターン形成工程、前記マスクパターンの形成後ウェットエッチング処理によって前記第1絶縁膜のコンタクトホール形成部分を除去する第1絶縁膜エッチング工程、該第1絶縁膜エッチング工程後にまず等方性ドライエッチング処理を行い次いで異方性ドライエッチング処理を行うエッチング処理によって前記第2絶縁膜のコンタクトホール形成部分を除去する第2絶縁膜エッチング工程、および該第2絶縁膜エッチング工程後にエッチング処理によって前記第3絶縁膜のコンタクトホール形成部分を除去する第3絶縁膜エッチング工程、を経て前記配線層表面が露出するよう前記層間絶縁層にコンタクトホールを形成するコンタクトホール形成工程と、
を有する半導体素子の製造方法。 - 基板上に配線層を形成する配線層形成工程と、
前記基板および前記配線層を覆うように前記基板側から、第3絶縁膜、SiNを含んでなる第2絶縁膜、およびリン含有シリコン酸化膜からなる第1絶縁膜を順に積層した層間絶縁層を形成する層間絶縁層形成工程と、
前記第1絶縁膜上にマスクパターンを形成するマスクパターン形成工程、前記マスクパターンの形成後ウェットエッチング処理によって前記第1絶縁膜のコンタクトホール形成部分を除去する第1絶縁膜エッチング工程、該第1絶縁膜エッチング工程後にサイドエッチングを伴った異方性ドライエッチング処理によって前記第2絶縁膜のコンタクトホール形成部分を除去する第2絶縁膜エッチング工程、および該第2絶縁膜エッチング工程後にエッチング処理によって前記第3絶縁膜のコンタクトホール形成部分を除去する第3絶縁膜エッチング工程、を経て前記配線層表面が露出するよう前記層間絶縁層にコンタクトホールを形成するコンタクトホール形成工程と、
を有する半導体素子の製造方法。 - 前記サイドエッチングを伴った異方性ドライエッチング処理が、フロン系ガスとO2ガスとの混合ガスを用い且つサイドエッチングが発生するようO2ガスの混合比を調整して行われる請求項2に記載の半導体素子の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009086574A JP5551887B2 (ja) | 2009-03-31 | 2009-03-31 | 半導体素子の製造方法 |
US12/721,854 US7998876B2 (en) | 2009-03-31 | 2010-03-11 | Method of producing semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009086574A JP5551887B2 (ja) | 2009-03-31 | 2009-03-31 | 半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010238988A JP2010238988A (ja) | 2010-10-21 |
JP5551887B2 true JP5551887B2 (ja) | 2014-07-16 |
Family
ID=42784806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009086574A Active JP5551887B2 (ja) | 2009-03-31 | 2009-03-31 | 半導体素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7998876B2 (ja) |
JP (1) | JP5551887B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4982582B2 (ja) * | 2010-03-31 | 2012-07-25 | 株式会社東芝 | マスクの製造方法 |
US9343651B2 (en) * | 2010-06-04 | 2016-05-17 | Industrial Technology Research Institute | Organic packaging carrier |
JP6297783B2 (ja) * | 2013-03-08 | 2018-03-20 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP6867283B2 (ja) * | 2017-12-28 | 2021-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194621A (ja) * | 1987-10-05 | 1989-04-13 | Nec Corp | 半導体装置の製造方法 |
JP2650313B2 (ja) * | 1988-05-06 | 1997-09-03 | 松下電器産業株式会社 | ドライエッチング方法 |
JPH01286442A (ja) * | 1988-05-13 | 1989-11-17 | Sony Corp | 半導体装置の製造方法 |
JPH02206115A (ja) * | 1989-02-06 | 1990-08-15 | Matsushita Electron Corp | 半導体装置の製造方法 |
US4889588A (en) * | 1989-05-01 | 1989-12-26 | Tegal Corporation | Plasma etch isotropy control |
US4978420A (en) * | 1990-01-03 | 1990-12-18 | Hewlett-Packard Company | Single chamber via etch through a dual-layer dielectric |
JPH05343347A (ja) | 1992-06-05 | 1993-12-24 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0794441A (ja) | 1993-09-21 | 1995-04-07 | Sony Corp | 半導体装置およびその製法 |
KR0126801B1 (ko) * | 1993-12-22 | 1998-04-02 | 김광호 | 반도체 장치의 배선 형성방법 |
US6486060B2 (en) * | 1998-09-03 | 2002-11-26 | Micron Technology, Inc. | Low resistance semiconductor process and structures |
-
2009
- 2009-03-31 JP JP2009086574A patent/JP5551887B2/ja active Active
-
2010
- 2010-03-11 US US12/721,854 patent/US7998876B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010238988A (ja) | 2010-10-21 |
US7998876B2 (en) | 2011-08-16 |
US20100248483A1 (en) | 2010-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5551887B2 (ja) | 半導体素子の製造方法 | |
JP2006261630A (ja) | 半導体素子の製造方法 | |
KR101725152B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR101037485B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
US7910485B2 (en) | Method for forming contact hole using dry and wet etching processes in semiconductor device | |
TWI278063B (en) | Method for fabricating metal line in semiconductor device | |
JP4550786B2 (ja) | 半導体装置の製造方法 | |
JP4451335B2 (ja) | 半導体装置の製造方法 | |
JP3729731B2 (ja) | 半導体素子の製造方法 | |
JP2004186228A (ja) | 半導体装置の製造方法 | |
JP2005136097A (ja) | 半導体装置の製造方法 | |
JP2009054879A (ja) | 集積回路の製造方法 | |
KR20070105827A (ko) | 리페어 퓨즈를 구비한 반도체 소자의 제조 방법 | |
KR100661237B1 (ko) | 반도체 소자의 제조 방법 | |
JP2827690B2 (ja) | 半導体装置の製造方法 | |
JP2008210832A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3886854B2 (ja) | 半導体装置の製造方法 | |
KR100826788B1 (ko) | 반도체 소자의 얕은 트렌치 분리구조 제조방법 | |
US7842608B2 (en) | Method for manufacturing semiconductor device having via plug | |
KR100783637B1 (ko) | 반도체장치의 제조 방법 | |
KR20080002515A (ko) | 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법 | |
JP2007115889A (ja) | 半導体装置の製造方法 | |
KR100945505B1 (ko) | 반도체 소자의 스토리지 노드 형성방법 | |
KR100451492B1 (ko) | 반도체소자의콘택홀형성방법 | |
JPH11224876A (ja) | 接続孔の形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140523 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5551887 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |