JPH01286442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01286442A JPH01286442A JP11628788A JP11628788A JPH01286442A JP H01286442 A JPH01286442 A JP H01286442A JP 11628788 A JP11628788 A JP 11628788A JP 11628788 A JP11628788 A JP 11628788A JP H01286442 A JPH01286442 A JP H01286442A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第1の絶縁膜と第2の絶縁膜とリフロー膜と
が順次に積層されている領域にコンタクト部を有する半
導体装置の製造方法に関するものである。
が順次に積層されている領域にコンタクト部を有する半
導体装置の製造方法に関するものである。
本発明は、上記の様な半導体装置の製造方法において、
第2の絶縁膜に対して選択的にリフロー膜を等方性エツ
チングした後、第2の絶縁膜のみを等方性エツチングす
ることによって、コンタクト部に形成される電極の段差
被覆性が良く、信頼性の高い半導体装置を製造すること
ができる様にしたものである。
第2の絶縁膜に対して選択的にリフロー膜を等方性エツ
チングした後、第2の絶縁膜のみを等方性エツチングす
ることによって、コンタクト部に形成される電極の段差
被覆性が良く、信頼性の高い半導体装置を製造すること
ができる様にしたものである。
半導体装置では、コンタクト部に形成される電極の段差
被覆性を向上させるために、層間絶縁膜上にリフロー膜
を形成し、このリフロー膜のリフローによってコンタク
トホールの周囲に滑らかなテーパを形成することが行わ
れている。
被覆性を向上させるために、層間絶縁膜上にリフロー膜
を形成し、このリフロー膜のリフローによってコンタク
トホールの周囲に滑らかなテーパを形成することが行わ
れている。
また、眉間絶縁膜とリフロー膜との界面で電荷が発生す
るのを防止したり、例えばSRAMの高抵抗負荷の抵抗
値を安定させるために水素が活性領域へ浸入するのを阻
止したりするために、層間絶縁膜とリフロー膜との間に
5iJn膜等を形成することが行われている。
るのを防止したり、例えばSRAMの高抵抗負荷の抵抗
値を安定させるために水素が活性領域へ浸入するのを阻
止したりするために、層間絶縁膜とリフロー膜との間に
5iJn膜等を形成することが行われている。
第2図は、この様は半導体装置を製造する方法の一従来
例を示している。この−従来例では、第2A図に示す様
に、St基体11上に、PSG膜やSiO□膜等である
層間絶縁膜12とSi3N、膜13とAs5G膜やBP
SG膜等であるリフロー膜14とをまず順次に積層させ
る。
例を示している。この−従来例では、第2A図に示す様
に、St基体11上に、PSG膜やSiO□膜等である
層間絶縁膜12とSi3N、膜13とAs5G膜やBP
SG膜等であるリフロー膜14とをまず順次に積層させ
る。
リフロー膜14上には、コンタクト部に対応する位置に
開口15aを有するエツチングマスク15を形成する。
開口15aを有するエツチングマスク15を形成する。
次に、ウェットエツチングによって、第2B図に示す様
に、Si、N4膜13には達しない深さまでリフロー膜
14を等方性エツチングして、このリフロー膜14にテ
ーパを形成する。
に、Si、N4膜13には達しない深さまでリフロー膜
14を等方性エツチングして、このリフロー膜14にテ
ーパを形成する。
そして更に、RIEによって、残りのリフロー膜14と
Si3N4膜13と層間絶縁g!12とを異方性エツチ
ングしてコンタクトホール16を形成し、コンタクト部
17を露出させる。
Si3N4膜13と層間絶縁g!12とを異方性エツチ
ングしてコンタクトホール16を形成し、コンタクト部
17を露出させる。
次に、エツチングマスク15を除去し、熱処理によって
リフロー膜14をリフローさせて、第2C図に示す様に
リフロー膜14のテーパを滑らかにする。しかしこの時
、リフローのための熱処理によって、コンタクト部17
にSiO□膜18膜形8される。
リフロー膜14をリフローさせて、第2C図に示す様に
リフロー膜14のテーパを滑らかにする。しかしこの時
、リフローのための熱処理によって、コンタクト部17
にSiO□膜18膜形8される。
従って、5i02膜18をライトエッチで除去した後、
AJのスパッタリング及びバターニングを行って、第2
D図に示す様に、コンタクト部17にAA’電極19を
形成する。
AJのスパッタリング及びバターニングを行って、第2
D図に示す様に、コンタクト部17にAA’電極19を
形成する。
ところが、5in2膜18を除去するためのライトエッ
チによって眉間絶8!膜12やリフロー膜14もエツチ
ングされるのに対して、5iJ4膜13はエツチングさ
れない。
チによって眉間絶8!膜12やリフロー膜14もエツチ
ングされるのに対して、5iJ4膜13はエツチングさ
れない。
このため、第2D図に示す様にSi3N、膜13の端縁
部がコンタクトホール16内へ庇状に突出し、Af電極
19の段差被覆性が良くなく、半導体装置の信頼性が低
い。
部がコンタクトホール16内へ庇状に突出し、Af電極
19の段差被覆性が良くなく、半導体装置の信頼性が低
い。
なお、低応力膜であるPSG膜は、ライトエッチによる
エツチング速度が速い。従って、このPSG膜を眉間絶
縁膜12として用いると、5iJa膜13の庇が更に大
きくなり、Al電極19の段差被覆性が更に低下する。
エツチング速度が速い。従って、このPSG膜を眉間絶
縁膜12として用いると、5iJa膜13の庇が更に大
きくなり、Al電極19の段差被覆性が更に低下する。
また、バリアメタルとA1とで電極を形成した場合、バ
リアメタルの段差被覆性が良くないと、Alスパイクに
よる接合リークを引き起こし、半導体装置の信顛性がや
はり低い。
リアメタルの段差被覆性が良くないと、Alスパイクに
よる接合リークを引き起こし、半導体装置の信顛性がや
はり低い。
本発明による半導体装置の製造方法は、コンタクト部1
7に対応する位置に開口15aを有するエツチングマス
ク15をリフロー膜14上に形成する工程と、前記エツ
チングマスク15を用い且1第2の絶縁M13に対して
選択的に前記リフロー膜14を等方性エツチングする工
程と、前記エツチングマスク15を用いて前記第2の絶
縁膜13のみを等方性エツチングする工程と、前記エツ
チングマスク15を用いて第1の絶縁膜12を異方性エ
ツチングする工程と、前記エツチングマスク15を除去
する工程と、この除去の後の熱処理によって前記リフロ
ー膜14をリフローさせる工程と、前記熱処理による前
記コンタクト部17における酸化膜18をエツチングす
る工程とを夫々具備している。
7に対応する位置に開口15aを有するエツチングマス
ク15をリフロー膜14上に形成する工程と、前記エツ
チングマスク15を用い且1第2の絶縁M13に対して
選択的に前記リフロー膜14を等方性エツチングする工
程と、前記エツチングマスク15を用いて前記第2の絶
縁膜13のみを等方性エツチングする工程と、前記エツ
チングマスク15を用いて第1の絶縁膜12を異方性エ
ツチングする工程と、前記エツチングマスク15を除去
する工程と、この除去の後の熱処理によって前記リフロ
ー膜14をリフローさせる工程と、前記熱処理による前
記コンタクト部17における酸化膜18をエツチングす
る工程とを夫々具備している。
本発明による半導体装置の製造方法では、第2の絶縁膜
13に対して選択的にリフロー膜14を等方性エツチン
グした後、第2の絶縁膜13のみを等方性エツチングし
ているので、第2の絶縁膜13の端縁はエツチングマス
ク15の開口15aに対応する位置よりも後退する。
13に対して選択的にリフロー膜14を等方性エツチン
グした後、第2の絶縁膜13のみを等方性エツチングし
ているので、第2の絶縁膜13の端縁はエツチングマス
ク15の開口15aに対応する位置よりも後退する。
従って、リフロー膜14をリフローさせるための熱処理
によってコンタクト部17にできた酸化膜18をエツチ
ングしたとき、このエツチングによっては第2の絶縁膜
13がエツチングさなくても、第2の絶縁膜13の端縁
部がコンタクトホール16内へ庇状に突出しない。
によってコンタクト部17にできた酸化膜18をエツチ
ングしたとき、このエツチングによっては第2の絶縁膜
13がエツチングさなくても、第2の絶縁膜13の端縁
部がコンタクトホール16内へ庇状に突出しない。
以下、本発明の一実施例を第1図を参照しながら説明す
る。
る。
本実施例でも、第1A図に示す工程までは、既述の一従
来例における第2A図の工程までと同様に行う。
来例における第2A図の工程までと同様に行う。
その後、本実施例でもウェットエツチングによってリフ
ロー膜14を等方性エツチングしてこのリフロー膜14
にテーパを形成するが、このウェットエツチングは、第
1B図に示す様に、5tJ4膜13に達する深さまで行
う。
ロー膜14を等方性エツチングしてこのリフロー膜14
にテーパを形成するが、このウェットエツチングは、第
1B図に示す様に、5tJ4膜13に達する深さまで行
う。
このとき、リフロー膜14をオーバエツチングしてもS
i3N4膜13はエツチングされないので、このウェッ
トエツチングの制御性は良い。
i3N4膜13はエツチングされないので、このウェッ
トエツチングの制御性は良い。
次に、反応性プラズマエツチングによって、St。
N4膜13のみを等方性エツチングする。すると、第1
C図に示す様に、SiJ、膜13の端縁は、エツチング
マスク15の開口15aに対応する位置よりも後退する
。
C図に示す様に、SiJ、膜13の端縁は、エツチング
マスク15の開口15aに対応する位置よりも後退する
。
次に、RIBによって、第1D図に示す様に、眉間絶縁
膜12を異方性エツチングしてコンタクトホール16を
形成し、コンタクト部17を露出させる。
膜12を異方性エツチングしてコンタクトホール16を
形成し、コンタクト部17を露出させる。
その後、既述の一従来例と同様に、第1E図に示す様に
エツチングマスク15の除去及びリフロー膜14のリフ
ローを行い、更に、第1F図に示す様にSiO□膜18
のライトエッチ及びII電極19の形成を行う。
エツチングマスク15の除去及びリフロー膜14のリフ
ローを行い、更に、第1F図に示す様にSiO□膜18
のライトエッチ及びII電極19の形成を行う。
しかし本実施例では、第1C図に示した工程で5iJ4
膜13の端縁をエツチングマスク15の開口15aに対
応する位置よりも後退させているので、Sing膜18
を除去するためのライトエッチを行っても、第1F図に
示す様に、5iJ4膜13の端縁部はコンタクトホール
16内に庇状に突出しない。
膜13の端縁をエツチングマスク15の開口15aに対
応する位置よりも後退させているので、Sing膜18
を除去するためのライトエッチを行っても、第1F図に
示す様に、5iJ4膜13の端縁部はコンタクトホール
16内に庇状に突出しない。
従って本実施例では、第1F図からも明らかな様に、A
N電極19の段差被覆性が良く、この結果、半導体装置
の信頼性が高い。
N電極19の段差被覆性が良く、この結果、半導体装置
の信頼性が高い。
本発明による半導体装置の製造方法では、第2の絶縁膜
の端縁部がコンタクトホール内へ庇状に突出しないので
、コンタクト部に形成される電極の段差被覆性が良く、
信鎖性の高い半導体装置を製造することができる。
の端縁部がコンタクトホール内へ庇状に突出しないので
、コンタクト部に形成される電極の段差被覆性が良く、
信鎖性の高い半導体装置を製造することができる。
第1図及び第2図は本発明の夫々−実施例及び−従来例
を順次に示す側断面図である。 なお図面に用いた符号において、 12・−・−・−−−−−−・−0層間絶縁膜13・・
・・−・−・−・−・−・5iJa l!14−・・・
・・・・−・−・−・リフロー膜15−・−・−・・・
−・・−−−−一エッチングマスク15a −−−−−
−−−−−−・・−・開口16−−−−−−−−・・・
−〜−−−−−−−コンタクトホール17・−・・−・
・・・・・・・・−・コンタクト部18・−−−−一・
−・−・・−・・−・SiO□膜である。
を順次に示す側断面図である。 なお図面に用いた符号において、 12・−・−・−−−−−−・−0層間絶縁膜13・・
・・−・−・−・−・−・5iJa l!14−・・・
・・・・−・−・−・リフロー膜15−・−・−・・・
−・・−−−−一エッチングマスク15a −−−−−
−−−−−−・・−・開口16−−−−−−−−・・・
−〜−−−−−−−コンタクトホール17・−・・−・
・・・・・・・・−・コンタクト部18・−−−−一・
−・−・・−・・−・SiO□膜である。
Claims (1)
- 【特許請求の範囲】 第1の絶縁膜と第2の絶縁膜とリフロー膜とが順次に
積層されている領域にコンタクト部を有する半導体装置
の製造方法において、 前記コンタクト部に対応する位置に開口を有するエッチ
ングマスクを前記リフロー膜上に形成する工程と、 前記エッチングマスクを用い且つ前記第2の絶縁膜に対
して選択的に前記リフロー膜を等方性エッチングする工
程と、 前記エッチングマスクを用いて前記第2の絶縁膜のみを
等方性エッチングする工程と、 前記エッチングマスクを用いて前記第1の絶縁膜を異方
性エッチングする工程と、 前記エッチングマスクを除去する工程と、 この除去の後の熱処理によって前記リフロー膜をリフロ
ーさせる工程と、 前記熱処理による前、記コンタクト部における酸化膜を
エッチングする工程とを夫々具備する半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11628788A JPH01286442A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11628788A JPH01286442A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01286442A true JPH01286442A (ja) | 1989-11-17 |
Family
ID=14683320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11628788A Pending JPH01286442A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01286442A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5552343A (en) * | 1995-10-19 | 1996-09-03 | Taiwan Semiconductor Manufacturing Company | Method for tapered contact formation |
US5629237A (en) * | 1994-10-24 | 1997-05-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Taper etching without re-entrance profile |
US6046100A (en) * | 1996-12-12 | 2000-04-04 | Applied Materials, Inc. | Method of fabricating a fabricating plug and near-zero overlap interconnect line |
US6130482A (en) * | 1995-09-26 | 2000-10-10 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
JP2010238988A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
-
1988
- 1988-05-13 JP JP11628788A patent/JPH01286442A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5629237A (en) * | 1994-10-24 | 1997-05-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Taper etching without re-entrance profile |
US6130482A (en) * | 1995-09-26 | 2000-10-10 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
US5552343A (en) * | 1995-10-19 | 1996-09-03 | Taiwan Semiconductor Manufacturing Company | Method for tapered contact formation |
US6046100A (en) * | 1996-12-12 | 2000-04-04 | Applied Materials, Inc. | Method of fabricating a fabricating plug and near-zero overlap interconnect line |
US6455921B1 (en) | 1996-12-12 | 2002-09-24 | Applied Materials, Inc. | Fabricating plug and near-zero overlap interconnect line |
JP2010238988A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
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