JP2008210832A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP2008210832A
JP2008210832A JP2007043402A JP2007043402A JP2008210832A JP 2008210832 A JP2008210832 A JP 2008210832A JP 2007043402 A JP2007043402 A JP 2007043402A JP 2007043402 A JP2007043402 A JP 2007043402A JP 2008210832 A JP2008210832 A JP 2008210832A
Authority
JP
Japan
Prior art keywords
conductive pad
forming
opening
pad
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007043402A
Other languages
English (en)
Inventor
Hirobumi Yamagishi
博文 山岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007043402A priority Critical patent/JP2008210832A/ja
Publication of JP2008210832A publication Critical patent/JP2008210832A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】導電パッドの外観異常に起因した歩留まりの低下を抑制することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜１０上に導電パッド１２を形成する工程と、絶縁膜１０上及び導電パッド１２上に保護膜１４を形成する工程と、ＰＦＣガスを用いたドライエッチングを行うことにより、保護膜１４に、導電パッド１２上に位置する開口部１４ａを形成する工程と、開口部１４ａ内に位置している導電パッド１２の表面全面をフッ化する工程とを具備する。開口部１４ａ内に位置している導電パッド１２の表面全面をフッ化する工程は、例えば導電パッド１２の表面をフッ素ガス又はフッ化アンモニウム水溶液を用いて処理する工程である。
【選択図】図１

Description

本発明は、導電パッドを有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、導電パッドの外観異常に起因した歩留まりの低下を抑制することができる半導体装置の製造方法及び半導体装置に関する。
図３の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず図３（Ａ）に示すように、トランジスタ等の半導体素子（図示せず）が形成されたシリコン基板１００上に、層間絶縁膜１１０を形成し、次いで層間絶縁膜１１０上にＡｌ合金パッド１１２を形成する。次いで、層間絶縁膜１１０上及びＡｌ合金パッド１１２上に、パッシベーション膜１１４を形成する。次いでパッシベーション膜１１４上にレジストパターン１５０を形成し、レジストパターン１５０をマスクとしてパッシベーション膜１１４をドライエッチングする。エッチングガスにはＰＦＣガスが用いられる。これにより、パッシベーション膜１１４には、Ａｌ合金パッド１１２上に位置するパッド開口部１１４ａが形成される。
その後、図３（Ｂ）に示すようにレジストパターン１５０を除去する。次いで、Ａｌ合金パッド１１２にボンディングワイヤ１６０を接続する。ここで、パッド開口部１１４ａを形成してからボンディングワイヤ１６０を接続するまでの間に、パッド開口部１１４ａ内で露出しているＡｌ合金パッド１１２は大気に晒され、Ａｌ合金パッド１１２の表面に酸化アルミニウム層１１２ｂが形成される。
しかし、パッド開口部１１４ａを形成するときに用いたＰＦＣガスに含まれるフッ素がＡｌ合金パッド１１２上に残留している場合、酸化アルミニウム層１１２ｂ中の酸素の一部がフッ素と置換し、フッ化アルミニウム層１１２ａが部分的に形成される。この場合、Ａｌ合金パッド１１２の表面に、フッ化アルミニウム層１１２ａに起因したムラが生じるため、Ａｌ合金パッド１１２が外観異常になり、半導体装置の歩留まりが低下する。これを抑制する為の方法の一つとして、Ａｌ合金パッド１１２上に残留するフッ素を酸素プラズマで除去する方法がある（例えば特許文献１参照）。
特開平１０−１２５６６１号公報
しかし、上記の特許文献１に記載の方法でも、Ａｌ合金パッド等の導電パッド上にフッ素が残留し、導電パッドの外観異常を起こして半導体装置の歩留まりが低下する場合があった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、導電パッドの外観異常に起因した歩留まりの低下を抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜上に導電パッドを形成する工程と、
前記絶縁膜上及び前記導電パッド上に保護膜を形成する工程と、
フッ素含有ガスを用いたドライエッチングを行うことにより、前記保護膜に、前記導電パッド上に位置する開口部を形成する工程と、
前記開口部内に位置している前記導電パッドの表面全面にフッ化層を形成する工程とを具備する。
この半導体装置の製造方法によれば、前記開口部内に位置している前記導電パッドの表面全面はフッ化されているため、前記導電パッドにムラが生じて外観異常が生じることが抑制でき、その結果、前記導電パッドの外観異常に起因した歩留まりの低下を抑制することができる。
本発明に係る他の半導体装置の製造方法は、絶縁膜上に導電パッドを形成する工程と、
前記絶縁膜上及び前記導電パッド上に保護膜を形成する工程と、
フッ素含有ガスを用いたドライエッチングを行うことにより、前記保護膜に、前記導電パッド上に位置する開口部を形成する工程と、
前記開口部内に位置している前記導電パッドの表面を、フッ素ガスを用いて処理することにより、前記導電パッドの表面にフッ化層を形成する工程とを具備する。
前記開口部を形成する工程と、前記導電パッドの表面をフッ化する工程の間に、酸素プラズマを用いて前記開口部内に位置する残渣を除去する工程を具備する場合、前記フッ化層を形成する工程は、不活性ガスで希釈したフッ素ガスをプラズマ化し、該プラズマで前記導電パッドを処理する工程であるのが好ましい。
前記開口部を形成する工程と、前記導電パッドの表面にフッ化層を形成する工程の間に、前記開口部内に位置する前記導電パッドの表面をスパッタリング処理する工程を具備してもよい。この場合、前記導電パッドの表面上に残渣がある場合でも、この残渣を除去又は微細化することにより、前記導電パッドの表面にフッ化層を形成することができる。
本発明に係る他の半導体装置の製造方法は、絶縁膜上に導電パッドを形成する工程と、
前記絶縁膜上及び前記導電パッド上に保護膜を形成する工程と、
フッ素含有ガスを用いたドライエッチングを行うことにより、前記保護膜に、前記導電パッド上に位置する開口部を形成する工程と、
前記開口部内に位置している前記導電パッドの表面を、フッ化アンモニウム水溶液を用いて処理することにより、前記導電パッドの表面にフッ化層を形成する工程とを具備する。
前記フッ化層を形成する工程の後に、前記導電パッドにボンディングワイヤを接続する工程を具備してもよい。
本発明に係る半導体装置は、絶縁膜と、
前記絶縁膜上に形成された導電パッドと、
前記絶縁膜上及び前記導電パッド上に形成された保護膜と、
前記保護膜に形成され、前記導電パッド上に位置する開口部と、
前記開口部内に位置している前記導電パッドの表面全面に形成されたフッ化層とを具備する。
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず図１（Ａ）に示すように、シリコンウェハ１に素子分離膜２及びトランジスタ３を形成する。次いでシリコンウェハ１、素子分離膜２、及びトランジスタ３上に層間絶縁膜４を形成し、層間絶縁膜４に、トランジスタ３上に位置する接続孔を形成する。次いで接続孔内に、トランジスタ３に接続する導電プラグを埋め込む。次いでこの導電プラグ上及び層間絶縁膜４上にＡｌ合金膜をスパッタリング法により形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜４上には、導電プラグに接続するＡｌ合金配線５が形成される。
次いで、層間絶縁膜４上及びＡｌ合金配線５上に層間絶縁膜１０を形成する。次いで層間絶縁膜１０に、Ａｌ合金配線５上に位置する接続孔を形成する。次いで、接続孔内に、Ａｌ合金配線５に接続する導電プラグを埋め込む。
次いで、層間絶縁膜１０上及び導電プラグ上にＡｌ合金膜をスパッタリング法により形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜１０上には、導電プラグ上に位置するＡｌ合金配線１１、及びＡｌ合金配線１１の端部に位置するＡｌ合金パッド１２が形成される。
次いで、層間絶縁膜１０上、Ａｌ合金配線１１上、及びＡｌ合金パッド１２上にパッシベーション膜１４を形成する。パッシベーション膜１４は、酸化シリコン膜の単層構造であっても良いし、窒化シリコン膜の単層構造であっても良いし、酸化シリコン膜及び窒化シリコン膜をこの順に積層した構造であっても良い。
次いで、パッシベーション膜１４上にレジストパターン５０を形成し、レジストパターン５０をマスクとしたドライエッチングを行う。エッチングガスにはフッ素含有ガス、例えばＰＦＣガスが用いられる。これにより、パッシベーション膜１４にはＡｌ合金パッド１２上に位置するパッド開口部１４ａが形成される。
次いで、パッド開口部１４ａ内に位置するＡｌ合金パッド１２を、酸素プラズマで処理する。これにより、Ａｌ合金パッド１２上に位置する残渣は除去される。また、Ａｌ合金パッド１２の表面には酸化アルミニウム層１２ａが薄く形成される。
次いで、図１（Ｂ）に示すように、不活性ガス（例えばＡｒガス又は窒素ガス）で希釈したフッ素ガスをプラズマ化し、該プラズマを用いて、パッド開口部１４ａ内に位置するＡｌ合金パッド１２を処理する。これにより、酸化アルミニウム層１２ａの酸素はフッ素に置換され、フッ化アルミニウム層１２ｂが、パッド開口部１４ａ内に位置するＡｌ合金パッド１２の表面全面に形成される。このため、フッ化アルミニウム層が部分的に形成されることに起因してＡｌ合金パッド１２の表面に外観異常が生じることが抑制される。
その後、図１（Ｃ）に示すように、レジストパターン５０を除去する。次いで、パッド開口部１４ａ内に位置するＡｌ合金パッド１２にボンディングワイヤ６０を圧着により接続する。フッ化アルミニウムの融点は酸化アルミニウムの融点より低い。このため、酸化アルミニウム層がＡｌ合金パッドの表面を覆っている従来の半導体装置と比較して、ボンディングワイヤ６０はＡｌ合金パッド１２に電気的に接続しやすい。
以上、本発明の第１の実施形態によれば、パッシベーション膜１４にパッド開口部１４ａを形成した後、パッド開口部１４ａ内に位置するＡｌ合金パッド１２の表面を、フッ素プラズマを用いて処理している。このため、パッド開口部１４ａ内に位置するＡｌ合金パッド１２の表面の全面がフッ化され、フッ化アルミニウム層１２ｂが形成される。従って、フッ化アルミニウム層が部分的に形成されることに起因してＡｌ合金パッド１２の表面に外観異常が生じることが抑制され、その結果、Ａｌ合金パッド１２の表面の外観異常に起因した半導体装置の歩留まり低下を抑制できる。
次に、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。本実施形態に係る半導体装置の製造方法は、Ａｌ合金パッド１２の表面を、酸素プラズマではなくスパッタリングで処理する点、及びフッ化アルミニウム層１２ｂを形成するときに希釈されたフッ素ガスをプラズマ化しない点を除いて、第１の実施形態と同様である。なお、フッ素ガスは希釈しなくても良い。
本実施形態では、スパッタリングによりＡｌ合金パッド１２表面上の残渣を除去しているか、または微細化しており、酸素プラズマを用いていない為、Ａｌ合金パッド１２の表面に酸化膜が形成されず、その結果、フッ素ガスをプラズマ化しなくても、パッド開口部１４ａ内に位置するＡｌ合金パッド１２の表面全面にフッ化アルミニウム層１２ｂが形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
なお、スパッタリングによって残渣が除去しきれない場合、フッ化アルミニウム層１２ｂを形成した後に酸素プラズマを用いてＡｌ合金パッド１２を処理することにより、残渣を除去しても良い。
図２の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。まず図２（Ａ）に示すように、シリコンウェハ１に素子分離膜２及びトランジスタ３を形成し、さらに層間絶縁膜４、層間絶縁膜４内の導電プラグ、Ａｌ合金配線５、層間絶縁膜１０、層間絶縁膜１０内の導電プラグ、Ａｌ合金配線１１、及びＡｌ合金パッド１２を形成する。次いでパッシベーション膜１４、及びパッド開口部１４ａを形成する。これらの形成方法は第１の実施形態と同様である。
また、パッド開口部１４ａを形成した後、パッド開口部１４ａを形成したレジストパターンを除去する前に、Ａｌ合金パッド１２上に位置する残渣を、酸素プラズマを用いて除去する。本工程において、Ａｌ合金パッド１２の表面には酸化アルミニウム層１２ａが薄く形成される。
次いで、図２（Ｂ）に示すように、パッド開口部１４ａ内に位置するＡｌ合金パッド１２の表面を、フッ化アンモニウム水溶液で処理する。これにより、酸化アルミニウム層１２ａの酸素はフッ素に置換され、フッ化アルミニウム層１２ｂが、パッド開口部１４ａ内に位置するＡｌ合金パッド１２の全面に形成される。
次いで、パッド開口部１４ａ内に位置するＡｌ合金パッド１２にボンディングワイヤ６０を圧着により接続する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。 各図は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。 各図は従来の半導体装置の製造方法を説明する為の断面図。
符号の説明
１，１００…シリコン基板、２…素子分離膜、３…トランジスタ、４，１０，１１０…層間絶縁膜、５，１１…Ａｌ合金配線、１２，１１２…Ａｌ合金パッド、１２ａ，１１２ｂ…酸化アルミニウム層、１２ｂ，１１２ａ…窒化アルミニウム層、１４…パッシベーション膜、１４ａ…パッド開口部、５０，１５０…レジストパターン、６０，１６０…ボンディングワイヤ

Claims (7)

  1. 絶縁膜上に導電パッドを形成する工程と、
    前記絶縁膜上及び前記導電パッド上に保護膜を形成する工程と、
    フッ素含有ガスを用いたドライエッチングを行うことにより、前記保護膜に、前記導電パッド上に位置する開口部を形成する工程と、
    前記開口部内に位置している前記導電パッドの表面全面にフッ化層を形成する工程と、
    を具備する半導体装置の製造方法。
  2. 絶縁膜上に導電パッドを形成する工程と、
    前記絶縁膜上及び前記導電パッド上に保護膜を形成する工程と、
    フッ素含有ガスを用いたドライエッチングを行うことにより、前記保護膜に、前記導電パッド上に位置する開口部を形成する工程と、
    前記開口部内に位置している前記導電パッドの表面を、フッ素ガスを用いて処理することにより、前記導電パッドの表面にフッ化層を形成する工程と、
    を具備する半導体装置の製造方法。
  3. 前記開口部を形成する工程と、前記導電パッドの表面をフッ化する工程の間に、酸素プラズマを用いて前記開口部内に位置する残渣を除去する工程を具備し、
    前記フッ化層を形成する工程は、不活性ガスで希釈したフッ素ガスをプラズマ化し、該プラズマで前記導電パッドを処理する工程である請求項２に記載の半導体装置の製造方法。
  4. 前記開口部を形成する工程と、前記導電パッドの表面をフッ化する工程の間に、前記開口部内に位置する前記導電パッドの表面をスパッタリングする工程を具備する請求項２に記載の半導体装置の製造方法。
  5. 絶縁膜上に導電パッドを形成する工程と、
    前記絶縁膜上及び前記導電パッド上に保護膜を形成する工程と、
    フッ素含有ガスを用いたドライエッチングを行うことにより、前記保護膜に、前記導電パッド上に位置する開口部を形成する工程と、
    前記開口部内に位置している前記導電パッドの表面を、フッ化アンモニウム水溶液を用いて処理することにより、前記導電パッドの表面にフッ化層を形成する工程と、
    を具備する半導体装置の製造方法。
  6. 前記フッ化層を形成する工程の後に、前記導電パッドにボンディングワイヤを接続する工程を具備する請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
  7. 絶縁膜と、
    前記絶縁膜上に形成された導電パッドと、
    前記絶縁膜上及び前記導電パッド上に形成された保護膜と、
    前記保護膜に形成され、前記導電パッド上に位置する開口部と、
    前記開口部内に位置している前記導電パッドの表面全面に形成されたフッ化層と、
    を具備する半導体装置。
JP2007043402A 2007-02-23 2007-02-23 半導体装置の製造方法及び半導体装置 Withdrawn JP2008210832A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007043402A JP2008210832A (ja) 2007-02-23 2007-02-23 半導体装置の製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007043402A JP2008210832A (ja) 2007-02-23 2007-02-23 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
JP2008210832A true JP2008210832A (ja) 2008-09-11

Family

ID=39786917

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007043402A Withdrawn JP2008210832A (ja) 2007-02-23 2007-02-23 半導体装置の製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP2008210832A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048339A (ja) * 2019-09-20 2021-03-25 株式会社東芝 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048339A (ja) * 2019-09-20 2021-03-25 株式会社東芝 半導体装置及び半導体装置の製造方法
JP7237785B2 (ja) 2019-09-20 2023-03-13 株式会社東芝 半導体装置の製造方法

Similar Documents

Publication Publication Date Title
KR100808719B1 (ko) 반도체 장치 및 그 제조 방법
JP2008244032A (ja) 半導体装置及びその製造方法
CN110600388A (zh) 改善铝焊盘结晶缺陷的方法
US20080003831A1 (en) Method for forming metal pattern in semiconductor device
JP2007123548A (ja) 半導体装置の製造方法
JP3866710B2 (ja) 半導体ウェーハ及びそのダイシング方法
JP2016127224A (ja) 半導体装置及び半導体装置の製造方法
JP5551887B2 (ja) 半導体素子の製造方法
JP2004235256A (ja) 半導体装置およびその製造方法
JP2008210832A (ja) 半導体装置の製造方法及び半導体装置
US20180331044A1 (en) Semiconductor device and fabrication method thereof
JP2008270509A (ja) 半導体装置の製造方法
JP5365179B2 (ja) 固体撮像装置の製造方法及び固体撮像装置
JP2006049427A (ja) 半導体装置の製造方法
JP4550786B2 (ja) 半導体装置の製造方法
JP5596403B2 (ja) 半導体装置の製造方法
JP2007035904A (ja) アクティブ基板の製造方法
JP4380414B2 (ja) 半導体装置の製造方法
JP2012089703A (ja) 半導体素子の製造方法及び半導体素子
JP2011114008A (ja) 半導体装置及びその製造方法
JP6524730B2 (ja) 半導体装置
US10665471B2 (en) Semiconductor device and manufacturing method thereof
KR100569546B1 (ko) 반도체 소자 제조 방법
JP2008294327A (ja) 半導体装置およびその製造方法
JP2008060238A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090803

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110125