KR100402940B1 - 반도체 소자의 다중 금속층 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다중 금속층 형성 방법에 관한 것으로, 폴리머 제거시 발생되는 금속층간 절연막의 손실로 인한 금속의 층덮힘 저하 및 금속층간의 접속 불량을 방지하기 위하여 폴리머 제거후 보조 금속층을 형성하여 금속층간 절연막의 손실된 부분을 매립시키므로써 금속의 층덮힘이 향상되고 금속층간의 접촉저항이 감소되어 소자의 전기적 특성이 향상될 수 있는 반도체 소자의 다중 금속층형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 다증 금속층 형성 방법에 관한 것으로, 특히 비아홀(Via Hole)에서 금속의 층덮힘(Step coverage)을 향상시키며 금속층간의 접촉 저항을 감소시킬 수 있도록 한 반도체 소자의 다중 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성된다. 또한 금속층간에는 절연 및 평탄화를 위하여 금속층간 절연막이 형성되며 금속층간의 접속은 금속층간 절연막에 형성되는 비아홀(Via Hole)을 통해 이루어진다. 그런데 반도체 소자가 고집적화됨에 따라 비아홀의 크기가 감소되기 때문에 비아홀내에 금속을 매립시키는 공정이 어려워지며 금속층간의 접촉 저항이 증가되는 등의 문제점이 발생된다. 그러면 종래 반도체 소자의 다중 금속층 형성 방법을 도 1A 내지 도 1D를 통해 설명하면 다음과 같다.
도 1A 내지 도 1D는 종래 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도로서,
도 1A는 절연층(2)이 형성된 실리콘 기판(1)상에 하부 금속층(3)을 형성한 후 전체 상부면에 제 1 산화막(4), SOG(Spin-On-Glsss)막(5) 및 제 2 산화막(6)을 순차적으로 증착하여 금속층간 절연막(7)을 형성하고 상기 금속층간 절연막(7)상에 감광막(8)을 형성한 상태의 단면도이다.
도 1B는 소정의 마스크를 이용하여 상기 감광막(8)을 패터닝한 후 패터닝된 상기 감광막(8)을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 금속층간 절연막(7)을 식각하여 상기 하부 금속층(3)이 노출되도록 비아홀(9)을 형성한 상태의 단면도이다.
도 1C는 산소(O2) 플라즈마(Plasma)를 이용하여 잔류된 상기 감광막(8)을 제거한 상태의 단면도인데, 이때 생성된 폴리머(Polymer: 10)가 상기 비아홀(9) 측벽에 잔류된다.
도 1D는 황산(H2SO4) 용액을 이용한 세정 공정으로 상기 폴리머(10)를 제거한 후 상기 비아홀(9)이 매립되도록 전체 상부면에 금속을 증착하여 상기 하부 금속층 (3)과 접속되도록 상부 금속층(11)을 형성한 상태의 단면도인데, 상기 폴리머(10)를 제거하는 과정에서 상기 비아홀(9) 측벽의 노출된 상기 제 1 및 제 2 산화막(4 및 6) 및 상기 하부 금속층(3) 표면(A 부분)의 손실이 발생된다. 그러므로 상기 비아홀(9) 측벽의 형태가 불량해져 단차가 증가되고, 이로인해 상기 금속의 층덮힘이 불량해지며 금속층간의 접촉 저항이 증가된다.
따라서 본 발명은 폴리머 제거시 발생되는 금속 층간절연막 및 하부 금속층 표면의 손실을 보조 금속층을 형성하여 보상하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 다증 금속층 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 하부 금속층이 형성된 실리콘 기판상에 금속층간 절연막, 제 1 보조 금속층, 반사 방지막 및 감광막을 순차적으로 형성한 후 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 감광막을 마스크로 이용한 식각 공정으로 상기 반사 방지막, 제 1 보조 금속층 및 금속층간 절연막을 순차적으로 패터닝하여 상기 하부 금속층이 노출되도록 비아홀을 형성하는 단계와, 상기 단계로부터 상기 감광막 및 반사 방지막을 순차적으로 제거한 후 상기 비아홀 측벽에 잔류된 폴리머를 제거하는 단계와, 상기 단계로부터 상기 폴리머 제거 과정에서 손실된 상기 금속층간 절연막 및 하부 금속층의 표면을 포함하는 전체 상부면에 제 2 보조 금속층을 형성한 후 상기 제 2 보조 금속층상에 상부 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하며, 상기 제 1 및 제 2 보조 금속층은 텅스텐 실리사이드로 형성된 것을 특징으로 한다.
도 1A 내지 도 1D는 종래 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.
도 2A 내지 도 2E는 본 발명에 따른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 기호설명>
1 및 20: 실리콘 기판 2 및 12: 절연층
3 및 13: 하부 금속층 4 및 14: 제 1 산화막
5 및 15: SOG막 6 및 16: 제 2 산화막
7 및 17: 금속층간 절연막 8 및 18: 감광막
9 및 19: 비아홀 10 및 30: 폴리머
11 및 24: 상부 금속층 21: 제 1 보조 금속층
22: 반사 방지막 23: 제 2 보조 금속층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2E는 본 발명에 따른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도로서,
도 2A는 절연층(12)이 형성된 실리콘 기판(20)상에 하부 금속층(13)을 형성한 후 전체 상부면에 제 1 산화막(14), SOG막(15) 및 제 2 산화막(16)을 순차적으로 증착하여 금속층간 절연막(17)을 형성한 상태의 단면도이다.
도 2B는 저압화학기상증착(LPCVD) 방법으로 상기 금속층간 절연막(17)상에 텅스텐 실리사이드(WSiX)를 전면 증착(Blanket Deposition)하여 제 1 보조 금속층 (21)을 형성한 후 상기 제 1 보조 금속층(21)상에 반사 방지막(22) 및 감광막(18)을 순차적으로 형성하고 소정의 마스크를 이용하여 상기 감광막(18)을 패터닝한 상태의 단면도로서, 이때 상기 반사 방지막(22)에 의해 난반사가 방지되어 상기 감광막(18)이 양호한 형태로 패터닝된다. 여기서 상기 텅스텐 실리사이드(WSiX)는 350내지 430 ℃의 온도 및 0.5 내지 0.9 mT의 압력 조건하에서 WF6및 H2가스의 반응을 이용하여 200 내지 400 Å의 두께로 증착하며 상기 반사 방지막(22)은 산화질화막(Oxy nitride)를 80 내지 120 Å의 두께로 증착하여 형성하는데, 이때 상기 산화질화막은 1 내지 3 mT의 압력 및 0.5 내지 1 KW의 고주파 전력(RF Power)가 인가되는 조건하에서 SiH4, N2O, NH3및 N2가스를 반응 가스로 이용하여 증착한다.
도 2C는 패터닝된 상기 감광막(18)을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 반사 방지막(22), 제 1 보조 금속층(21) 및 금속층간 절연막(17)을 순차적으로 식각하여 상기 하부 금속층(13)이 노출되도록 비아홀(19)을 형성한 후 산소(O2) 플라즈마를 이용하여 잔류된 상기 감광막(18)을 제거한 상태의 단면도인데, 이때 생성된 폴리머(30)가 상기 비아홀(19) 측벽에 잔류된다.
도 2D는 C2F6가스를 이용하여 잔류된 상기 반사 방지막(21)을 제거한 후 상온에서 황산(H2SO4) 및 순수(DI Water)가 20 내지 40 : 1로 혼합된 용액을 이용한 세정 공정을 실시하여 상기 폴리머(30)를 제거한 상태의 단면도인데, 상기 폴리머 (30)를 제거하는 과정에서 상기 비아홀(19) 측벽의 노출된 상기 제 1 및 제 2 산화막(14 및 16)의 손실이 발생되어 상기 비아홀(19) 측벽의 형태가 불량해지며 노출된 상기 하부 금속층(13)의 표면(B부분)도 피해를 입는다.
도 2E는 저압화학기상증착(LPCVD) 방법으로 전체 상부면에 텅스텐 실리사이드(WSiX)를 증착하여 제 2 보조 금속층(23)을 형성한 후 상기 비아홀(19)이 완전히매립되도록 상기 제 2 보조 금속층(23)상에 금속을 증착하여 상기 하부 금속층(13)과 접속되도록 상부 금속층(24)을 형성한 상태의 단면도로서, 상기 제 2 보조 금속층(23)에 의해 상기 제 1 및 제 2 산화막(14 및 16)의 손실된 부분이 매립되어 상기 금속의 층덮힘이 양호해진다. 또한 상기 하부 금속층(13) 표면의 손실된 부분에도 상기 제 2 보조 금속층(23)이 매립되기 때문에 상기 하부 금속층(13)과 상부 금속층(24)간의 접촉 저항 증가가 방지된다.
상술한 바와 같이 본 발명에 의하면 폴리머 제거시 발생되는 금속 층간절연막 및 하부 금속층 표면의 손실을 보조 금속층을 형성하여 보상하므로써 비아홀에서 금속의 층덮힘이 향상된다. 또한 상기 보조 금속층은 금속층과의 접착성이 향호하기 때문에 금속층간의 접촉 저항을 감소시키며 누설 전류의 발생을 억제시킨다. 따라서 소자의 전기적 특성 및 신뢰성이 향상될 수 있는 탁월한 효과가 있다.
Claims (10)
- 반도체 소자의 다중 금속층 형성 방법에 있어서,하부 금속층이 형성된 실리콘 기판상에 금속층간 절연막, 제 1 보조 금속층, 반사 방지막 및 감광막을 순차적으로 형성한 후 상기 감광막을 패터닝하는 단계와,상기 단계로부터 패터닝된 상기 감광막을 마스크로 이용한 식각 공정으로 상기 반사 방지막, 제 1 보조 금속층 및 금속층간 절연막을 순차적으로 패터닝하여 상기 하부 금속층이 노출되도록 비아홀을 형성하는 단계와,상기 단계로부터 상기 감광막 및 반사 방지막을 순차적으로 제거한 후 상기 비아홀 측벽에 잔류된 폴리머를 제거하는 단계와,상기 단계로부터 상기 폴리머 제거 과정에서 손실된 상기 금속층간 절연막 및 하부 금속층의 표면을 포함하는 전체 상부면에 제 2 보조 금속층을 형성한 후 상기 제 2 보조 금속층상에 상부 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 1 항에 있어서,상기 금속층간 절연막은 제 1 산화막, SOG막 및 제 2 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 보조 금속층은 200 내지 400 Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 1 또는 제 3 항에 있어서,상기 제 1 및 제 2 보조 금속층은 텅스텐 실리사이드로 형성된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 4 항에 있어서,상기 텅스텐 실리사이드는 350 내지 430 ℃의 온도 및 0.5 내지 0.9 mT의 압력 조건하에서 WF6및 H2가스의 반응에 의해 증착되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 1 항에 있어서,상기 반사 방지막은 산화질화막으로 형성되며 80 내지 120 Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 6 항에 있어서,상기 산화질화막은 1 내지 3 mT의 압력 및 0.5 내지 1 KW의 고주파 전력이 인가되는 조건하에서 SiH4, N2O, NH3및 N2가스의 반응에 의해 증착되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 1 항에 있어서,상기 감광막은 산소(O2) 플라즈마에 의해 제거되는 것을 특징으로 하는 반도제 소자의 다중 금속층 형성 방법.
- 제 1 항에 있어서,상기 반사 방지막은 C2F6가스에 의해 제거되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
- 제 1 항에 있어서,상기 폴리머는 황산(H2SO4) 및 순수가 20 내지 40 : 1로 혼합된 용액을 이용한 세정 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
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| JPH02199827A (ja) * | 1989-01-30 | 1990-08-08 | Hitachi Ltd | 配線形成方法 |
| JPH05304129A (ja) * | 1992-04-27 | 1993-11-16 | Oki Electric Ind Co Ltd | シリコン酸化膜ドライエッチングの後処理方法 |
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| KR950021085A (ko) * | 1993-12-22 | 1995-07-26 | 김광호 | 반도체 장치의 배선형성 방법 |
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1996
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