KR20010062750A - 드라이 에칭 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

활성화된 반응 가스를 이용하여 피막을 드라이 에칭하는 방법에 있어서, 탄소 원자와, 산소 원자, 질소 원자 또는 수소 원자 중 적어도 하나를 포함하는 가스를 이용하여, 탄소 원자를 포함하는 제1 절연막 상에 형성된 탄소 원자를 포함하는 제2 절연막이 애싱된다. 이와 같은 가스를 이용함으로써, 하지의 제1 절연막에 설치된 홈 측면에서의 탄소 원자의 이탈이나 사이드 에칭을 없애, 그 위에 형성된 탄소 원자를 포함하는 제2 절연막을 효율 좋게 애싱 제거할 수 있다. 이에 의해, 제1 절연막에 설치된 홈의 측면을 변질 또는 변형시키지 않게 할 수 있다.

Description

드라이 에칭 방법 및 반도체 장치의 제조 방법{DRY ETCHING METHOD AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 활성화된 반응 가스를 이용하여, 탄소 원자를 포함하는 제1 절연막 상에 형성된 탄소 원자를 포함하는 제2 절연막을 제거하는 드라이 에칭 방법 및 드라이 에칭 방법을 사용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는 그 고집적화에 수반하는 패턴의 미세화가 요구되어 왔다. 게다가 고속 응답화를 위해 배선 저항이나 기생 저항의 저감 등이 시험되고 있다.
반도체 장치의 미세화를 진행하기 위해서는, 포토레지스트의 해상도를 개선할 필요가 있고, 금후의 반도체 장치의 개발에는 포토레지스트의 박막화가 효과적이다. 또, 포토레지스트막의 바로 아래에는 반사 방지막을 형성하여, 포토레지스트막의 패터닝을 행하고 있다.
한편, 반도체 장치의 고속화를 위해 배선 기생 용량의 저하가 요구되어, 층간 절연막의 저유전율화 (이를 Low-k막으로 부름)가 검토되고 있다. 이 저유전율화된 층간 절연막으로는, CF (fluorocabon)계의 테프론 등의 유기계막이나, 무기 실리콘 산화막 등의 다공성이며 비교적 무른 무기계나 무기막 중에 탄소 원자를 포함하는 유기 성분을 갖는 유기 실리콘 산화막을 들 수 있다. 종래의 산화막의 비유전율이 약 4인 것에 비해, 이들 절연막은 비유전율이 3 이하인 값을 갖고 있다. 이 층간 절연막 상에 포토레지스트를 패터닝한 후에 배선홈이나 컨택트홀의 에칭 가공을 행한 경우, 그 후의 공정에서 배선 재료 등을 매립한 경우에 대비하여, 포토레지스트를 이격하여 둘 필요가 있다.
종래의 포토레지스트 박리 (stripping)법에서는, 웨이퍼 온도를 200℃ 이상의 고온으로 상승시켜 산소 가스를 주체로 하는 프로세스 가스를 이용한 다운플로우 애싱(downflow ashing)을 이용하고 있다. 이 방법에서는 포토레지스트 중의 탄소·산소·수소 등의 원자가 활성 가스 중의 산소 원자와 반응함으로써 레지스트 박리 처리를 실현하고 있다. 이 때의 반응 생성물은 CO2, CO, H2O 등이라고 생각되고 있지만, 충분한 박리 속도를 얻기 위해서, 통상 반도체 기판 온도를 200℃ 이상으로 상승시켜 반응성을 높이는 방법이 이용되고 있다.
그러나, 종래의 포토레지스트 박리법에서는, 하지막(underlying layer)으로서 탄소 원자를 포함하는 막을 갖는 다층막이 있는 경우, 활성 가스 중의 산소 원자와 반응하여 하지막 중의 탄소 원자가 박리되어 버린다. 이 때문에, 포토레지스트막의 하지막이 CF계의 테프론계 유기막(Low-k막)인 경우에는, 포토레지스트 박리시에 그 하지막이 에칭되어 버려, 치수 변환차 (pattern transfer difference), 또는 치수 편차 (critical dimension bias) (CD 바이어스)가 생긴다고 하는 문제가 발생하고 있다. 또, 하지막이 무기막에 탄소 원자를 함유시킨 막 (유기 실리콘 산화막)인 경우에는, 하지막 표면에 탄소 원자의 박리층이 형성되어 버려, 하지막의비유전율값이 변화한다고 하는 문제가 생기고 있다. 또, 이 때, 막중의 탄소 원자가 박리된 후의 하지막은 수축하기 때문에 CD 바이어스가 변화하는 것만이 아니라, 응력이 걸려 클랙 발생의 원인이 된다고 하는 문제도 생긴다.
또한, 공중 배선 (midair interconnection)의 구조로서, 하지막으로서의 다공성인 절연막 중에 탄소막이 매립되어 있는 구조가 알려져 있다. 이 구조는 탄소막에 배선홈 및 컨택트 홀 가공을 행한 후에 포토레지스트 박리를 행하고, 그 후 배리어 메탈 및 배선 재료의 매립, CMP (Chemical Mechanical Polishing)을 순차 행함으로써 형성된다. 그러나, 종래의 방법에서는 그 포토레지스트 박리의 시점에서 하지막 중에 매립된 탄소막이 애싱되어 버려, 하지막이 깍히게 되고, 그 결과 CD 바이어스가 생긴다고 하는 문제가 발생하고 있다.
본 발명은 이와 같은 사정을 감안하여 이루어진 것으로, 탄소를 포함하는 제1 절연막 상에 패터닝된 탄소를 포함하는 제2 절연막을 형성하고, 이 제2 절연막을 마스크로 하여 제1 절연막에 홈을 형성한 후, 제2 절연막을 제거할 때, 상기 홈의 측면에 변질 (modification) 또는 변형 (deformation)을 생기게 하지 않는 드라이 에칭 방법 또는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제1 형태의 드라이 에칭 방법은,
기판 상에 탄소를 포함하는 제1 절연막, 탄소를 포함하는 제2 절연막을 순차 적층하는 단계와,
상기 제2 절연막을 소정의 형상으로 패터닝하는 단계와,
상기 제2 절연막을 마스크로 하여 상기 제1 절연막을 에칭함으로써 상기 제1 절연막에 홈을 형성하는 단계와,
탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 반응성 가스를 이용하여, 상기 제1 절연막의 상기 홈의 측면을 실질적으로 변질 또는 변형시키지 않고, 상기 제2 절연막을 제거하는 단계를 포함한다.
상기 탄소 원자를 포함하는 제1 절연막은, 탄소막, 유기 실리콘 화합물막, 유기막으로 이루어진 그룹으로부터 선택된 하나인 것이 바람직하다.
상기 탄소를 포함하는 제2 절연막은 예를 들면 포토레지스트이다.
본 발명의 제2 형태의 반도체 장치의 제조 방법은
반도체 기판 상에 탄소를 포함하는 절연막, 포토레지스트를 순차 적층하는 단계와,
상기 포토레지스트를 소정의 형상으로 패터닝하는 단계와,
상기 포토레지스트를 마스크로 하여 상기 절연막을 에칭함으로써 컨택트홀 및 배선 홈 중 적어도 한 쪽을 형성하는 단계와,
탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스를 이용하여 상기 포토레지스트를 애싱하여 제거하는 단계,
상기 컨택트홀 및 배선 홈 중 적어도 하나 내에 금속 배선층을 퇴적시켜, 그 내부에 배선을 형성하는 단계를 포함한다.
상기 탄소를 포함하는 절연막은 유기 실리콘 화합물막 및 탄소 원자를 포함하는 저유전율의 절연막중의 하나인 것이 바람직하다.
본 발명의 제3 형태의 반도체 장치의 제조 방법은,
반도체 기판 상에 절연막, 제1 포토레지스트를 순차 적층하는 단계와,
상기 제1 포토레지스트를 소정의 형상으로 패터닝하는 단계와,
상기 제1 포토레지스트를 마스크로 하여, 상기 절연막을 에칭하여 제1 배선홈을 형성하는 단계와,
탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스를 이용하여, 상기 제1 포토레지스트를 애싱하여 제거하는 단계와,
상기 제1 배선홈 내에 탄소막을 매립하는 단계와,
상기 탄소막을 피복하도록 상기 절연막 상에 제2 포토레지스트를 적층하는 단계와,
상기 제2 포토레지스트를 소정의 형상으로 패터닝하는 단계와,
상기 제2 포토레지스트를 마스크로 하여 상기 탄소막을 에칭하여 제2 배선홈을 형성하는 단계와,
탄소 원자와, 산소 원자, 수소 원자 및 탄소 원자 중 적어도 하나를 포함하는 가스를 이용하여, 상기 제2 포토레지스트를 애싱하여 제거하는 단계와,
상기 제2 배선홈 내에 금속 배선층을 퇴적시켜, 그 내부에 배선을 매립하는 단계와,
상기 배선 및 상기 탄소막을 피복하도록, 상기 층간 절연막 상에 다공성 실리콘 산화막을 형성하는 단계와,
상기 탄소막을 가열하여 상기 제1 배선홈으로부터 제거하여, 상기 배선의 주위를 공동으로 하는 단계를 포함한다.
반도체 기판 상에 절연막, 제1 포토레지스트를 순차 적층하는 단계와, 상기 탄소막을 피복하도록 상기 절연막 상에 제2 포토레지스트를 적층하는 단계는, 상기 절연막 및 상기 제1 또는 제2 포토레지스트 사이에는 반사 방지막을 개재시키는 단계를 더 포함하는 것이 바람직하다.
상기 제1 내지 제3 형태에서, 다음과 같이 실시하는 것이 바람직하다.
(1) 상기 탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스 중, 산소 원자 및 탄소 원자를 포함하는 가스에서 탄소의 원자 비율이 산소의 원자비율의 1/3 이상이다.
(2) 상기 탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스 중, 산소 원자 및 탄소 원자를 포함하는 가스는, 산소 및 이산화 탄소로 이루어진 가스, 산소 및 일산화 탄소로 이루어진 가스, 일산화 탄소 가스 및 이산화 탄소 가스중에서 선택된 가스를 사용한다.
(3) 상기 포토레지스트를 애싱하여 제거하는 단계는, 기판 온도를 150℃ 이하로 하는 단계를 포함한다.
(4) 상기 포토레지스트를 애싱하여 제거하는 단계는, 반응 압력을 400mTorr 이하로 하는 단계를 포함한다.
종래, 탄소 원자를 포함하는 절연막 (예를 들면 Low-k막) 가공 후의 포토레지스트 박리는, 산소 가스에 의한 플라즈마 애싱으로 행하고 있지만, 이 방법에 의하면 Low-k막의 상부가 에칭됨과 동시에 측면이 사이드 에칭되어 버려 CD 바이어스가 생긴다고 하는 문제가 있다. 이것은 산소 가스에 의한 포토레지스트의 플라즈마 애싱시, 등방적인 산소 라디컬 성분이 Low-k막에 설치된 컨택트홀 내에 칩입하여, 이 라디컬 가스에 접촉하는 부분으로부터 Low-k막의 에칭이 진행하기 때문이다.
본 발명은 상기와 같은 활성화된 반응 가스를 이용하여 피막을 드라이 에칭하는 방법에 있어서, 탄소 원자와, 산소 원자, 질소 원자 또는 수소 원자 중 적어도 하나를 포함하는 가스를 이용하여 탄소 원자를 포함하는 제1 절연막 (예를 들면 Low-k막) 상에 형성된 탄소 원자를 포함하는 제2 절연막 (예를 들면 포토레지스트)을 애싱하는 것을 특징으로 하고 있다. 이와 같은 가스를 이용함으로써, 하지의 제1 절연막이 산화되어 탄소 원자가 박리되는 현상이 억제되어, 탄소 원자를 함유하는 제2 절연막 만을 효율 좋게 애싱 제거할 수 있다. 이에 의해, 제1 절연막 중의 홈측면에서의 변질층의 형성이나 사이드 에칭을 없앨 수 있다.
도 1a-도 1e는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 개략적으로 나타내는 반도체 장치의 단면도이다.
도 2는 본 발명의 실시예예서 사용하는 애싱(ashing) 장치의 모식적인 단면도이다.
도 3은 산소 가스에 일산화 탄소를 포함하는 애싱 가스의 가스 조성비에 대한 포토레지스트 애싱 속도, 및 애싱시의 하지막 컨택트홀 측벽의 변질층 막두께 또는 탄소 박리막 두께의 관계를 나타내는 특성도이다.
도 4는 애싱 가스의 탄소 원자 밀도에 대한 포토레지스트 애싱 속도 및 하지막 컨택트홀 측벽의 변질층 막두께 또는 탄소 박리막 두께의 관계를 나타내는 특성도이다.
도 5는 이산화 탄소를 포함하는 애싱 가스의 가스 조성비에 대한 포토레지스트 애싱 속도 및 애싱시의 하지막 컨택트 홀 측벽의 변질층 막 두께 또는 탄소 박리막 두께의 관계를 나타내는 특성도이다.
도 6은 애싱 가스에 산소 및 일산화 탄소를 이용한 경우의 기판 온도에 대한 포토레지스트 애싱 속도 및 애싱시의 하지막 컨택트홀 측벽의 변질층막 두께의 관계를 나타내는 특성도이다.
도 7은 애싱 가스에 산소 및 일산화 탄소를 이용한 경우의 가스압에 대한 포토레지스트 애싱 속도 및 애싱시의 하지막 컨택트홀 측벽의 변질층막 두께의 관계를 나타내는 특성도이다.
도 8a-도 8e는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 단계적으로 나타낸 반도체 장치의 단면도이다.
도 9a-도 9k는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 단계적으로 나타내는 반도체 장치의 단면도이다.
<도면의 주요 부분에 대한 간단한 설명>
1 : 진공 챔버
2 : 피처리물
3 : 재치대
4 : 가스 도입관
5 : 배기구
6 : 전원
10 : 금속 배선
11 : 반도체 기판
12, 13 : 저 유전율 절연막 (LKD막)
14 : 표면 개질층
15 : 반사 방지막
16 : 포토레지스트
18 : TiN 배리어 메탈층
19 : 알루미늄(Al)막
이하, 도면을 참조하여 발명의 실시예를 참조한다.
(제1 실시예)
본 발명의 제1 실시예에 관한 반도체 장치의 제조 방법을 도 1a-1e를 참조하여 설명한다. 먼저, 실리콘 반도체 등의 반도체 기판(11) 상에 층간 절연막으로서 막 두께 500㎚의 저 유전율 절연막 (이하, 이를 LKD막이라고 함)(12)이 도포된다. 이 LKD막(12)의 표면에 예를 들면 알루미늄 등의 금속 배선(10)이 매립 형성된다. 이 LKD막(12) 상에 층간 절연막으로서 막 두께 400㎚의 LKD막(13)이 도포된다. 이LKD막(13)은 무기계막 중에 탄소 원자가 포함되어 있는 구조의 벤조시클로부틴(benzocyclobutene(BCB)), 플루오르폴리머(fluoropolymer) 등의 유기 실리콘 산화막으로 이루어진 것이다.
LKD막에는 이 외에 폴리실록산 (polysiloxane), 하이드로겐-실세스키옥산 (hydrogen-silsesquioxane) 등의 무기 실리콘 산화막, 폴리아릴렌에테르(poly(arylene)ether), 패리렌(parylene)-AF4, 폴리이미드 (polyimide) 등의 CF계 막 등이 있다.
이 반도체 기판 (웨이퍼)에 산소 플라즈마 처리를 행하여, 산화막인 표면 개질층(surface reformed layer)(14)이 형성된다. 이 위에 막 두께 60㎚의 유기물로 이루어진 반사 방지막(15) 및 0.6㎛의 포토레지스트(16)가 형성된다. 그 후 주지 기술의 리소그래피법에 의해 포토레지스트(16)가 패터닝된다(도 1A).
다음에, 이 패터닝된 포토레지스트(16)를 마스크로 하여 반사 방지막이 에칭된다(도 1b). 그 후, 표면 개질층(14) 및 LKD막(13)이 C4F8/CO/O2/Ar으로 이루어진 에칭 가스를 이용하여 RIE(reactive ion etching) 에칭되어, 두께 400㎚이고 패턴의 크기는 0.2㎛인 컨택트홀이 형성된다. 컨택트홀의 저면에는 LKD막(12)에 매립된 금속 배선(10)의 표면이 노출되어 있다 (도 1c).
다음에, LKD막(13) 상에 남은 포토레지스트(16) 및 반사 방지막(15)이 박리된다(도 1d). 그 후, TiN 배리어 메탈층(18)이 막 두께 30㎚ 정도 표면 개질층(14) 상 및 컨택트홀 내벽 상에 성막된다. 다음에, 알루미늄(Al)막(19)이스퍼터링에 의해 700㎚의 막 두께로 성막되어, 컨택트홀 내에 매립된다. 그 후, LKD막(13)의 표면층이 나올 때 까지 Al막(19)이 CMP법에 의해 연마된다. 그리고, 컨택트홀 내에 컨택트 배선(interconnection)으로서 이용되는 알루미늄막(19)이 형성된다. 알루미늄막(19)은 층간 절연막(13) 상에 후공정에서 형성되는 알루미늄 등으로 이루어진 상층 배선 (도시하지 않음)과 금속 배선(하층 배선)(10)을 전기적으로 접속한다 (도 1e).
또, 본 발명에 이용되는 금속 배선은 알루미늄에 한정되지 않는다. 예를 들면, Al-Si-Cu, Al-Cu, W, WSi, Cu 등을 사용하는 것이 가능하다. 또한, 금속 배선간을 접속하는 컨택트 배선도 이들의 재료를 이용할 수 있다. 그리고, 이들의 배선은 상호 다른 재료를 이용할 수 있고, 동일한 재료를 사용할 수도 있다. 이들의 재료의 선택은 반도체 소자의 특성 등을 고려함으로써 임의의 이룰 수 있는 것이다. 제1 실시예에서는, LKD막은 도포에 의해 성막되어 있지만, CVD(Chemical Vapor Deposition)법을 사용해도 성막할 수 있다. 또, 이 실시예에서는 컨택트홀을 가공하고 있지만, 본 발명은 배선 또는 다른 패턴 등 다른 가공에도 이용할 수 있다.
도 2는 애싱 장치의 모식적인 단면도이다. 진공 챔버(1)의 내부에는 실리콘 웨이퍼 등의 피처리물(2)을 재치하는 재치대(3)가 설치되어 있다. 이 재치대(3)에 대향하여 대향 전극(6')이 설치되어 있다. 이 재치대(3)는 온도 조절 기구를 갖고 있고, 피처리물(2)의 온도를 제어할 수 있게 되어 있다. 또, 진공 챔버의 천벽에는 가스 도입관(4)이 접속되어 있다. 가스 도입관(4)으로부터 진공 챔버에 가스가도입되어, 배기구(5)의 밸브 (도시 생략)에 의해 압력이 조정된다. 압력이 안정을 나타낸 후재치대(3) 아래의 RF(Radio Frequency) 전원(6)으로부터 RF를 인가함으로써, 진공 챔버 내에 플라즈마가 발생하여, 피처리물(2)이 애싱된다.
제1 실시예예서는 도 2의 애싱 장치를 이용하고 있지만, 본 발명은 다른 플라즈마원을 이용한 애싱 장치를 이용할 수도 있다. 또, 플라즈마 애싱 장치 이외에도 다른 애싱 장치 (예를 들면, 다운플로우 애싱 장치 (마이크로파를 이용한 애싱 장치를 포함함) 등)에도 사용할 수 있다.
제1 실시예에서는, 예를 들면 포토레지스트 등의 탄소 원자를 포함하는 막의 가공은 산소 원자 및 탄소 원자를 포함하는 신규의 재료로 이루어진 가스를 이용하는 플라즈마 프로세스에서 행해진다. 애싱 장치는 도 2에서 나타낸 평행 평판형 애싱 장치이고, 애싱 조건은 O2/CO=100/200ccm, 100mTorr, 500W, 30℃이다.
도 3에서, 좌측의 종축은 (-O-)로 마크된 커브에 대응하고, 포토레지스트의 애싱 장치 (㎚/분)을 나타낸다. 좌측의 종축은 포토레지스트를 300㎚ 애싱했을 때의 하지막인 LKD막의 측벽 변질층의 막 두께 (-△-의 커브에 대응), 좌측의 종축은 CF계막 및 C계막이 제거된 막 두께(㎚) (각각 (-□-), (-◇-)의 커브에 대응)를 표시한다. 횡축은 애싱 가스의 CO 농도 (몰%)(CO/(O2+CO))를 나타낸다.
도 3에 나타낸 바와 같이, 애싱 가스의 CO 농도 이외를 상기 조건으로 하여 C계 막의 애싱을 행하고, CO 농도를 약 67% 이상으로 하면, 애싱 속도는 약간 감소하기는 하지만, 사이드 애싱을 없게 하는 것이 가능하다. LKD막, CF계막에 대해서도 동일한 효과가 얻어진다.
도 4는 도 3의 애싱 가스 중의 CO를 CO2로 변환시킨 경우와, O2가스 단독의 경우를 (O2+CO) 가스의 경우와 비교한 것이다. 종축은 도 3과 동일하게 정의되며, 횡축은 O2가스 및 X 가스로 구성된 애싱 가스의 탄소 함유량 (분자 %) (단 X/(O2+X)=2/3인 경우)이다. 도 4의 A점은 O2가스 단독인 경우 (종래예)이고, B점은 X=CO2인 경우, C점은 X=CO인 경우이다. 이와 같이 산소 원자 및 탄소 원자를 포함하는 프로세스 중에서 탄소 원자의 비율이 산소 원자의 비율의 1/3 이상인 영역 (도 4에서 C점으로부터 우측의 영역)에서 특히 사이드 에칭의 제어 효과가 높다. 또, C점에서는 CO/(O2+CO)=2/3으로부터 C=3O가 된다.
또 본 발명에서, 산소 가스를 애싱 가스의 성분으로 하는 경우, 그 성분은 산소 가스 단독만을 의미하는 것은 아니고, 질소 가스 및 수소 가스 양쪽 또는 어느 하나를 포함하는 것도 가능하다.
도 5는 애싱 가스에 O2와 CO2로 구성된 가스를 이용한 경우의 특성도이다. 종축의 정의는 도 3과 동일하고, 횡축은 애싱 가스의 CO2함유량 (몰%) (CO2/(O2+CO2))이다. 도 3의 CO 가스의 경우에 비해 약간 열악하지만 (OK?), 애싱 가스의 CO2농도를 약 75% 이상으로 하면, 사이드 에칭을 거의 없애 C계막을 애싱할 수 있다.
도 3 및 도 5에서 나타낸 바와 같이, 산소 가스를 이용하지 않고 가스 또는 CO2가스만이어도 (즉 CO, 또는 CO2가 100%인 경우에도) 이와 같은 효과를 얻는 것은 명확하다. 따라서, 본 발명에서는 산소 원자 및 탄소 원자를 포함하는 가스는 O2및 CO2로 이루어진 가스, O2및 CO로 이루어진 가스, CO 가스, 또는 CO2가스를 사용할 수 있다.
LKD막(13)의 구명 가공후의 포토레지스트 박리는, 종래의 방법에서는 산소 가스 단독에 의한 플라즈마 애싱으로 행하고 있지만, LDK막(13)의 측벽으로부터 탄소 원자가 이탈되어 버려 변질층 (측벽 탄소 이탈층)이 형성된다고 하는 문제가 있었다. 이 원인은 이하와 같이 생각할 수 있다.
저압의 산소 애싱에서는, 산소 이온과 산소 라디컬에 의한 포토레지스트의 이온 어시스트 에칭이 일어난다. 이 때, 등방적인 산소 라디컬 성분이 컨택트홀 내에 진입하여, 이 라디컬에 접하는 부분으로부터 탄소 원자가 이탈된다. 또, 막 중에서 탄소 원자가 떨어지는 것에 의한 CD 바이어스의 확장도 있다.
이 때문에, 제1 실시예에서는, 포토레지스트(16) 및 반사 방지막(15)의 박리는 산소 원자 및 탄소 원자를 포함하는 가스를 이용하는 플라즈마 프로세스에서 행해진다. 애싱 장치는 도 2에서 나타낸 평행 평탄형이고, 애싱 조건은 O2의 유량 30ccm, CO의 유량 270ccm, 100mTorr, 500W, 30℃이다. 도 3에서 나타낸 바와 같이, 이 조건에서는 포토레지스트의 박리는 진행하지만, LKD막 측벽으로부터의 탄소 원자의 박리는 없앨 수 있기 때문에, 측벽 변질층을 형성하는 것을 극히 적게 하는것이 가능하게 된다.
또한, 도 6에서 나타낸 바와 같이, 플라즈마 애싱 프로세스를 150℃ 이하로 함으로써, 충분한 레지스트 애싱 속도를 유지하면서 하지막인 LKD막 측벽의 탄소 박리를 억제할 수 있다. 도 6은 좌측의 종축이 포토레지스트의 애싱 속도(㎚/분)이고, 좌측의 종축이 포토레지스트를 300㎚ 애싱했을 때의 하지막인 LKD막의 측벽 변질층 두께 (㎚)이고, 횡축은 반도체 기판의 애싱 온도(℃)이다. 또, 애싱시의 압력은 100mTorr이다.
또, 도 7에서 나타낸 바와 같이, 압력을 400mTorr 이하의 프로세스로 함으로써, 보다 유효하게 하지막인 LKD막 측벽의 탄소 박리를 억제할 수 있다. 도 7에서, 좌측의 종축이 포토레지스트의 애싱 속도(㎚/분)이고, 우측의 종축이 포토레지스트를 300㎚ 애싱했을 때의 하지막인 LKD막의 측벽 변질층 두께(㎚)이고, 횡축은 애싱시의 압력(Torr)이다. 또, 애싱시의 온도는 30℃이다.
이상, 제1 실시예에서는, 산소 원자 및 탄소 원자를 포함하는 가스를 이용함으로써, 탄소 원자를 포함하는 하지막이 애칭되지 않고, 그 위에 형성된 탄소 원자를 포함하는 막 (포토레지스트)을 효율 좋게 드라이에칭할 수 있다. 또, 도 3에서 나타낸 바와 같이, 산소 가스를 이용하지 않고 CO 가스만이어도 (즉 CO, 100%인 경우에도) 이와 같은 효과를 얻을 수 있는 것은 분명하다.
또, 제1 실시예에서는, 애싱 가스로서 CO 가스를 설명했지만, 본 발명에서는, 탄소 원자를 포함하는 가스는 압력, 온도, 파워 등을 제어함으로써 이하의 재료를 이용할 수도 있다. 즉, CO2, C5H12, C5H10, C4H10, C4H8, C4H6, C3H9N, C3H8, C3H6O, C3H6, C3H4, C2N2, C2H7N, C2H6O, C2H6, C2H4O, C2H4, C2H2, COS, CH5N, CH4S, CH4, CHN 등이 사용 가능하고, 탄소 원자에 산소 원자, 질소 원자 또는 수소 원자 중 적어도 하나를 포함하는 가스를 이용할 수 있다.
(제2 실시예)
다음에, 도 8a-8e를 참조하여 제2 실시예를 설명한다. 제2 실시예에서는, 층간 절연막의 LKD막으로서 CF계 막(20)을 CVD법으로 형성한 경우에 대해 설명한다. CF계 막은 도포법을 이용하여 형성해도 좋다.
먼저, 실리콘 반도체 등의 반도체 기판(11) 상에 층간 절연막으로서 막 두께 500㎚의 LKD막(12)이 도포된다. 다음에, 이 LKD막(12)의 표면에, 예를 들면 알루미늄 등의 금속 배선(10)이 매립되도록 형성된다. 이 LKD막(12) 상에 층간 절연막으로서 막 두께 400㎚인 LKD막(20)이 형성된다. 이 LKD막(20)은 CF계의 CVD 절연막이다. 이 때의 성막 조건은 CF4/O2=200/50ccm, 1Torr, 500W, 400℃이고, LKD막(20)은 마이크로파 방전에 의해 성막된다. 그 위에 막 두께 60㎚인 유기계의 반사 방지막(15) 및 0.6㎛인 포토레지스트(16)가 도포 형성된다. 그 후 주지한 리소그래피법에 의해 포토레지스트(16)가 패터닝된다 (도 8a).
이 패터닝된 포토레지스트(16)를 마스크로 반사 방지막(15)이 가공된다 (도 8b). 그리고, LKD막(20)이 C4F8/CO/O2/Ar 반사 가스를 이용하여 RIE 에칭되어, 홈 400㎚에서 패터닝의 크기가 0.2㎛인 컨택트홀이 형성된다. 컨택트홀의 저면에는금속 배선(10)이 노출되어 있다 (도 8c).
또한 LKD막(20) 상에 남은 레지스트(16) 및 반사 방지막이 제1 실시예와 동일한 애싱 조건에서 O2/CO를 이용한 플라즈마 프로세스에 의해 박리된다 (도 8d).
그 후, TiN 배리어 메탈층(18)을 30㎚ 정도 성막시키고 나서, 알루미늄(Al)막(19)이 스퍼터링법에 의해 700㎚ 정도의 막 두께 정도의 성막에 의해 컨택트홀 내에 매립된다.
그 후, LKD막 표면이 노출될 때 까지 Al막(19)이 CMP에 의해 연마된다. 그 결과 컨택트홀 중에 Al막(19)의 컨택트 배선이 형성된다. 이 컨택트 배선은 상층 배선 (도시하지 않음)과 금속 배선(하층 배선)(10)을 전기적으로 접속한다 (도 8e).
여기에서 CF계 막의 LKD막(20) 가공후의 포토레지스트 박리는, 종래의 방법에서는 산소 가스에 의한 플라즈마 애싱으로 행하고 있지만, 이 방법에 의하면 CF계 막의 LKD막(20)의 상부가 에칭됨과 동시에 사이드에칭되어 버려 CD 바이어스가 생긴다고 하는 문제가 있었다. 이는 저압의 산소 RIE에서는 산소 이온과 산소 라디컬에 의한 포토레지스트의 이온 어시스트 에칭이 일어나지만, 등방적인 산소 라디컬 성분이 컨택트 홀 내에 칩입하여, 이 라디컬계 가스에 접촉한 부분부터, CF계 막의 층간 절연막(20)의 에칭이 진행하기 때문이다. 또한, 이온은 수직 방향 이외의 방향에도 비산하기 때문에 측벽에도 이온 어시스트 에칭이 일어나고 있기 때문이다.
이상과 같이, 제2 실시예는 탄소 원자를 포함하는 가스 또는 산소 원자 및 탄소 원자를 포함하는 가스를 이용함으로써, 하지막이 되는 탄소를 포함하는 절연막이 에칭되지 않고, 그 위에 형성된 유기 반사 방지막 및 탄소 원자를 포함하는 막 (포토레지스트)를 효율 좋게 애싱할 수 있다. 도 3에서 나타낸 바와 같이, 산소 가스를 이용하지 않고도, CO 가스만으로도 이와 같은 효과를 얻을 수 있다. 제2 실시예에서는 CF계 막을 이용하고 있지만, 다른 유기막을 이용할 수도 있다.
또, 제2 실시예에서는, 애싱 가스로서 CO 가스를 이용했지만, 탄소 원자를 포함하는 가스는 압력, 온도, 파워 등을 제어함으로써 이하의 재료를 이용할 수도 있다. 즉, CO2, C5H12, C5H10, C4H10, C4H8, C4H6, C3H9N, C3H8, C3H6O, C3H6, C3H4, C2N2, C2H7N, C2H6O, C2H6, C2H4O, C2H4, C2H2, COS, CH5N, CH4S, CH4, CHN 등이 사용 가능하고, 탄소 원자에 산소 원자, 질소 원자 또는 수소 원자 중 적어도 하나를 포함하는 가스를 이용할 수 있다.
또, 금속 배선은 알루미늄에 한하지 않는다. 예를 들면, Al-Si-Cu, Al-Cu, W, WSi, Cu 등을 사용하는 것이 가능하다. 또, 제2 실시예에 나타낸 컨택트홀에 한하지 않고, 배선홈 또는 그 외 패턴에서도 동일한 경향을 얻을 수 있다.
(제3 실시예)
다음에, 도 9a-9k를 참조하여 제3 실시예를 설명한다. 제3 실시예에서는, 층간 절연막의 LKD막으로서 다공성이며 무른 무기계막을 이용한다. 즉, 하지막에 공중 배선을 형성하기 위한 다공성인 절연막 중에 탄소계 막이 매립되어 있는 구조를 갖는 배선 구조를 설명한다.
반도체 기판(11) 상에 형성된 막 두께 500㎚의 실리콘 질화막(21)에, 다공성실리콘 산화막(22)이 CVD법에 의해 형성된다. 이 위에 막 두께 60㎚의 유기계의 반사 방지막(15) 및 0.6㎛의 포토레지스트(16)가 도포 형성된다. 그 후 주지된 리소그래피법에 의해 포토레지스트(16)가 패터닝된다 (도 9a).
이 패터닝된 포토레지스트를 마스크로 하여 반사 방지막(15)이 가공된다 (도 9b). 그리고, 실리콘 질화막(21)을 에칭 스톱퍼로 하여, 다공성 실리콘 산화막(22)을 C4F8/CO/O2/Ar 가스를 이용하여 RIE 에칭을 행하여, 두께 400㎚, 패턴의 크기가 0.3㎛각인 배선홈이 0.3㎛ 간격으로 형성된다 (도 9c).
또한, 다공성 실리콘 산화막(22) 상에 남은 포토레지스트(16) 및 반사 방지막(15)이 산소 다운플로우 애싱에 의해 박리된다 (도 9d). 그 후, 막 두께 700㎚의 탄소막(23)이 스퍼터링에 의해 형성되고, 이것이 다공성 실리콘 산화막(22)에 형성된 홈에 매립된다. 이 탄소막은 포토레지스트나 반사 방지막과 비교하여 매우 강고한 막으로, 탄소 농도도 2∼3배 정도인 막이다.
이 실시예에서는 다공성 실리콘 산화막(22)의 형성에 CVD법을 이용하고 있지만, 도포법을 이용할 수도 있다. 그 후 CMP 방법에 의해 다공성 실리콘 산화막까지 탄소막(23)이 CMP법으로 연마된다 (도 9e).
이 다공성 실리콘막(22) 및 탄소막(23) 상에, 막 두께 60㎚의 반사 방지막(25) 및 0.6㎛의 포토레지스트(26)가 도포 형성된다. 그 후 주지의 리소그래피법에 의해 포토레지스트(16)가 패터닝된다 (도 9f).
포토레지스트(16)를 마스크로 반사방지막을 가공한 후, 하지의 탄소막(23)에 대해 C4F8/CO/O2/Ar 가스를 이용하여 RIE 에칭을 행하여, 두께 500㎚, 패턴의 크기가 0.2㎛인 배선홈(24)이 형성된다 (도 9g). 또한 다공성 실리콘 산화막(22) 상에 남은 포토레지스트(16) 및 반사 방지막(15)이 애싱 프로세스에 의해 격리된다 (도 9h).
그 후, 배선홈(23')의 내벽 상에 TiN 배리어 메탈층(18)을 30㎚ 정도 성막시키기 때문에, 알루미늄막(19)이 스퍼터링에 의해 700㎚의 막 두께 정도의 성막에 의해 배선홈(23') 내에 매립된다. 그 후, 다공성 실리콘 산화막(22) 표면이 나올 때 까지 Al막(19)이 CMP법에 의해 연마된다. 그 결과, 컨택트 배선으로 이용되는 Al막(19)이 탄소막(23)에 매립 형성된다 (도 9i).
그 후, 막 두께 100㎚의 다공성 실리콘 산화막(22')을 예를 들면 CVD법에 의해 형성함으로써, 탄소막(23)에 매립된 Al막(19)이 피복된다 (도 9j). 그 후, 산소 다운플로우 애싱에 의해 하지막인 다공성 실리콘 산화막(22) 중의 탄소막(23)이 에칭된다. 그 결과, 다공성 실리콘 산화막(22')에 피복되어, 탄소막(23)이 매립되어 있던 다공성 실리콘 산화막(22)의 홈에 배치된 Al막(19)으로 이루어진 공중 배선이 형성된다. 탄소막(23)을 애싱하면, 탄소가 탄소 가스가 되어 다공성 실리콘 산화막(22, 22')의 다공성인 부분으로부터 외부로 이산되어, TiN 배리어 메탈층(18) 및 Al막(19)의 주위는 공동이 된다. 제3 실시예에서 설명한 반도체 장치에서는, 이와 같은 배선홈이 피복 형성되어, 층간 절연막의 저유전율화가 한층 진보되게 된다 (도 9k).
여기에서, 상기한 탄소홈(23)에 배선홈(23')을 형성한 후, 다공성 실리콘 산화막(22) 상에 남아 있던 포토레지스트(16) 및 반사 방지막(15)을 플라즈마 프로세스에 의해 박리하는 프로세스에 있어서, 종래의 방법에서는 하지막의 다공성 실리콘 산화막(22) 중에 형성된 탄소막(23)이 에칭되어 버린다고 하는 문제가 있다. 이는 다공성 실리콘 산화막(22)은 산화 라디컬을 자유로 투과시킬 수 있기 때문이고, 그 결과 CD 바이어스가 생긴다고 하는 문제가 발생하고 있다.
이 때문에 제3 실시예에서는, 배선홈을 형성한 후에 다공성 실리콘 산화막(22) 상에 남은 포토레지스트(16) 및 반사 방지막(15)을 플라즈마 프로세스에 의해 격리하는 프로세스는 탄소 원자를 포함하는 가스 또는 산소 원자 및 탄소 원자를 포함하는 가스를 이용하는 플라즈마 프로세스에서 행하는 데에 특징이 있다. 애싱 장치는 도 2에 나타내는 평행 평판형 장치로서, 애싱 조건은 O2/CO=100/200ccm, 100mTorr, 500W, 30℃이다. 이 조건에서는 포토레지스트(16)의 격리는 진행하지만, 탄소막(23)의 에칭은 억제할 수 있기 때문에, CD 바이어스를 없게 할 수 있다.
이와 같이, 탄소 원자를 포함하는 가스 또는 산소 원자 및 탄소 원자를 포함하는 프로세스 중에서, 탄소 원자의 비율이 산소 원자의 비율의 1/3 보다 큰 영역에서, 특히 탄소 원자를 포함하는 하지막에 설치된 홈에서의 사이드 에칭의 억제효과가 크다. 또한, RIE법에 의한 150℃ 이하의 프로세스로 하여. 충분한 레지스트 에칭 속도를 유지하면서 사이드 에칭을 억제할 수 있다. 또 400mTorr 이하의 프로세스로 하여, 보다 유효하게 사이드 에칭을 억제하는 것이 가능하다.
또, 금속 배선은 알루미늄에 한하지 않는다. 예를 들면, Al-Si-Cu, Al-Cu, W, WSi, Cu 등을 사용하는 것이 가능하다.
또, 이 실시예서는 애싱 가스로서 CO 가스를 이용했지만, 탄소 원자를 포함하는 가스는 압력, 온도, 파워 등을 제어함으로써 이하의 재료를 이용할 수도 있다. 즉, CO2, C5H12, C5H10, C4H10, C4H8, C4H6, C3H9N, C3H8, C3H6O, C3H6, C3H4, C2N2, C2H7N, C2H6O, C2H6, C2H4O, C2H4, C2H2, COS, CH5N, CH4S, CH4, CHN 등이고, 탄소 원자에 산소 원자, 질소 원자 또는 수소 원자 중 적어도 하나를 포함하는 가스가 이용된다. 이 실시예에서는 배선홈에 대해 설명하고 있지만, 그 외 컨택트 홀이나 다른 패턴으로도 동일한 경향을 얻을 수 있다.
또, 플라즈마 프로세스에는 평행 평형판 애싱 장치를 이용했지만, 다른 타입의 플라즈마 애싱 장치이어도 상관 없다. 또, 예를 들면 압력, 온도, 파워를 제어하는 것에 의해 다운플로우 애싱 장치를 이용해도 좋다.
본 발명에 의하면, 하지의 제1 절연막이 산화되어 탄소 원자가 박리되는 현상이 억제되어, 탄소 원자를 함유하는 제2 절연막 만을 효율 좋게 애싱 제거할 수 있다. 이에 의해, 제1 절연막 중의 홈측면에서의 변질층의 형성이나 사이드 에칭을 없앨 수 있다.

Claims (20)

  1. 드라이 에칭 방법에 있어서,
    기판 상에 탄소를 포함하는 제1 절연막, 탄소를 포함하는 제2 절연막을 순차 적층하는 단계와,
    상기 제2 절연막을 소정의 형상으로 패터닝하는 단계와,
    상기 제2 절연막을 마스크로 하여 상기 제1 절연막을 에칭함으로써 상기 제1 절연막에 홈을 형성하는 단계와,
    탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 반응성 가스를 이용하여, 상기 제1 절연막의 상기 홈의 측면을 실질적으로 변질 또는 변형시키지 않고, 상기 제2 절연막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 드라이 에칭 방법.
  2. 제1항에 있어서,
    상기 탄소 원자를 포함하는 제1 절연막은, 탄소막, 유기 실리콘 화합물막, 유기막으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 드라이 에칭 방법.
  3. 제1항에 있어서,
    상기 탄소를 포함하는 제2 절연막은 포토레지스트인 것을 특징으로 하는 드라이 에칭 방법.
  4. 제1항에 있어서,
    상기 탄소를 포함하는 제2 절연막은 유기 반사 방지막인 것을 특징으로 하는 드라이 에칭 방법.
  5. 제1항에 있어서,
    상기 탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스 중, 탄소 원자 및 산소 원자를 포함하는 가스에서, 탄소 원자 비율이 산소의 원자비율의 1/3 이상인 것을 특징으로 하는 드라이 에칭 방법.
  6. 제5항에 있어서,
    상기 탄소 원자 및 산소 원자를 포함하는 가스는, 산소 및 이산화탄소로 이루어진 가스, 산소 및 일산화탄소로 이루어진 가스, 일산화탄소 가스 및 이산화탄소 가스중에서 선택된 가스를 이용하는 것을 특징으로 하는 드라이 에칭 방법.
  7. 제1항에 있어서,
    상기 제2 절연막을 제거하는 단계는, 기판 온도를 150℃ 이하로 하는 단계를 포함하는 것을 특징으로 하는 드라이 에칭 방법.
  8. 제1항에 있어서,
    상기 제2 절연막을 제거하는 단계는, 반응 압력을 400mTorr 이하로 하는 단계를 포함하는 것을 특징으로 하는 드라이 에칭 방법.
  9. 반도체 장치의 제조방법에 있어서,
    반도체 기판 상에 탄소를 포함하는 절연막, 포토레지스트를 순차 적층하는 단계와,
    상기 포토레지스트를 소정의 형상으로 패터닝하는 단계와,
    상기 포토레지스트를 마스크로 하여 상기 절연막을 에칭함으로써 컨택트홀 및 배선 홈 중 적어도 한 쪽을 형성하는 단계와,
    탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스를 이용하여 상기 포토레지스트를 애싱하여 제거하는 단계,
    상기 컨택트홀 및 배선 홈 중 적어도 하나 내에 금속 배선층을 퇴적시켜, 그 내부에 배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 탄소를 포함하는 절연막은 유기 실리콘 화합물막 및 탄소 원자를 포함하는 저유전율의 절연막중의 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스 중, 탄소 원자 및 산소 원자를 포함하는 가스에서 탄소 원자 비율이 산소 원자 비율의 1/3 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 탄소 원자 및 산소 원자를 포함하는 가스는, 산소 및 이산화탄소로 이루어진 가스, 산소 및 일산화탄소로 이루어진 가스, 일산화탄소 가스 및 이산화탄소 가스중에서 선택된 가스를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제2 절연막을 제거하는 단계는, 기판 온도를 150℃ 이하로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제2 절연막을 제거하는 단계는, 반응 압력을 400mTorr 이하로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체 장치의 제조방법에 있어서,
    반도체 기판 상에 절연막, 제1 포토레지스트를 순차 적층하는 단계와,
    상기 제1 포토레지스트를 소정의 형상으로 패터닝하는 단계와,
    상기 제1 포토레지스트를 마스크로 하여, 상기 절연막을 에칭하여 제1 배선홈을 형성하는 단계와,
    탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스를 이용하여, 상기 제1 포토레지스트를 애싱하여 제거하는 단계와,
    상기 제1 배선홈 내에 탄소막을 매립하는 단계와,
    상기 탄소막을 피복하도록 상기 절연막 상에 제2 포토레지스트를 적층하는 단계와,
    상기 제2 포토레지스트를 소정의 형상으로 패터닝하는 단계와,
    상기 제2 포토레지스트를 마스크로 하여 상기 탄소막을 에칭하여 제2 배선홈을 형성하는 단계와,
    탄소 원자와, 산소 원자, 수소 원자 및 탄소 원자 중 적어도 하나를 포함하는 가스를 이용하여, 상기 제2 포토레지스트를 애싱하여 제거하는 단계와,
    상기 제2 배선홈 내에 금속 배선층을 퇴적시켜, 그 내부에 배선을 매립하는 단계와,
    상기 배선 및 상기 탄소막을 피복하도록, 상기 층간 절연막 상에 다공성 실리콘 산화막을 형성하는 단계와,
    상기 탄소막을 가열하여 상기 제1 배선홈으로부터 제거하여, 상기 배선의 주위를 공동으로 하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    반도체 기판 상에 절연막, 제1 포토레지스트를 순차 적층하는 단계와, 상기 탄소막을 피복하도록 상기 절연막 상에 제2 포토레지스트를 적층하는 단계는,
    상기 절연막 및 상기 제1 또는 제2 포토레지스트 사이에는 반사 방지막을 개재시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스 중, 산소 원자 및 탄소 원자를 포함하는 가스에서 탄소 원자 비율이 산소 원자 비율의 1/3 이상인 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 탄소 원자와, 산소 원자, 수소 원자 및 질소 원자 중 적어도 하나를 포함하는 가스 중, 산소 원자 및 탄소 원자를 포함하는 가스는,
    산소 및 이산화탄소로 이루어진 가스, 산소 및 일산화탄소로 이루어진 가스, 일산화탄소 가스 및 이산화탄소 가스중에서 선택된 가스를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 포토레지스트를 애싱하여 제거하는 단계는, 기판 온도를 150℃ 이하로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 포토레지스트를 애싱하여 제거하는 단계는, 반응 압력을 400mTorr 이하로 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019398A (ko) * 2018-06-15 2021-02-22 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223269A (ja) 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
KR100462765B1 (ko) * 2002-07-02 2004-12-20 동부전자 주식회사 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법
TWI235455B (en) 2003-05-21 2005-07-01 Semiconductor Leading Edge Tec Method for manufacturing semiconductor device
US20050101135A1 (en) * 2003-11-12 2005-05-12 Lam Research Corporation Minimizing the loss of barrier materials during photoresist stripping
JP2005183778A (ja) * 2003-12-22 2005-07-07 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP3816080B2 (ja) * 2004-02-20 2006-08-30 松下電器産業株式会社 プラズマ処理方法およびプラズマ処理装置
US6960535B1 (en) * 2004-05-14 2005-11-01 Sharp Kabushiki Kaisha Dual damascene etching process
JP5057647B2 (ja) * 2004-07-02 2012-10-24 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置の製造装置
US7396769B2 (en) * 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer
US7598176B2 (en) * 2004-09-23 2009-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Method for photoresist stripping and treatment of low-k dielectric material
JP2006351862A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7964511B2 (en) 2005-09-09 2011-06-21 Tokyo Electron Limited Plasma ashing method
JP4854317B2 (ja) * 2006-01-31 2012-01-18 東京エレクトロン株式会社 基板処理方法
US7842190B2 (en) * 2006-03-28 2010-11-30 Tokyo Electron Limited Plasma etching method
JP2009049383A (ja) 2007-07-26 2009-03-05 Panasonic Corp 半導体装置の製造方法および半導体製造装置
US8815745B2 (en) * 2008-02-01 2014-08-26 Lam Research Corporation Reducing damage to low-K materials during photoresist stripping
US8247029B2 (en) 2008-06-17 2012-08-21 Tdk Corporation Method for forming micropattern
WO2014164493A1 (en) * 2013-03-12 2014-10-09 Applied Materials, Inc. Methods for removing photoresist from substrates with atomic hydrogen
CN105223787B (zh) * 2014-07-01 2020-03-10 中芯国际集成电路制造(上海)有限公司 光刻胶图形的灰化方法
US11198580B2 (en) * 2019-09-06 2021-12-14 Xerox Corporation Stacking module with air streams

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3412173B2 (ja) 1991-10-21 2003-06-03 セイコーエプソン株式会社 半導体装置の製造方法
JP3278935B2 (ja) 1992-10-31 2002-04-30 ソニー株式会社 レジスト除去方法
JPH0774147A (ja) 1993-07-05 1995-03-17 Sony Corp ドライエッチング方法およびドライエッチング装置
KR100217241B1 (ko) * 1994-06-30 1999-09-01 오상수 모타축 가공장치
JPH08115900A (ja) * 1994-10-18 1996-05-07 Sony Corp シリコン系材料層のパターニング方法
JP3399154B2 (ja) 1995-05-22 2003-04-21 ソニー株式会社 積層絶縁膜のプラズマエッチング方法
JP3028927B2 (ja) * 1996-02-16 2000-04-04 日本電気株式会社 高融点金属膜のドライエッチング方法
US6082374A (en) 1996-09-24 2000-07-04 Huffman; Maria Fluorine assisted stripping and residue removal in sapphire downstream plasma asher
KR100209698B1 (ko) 1996-10-11 1999-07-15 구본준 유기 반사방지막 식각방법
JP3400918B2 (ja) * 1996-11-14 2003-04-28 東京エレクトロン株式会社 半導体装置の製造方法
KR19980036950A (ko) 1996-11-20 1998-08-05 문정환 반도체소자 제조방법
JPH10172960A (ja) 1996-12-12 1998-06-26 Sony Corp アッシング方法
US6391216B1 (en) * 1997-09-22 2002-05-21 National Research Institute For Metals Method for reactive ion etching and apparatus therefor
JP2000051573A (ja) 1998-08-26 2000-02-22 Hitachi Ltd 洗濯機
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6312874B1 (en) * 1998-11-06 2001-11-06 Advanced Micro Devices, Inc. Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials
US6168726B1 (en) * 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6417090B1 (en) * 1999-01-04 2002-07-09 Advanced Micro Devices, Inc. Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019398A (ko) * 2018-06-15 2021-02-22 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 장치

Also Published As

Publication number Publication date
TW483059B (en) 2002-04-11
JP3803523B2 (ja) 2006-08-02
US6607986B2 (en) 2003-08-19
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US6987066B2 (en) 2006-01-17

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