KR20000017275A - 반도체 장치 및 그 제조 공정 - Google Patents

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Abstract

Si-H 결합 또는 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막이 기판상에 형성된다. 다음으로, 층간 절연막 (8) 상에 포토 레지스트가 형성된다. 포토 레지스트가 콘택트 홀의 형상으로 패터닝된다. 그 후에, 포토 레지스트를 마스크로 사용하여 층간 절연막 (8) 이 건식 에칭된다. 다음으로, 상기 포토 레지스트가 제거되고, 층간 절연막은 예를 들어, 질소 플라즈마 및 수소 플라즈마에 노출된다.

Description

반도체 장치 및 그 제조 공정{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 산소 플라즈마 처리에 의해 필요한 특성이 열화되기 쉬운 층간 절연막을 가지는 반도체 장치 및 그 제조 공정에 관한 것이다. 특히, 열화된 특성을 회복시킬 수 있는 반도체 장치 및 그 제조 공정에 관한 것이다.
대규모 집적회로 (LSI) 에 있어서의 고속 신호 처리에 대한 요구는 매년 증가하고 있다. LSI 의 신호 처리 속도는 주로 트랜지스터 자체의 동작 속도 및 배선에서의 신호 전파 지연 시간에 의하여 결정된다. 종래 기술에서 신호 처리 속도에 크게 영향을 주고 있는 트랜지스터의 동작 속도는 트랜지스터의 크기를 축소화하는 것에 의해 향상되어 왔다.
그러나, 설계된 크기가 0.25 ㎛ 보다 작은 LSI 에서는, 배선에서의 신호 전파 지연에 기초한 신호 처리 속도의 저하가 현저하게 되었다. 배선층의 수가 4 를 넘는 다층 배선 구조를 가지는 LSI 장치에 있어서 그러한 영향이 크다.
따라서, 최근에는 배선에서의 신호 전파 지연을 개선하는 방법으로서, 종래의 실리콘 산화막의 층간 절연막 대신에 낮은 유전체 상수를 가지는 하이드로젠 실세스키오키산 (HSQ) 막 등을 사용하는 방법이 검토되어 있다. HSQ 막은 실리콘 산화막의 Si-O 결합의 일부가 Si-H 결합에 의해 치환된 화학 구조를 가지는 수지막이다. 그 막은 기판상에 도포되고 가열 소결되어 층간 절연막으로서 사용된다. HSQ 막의 거의 대부분은 종래의 실리콘 산화막과 같은 방법으로 Si-O 결합으로 구성되어 있기 때문에, HSQ 막은 낮은 유전 상수 및 500℃ 정도까지 내열성을 가지고 있다.
하지만, HSQ 막이 층간 절연막으로서 사용된 경우, 통상의 리소그래피 기술 및 에칭 기술에 의해 각종 패턴을 형성하기 위해서 사용된 포토 레지스트를 박리하는 공정에서 HSQ 막이 열화한다고 하는 문제점이 남아있다.
통상적으로 포토 레지스트를 박리하는 공정에서, 산소 플라즈마에 의한 처리가 실시된 후, 박리되지 않은 포토 레지스트의 잔여물 및 에칭 잔여물은 제거된다. 이러한 목적으로, 단일 에탄올아민 등을 포함하는 습식 박리액에 의한 처리가 실시된다. HSQ 막이 산소 플라즈마에 노출되면, 막 중의 Si-H 결합이 파괴되고 Si-OH 결합이 형성되어, 그 막은 수분을 포함하게 된다. HSQ 막이 습식 박리액에 의한 처리가 실시되면, 산소 플라즈마 처리와 동일한 방법으로, Si-H 결합이 파괴되어 Si-OH 결합이 형성된다. 즉, 이러한 박리 공정에서, HSQ 막은 다량의 수분을 포함하게 된다. 결과적으로, 그 유전 상수는 바람직하지 않게 상승한다. HSQ 막이 다량의 수분을 포함하게 되면, 비아 사이의 누출 문제가 야기된다. CVD 또는 스퍼터링에 의하여 비아 홀에 매설하는 공정에서, 누출 가스에 의하여 비아 홀에 매설하는 것이 불충분하게 된다.
다음은 종래 기술에서 반도체 장치를 제조하는 공정을 설명한다. 도 1 은 종래 기술에서 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
우선, 기초층 (52) 이 실리콘 기판 (51) 상에 형성된다. 기초층 (52) 은 트랜지스터와 같은 기초층 소자를 포함한다. 다음으로, 바리어 메탈층 (53) 이 기초층 (52) 상에 선택적으로 형성된다. 그 후, 제 1 메탈 배선층 (54) 이 바리어 메탈층 (53) 상에 형성된다. 반사 방지층 (55) 이 제 1 메탈 배선층 (54) 상에 형성된다. 다음으로, 제 1 실리콘 산화막 (57) 이 플라즈마 CVD 법에 의해 전면상에 형성된다. 그 후, HSQ 막 (58) 이 도포기에 의하여 제 1 실리콘 산화막 (57) 상에 도포된다. 그 결과물은 핫 플레이트에서 임시 소결한 후에, 소결로 상에서 소결된다.
이 때, Si-H 결합의 해리를 방지하기 위해서, 통상적으로 질소 등이 핫 플레이트 및 소결로에 도입되어, HSQ 막이 산소 또는 물과 반응하지 않도록 한다. 다음으로, 제 2 실리콘 산화막 (59) 이 HSQ 막 (58) 상에 플라즈마 CVD 법 등에 의해 형성된다. 그 후, 패터닝된 포토 레지스트가 사용되어 반사 방지층 (55) 상의 제 2 실리콘 산화막 (59) 및 HSQ 막 (58) 을 에칭한다. 이 방법으로 비아 홀이 형성된다. 다음으로, 산소 플라즈마 처리에 의해 포토 레지스트가 박리된다. 그 결과물은 에칭 잔여물 등을 제거하기 위해서 알칼리계의 습식액에 의한 추가적으로 박리 처리된다.
전술한 바와 동일하게, 비아 홀에 노출되고 산소 플라즈마 처리된 HSQ 막 (58) 의 영역에서 Si-H 결합이 산소 플라즈마 처리 및 습식액에 의한 박리 처리에 의해 Si-OH 결합으로 변화된다. 따라서, 증가된 유전 상수를 가지는 열화부 (58b) 가 이 영역에서 형성된다. 이 열화부 (58b) 는 열화된 비아를 발생시킨다.
또한, HSQ 막의 강도를 향상시키기 위해서, HSQ 막을 막 형성한 후에 그 결과물을 그 표면에서 질소 또는 아르곤등의 불활성 가스에 의한 플라즈마 처리를 실시하는 방법이 제안되어 있다 (일본 특개평 8-111458 호) .
상기 공보에 기재된 종래 기술의 제조 공정에 따르면, HSQ 막의 강도가 향상된다. 따라서, HSQ 막의 기초층에 형성된 금속층으로부터 HSQ 막에 외부 응력이 인가되어도 크랙은 발생하기 어렵게 된다. 그러나, 이 종래 기술에서의 방법에 의해서도, HSQ 막의 유전 상수의 상승을 억제할 수는 없다.
본 발명의 목적은 산소 플라즈마 처리 등에 의해 상승된 층간 절연막의 유전 상수를 저하시킬 수 있는 반도체 장치 및 그 제조 공정을 제공하는 것을 목적으로 한다.
도 1 은 종래 기술에서 반도체 장치를 제조하는 공정을 나타내는 단면도.
도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.
도 3a 내지 3e 는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 순차적으로 나타내는 단면도.
도 4 는 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도.
도 5a 내지 5c 는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순차로 나타내는 단면도.
도 6 은 Si3N4를 포함하는 불소 방지층이 사용된 예를 나타내는 단면도.
도 7 은 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도.
도 8a 내지 8e 는 본 발명의 제 3 실시예에 관한 반도체 장치를 제조하는 방법을 공정 순차로 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1, 11, 31, 51 ; 실리콘 기판 2, 32, 52 ; 기초층
3, 13, 33, 53 ; 바리어 메탈층 4, 14, 54 ; 제 1 배선층
5, 15, 55 ; 반사 방지층 6, 16 ; 접속 금속층
7, 17 ; 제 1 층간 절연막 8, 18 ; 제 2 층간 절연막
8a, 18a, 38a ; 개질부 8b, 38b, 58b ; 열화부
9, 19 ; 제 3 층간 절연막 9a, 39a ; 포토 레지스트
10, 20 ; 제 2 배선층 21, 21a ; 불소 방지층
34 ; Cu 배선층 37 ; 제 1 플라즈마 TEOS 산화막
38 ; HSQ 막 39 ; 제 2 플라즈마 TEOS 산화막
57 ; 제 1 실리콘 산화막 58 ; HSQ 막
59 ; 제 2 실리콘 산화막
본 발명의 1 실시형태에 따르면, 반도체 장치는 반도체 기판, 반도체 기판상에 형성된 배선층, 배선층을 피복하는 질화막 및 이 질화막 상에 형성된 층간 절연막을 구비한다. 층간 절연막은 상기 배선층까지 이르며, Si-H 결합 또는 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 개구부를 가질 수도 있다.
본 발명의 또 다른 실시형태에 있어서, 배선층이 질화막에 의해 피복되어 있다. 따라서, 반도체 장치를 제조하는 공정에서 산소 플라즈마 처리 등에 의해 상승된 층간 절연막의 유전 상수를 저하시키기 위해서 불소 플라즈마 처리가 실시되어도, 배선층은 불소 플라즈마로부터 차단된다. 따라서, 불소 플라즈마에 의해 배선층이 부식되지 않고, 낮은 유전 상수를 가지는 층간 절연막이 얻어진다. 층간 절연막의 유전 상수를 감소시킴으로써, 고속에서 LSI 등의 반도체 집적회로를 동작시키는 것이 가능해진다.
질화막은 티타늄 질화막 또는 실리콘 질화막으로 형성될 수도 있다.
본 발명의 1 실시형태에 따르면, 반도체 장치를 제조하는 공정은 반도체 기판상에 Si-H 결합 또는 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정, 상기 층간 절연막상에 포토 레지스트를 형성하는 공정, 상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정, 상기 포토 레지스트를 마스크로서 사용하여 상기 층간 절연막을 건식 에칭하는 공정, 상기 포토 레지스트를 제거하는 공정 및 상기 층간 절연막을 질소 플라즈마 및 수소 플라즈마에 노출시키는 공정을 구비한다.
상기 층간 절연막을 질소 플라즈마 및 수소 플라즈마에 노출시키는 공정은 질소 가스 및 수소 가스를 상기 반도체 기판이 배치된 챔버내에 도입하는 공정을 구비할 수도 있으며, 수소 가스의 부피를 질소 가스의 부피의 2 내지 80% 가 될 수도 있다.
본 발명의 또 다른 실시형태에 따르면, 반도체 장치를 제조하는 공정은 반도체 기판상에 Si-H 결합 또는 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정, 상기 층간 절연막상에 포토 레지스트를 형성하는 공정, 상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정, 상기 포토 레지스트를 마스크로서 사용하여 상기 층간 절연막을 건식 에칭하는 공정, 상기 포토 레지스트를 제거하는 공정 및 상기 층간 절연막을 불소 플라즈마 또는 헥사메틸디실라잔 가스에 노출시키는 공정을 구비할 수도 있다.
본 발명의 또 다른 실시형태에 따르면, 반도체 장치를 제조하는 공정은 반도체 기판상에 선택적으로 배선층을 형성하는 공정, 상기 전면 상에 질화막을 형성하는 공정, 상기 질화막 상에 Si-H 결합 또는 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정, 상기 층간 절연막상에 포토 레지스트를 형성하는 공정, 상기 포토 레지스트를 상기 배선층상에서 개구부를 가지는 형상으로 패터닝하는 공정, 상기 포토 레지스트를 마스크로서 사용하여 상기 층간 절연막의 건식 에칭을 실시하는 공정, 상기 포토 레지스트를 제거하는 공정 및 상기 층간 절연막을 불소 플라즈마에 노출시키는 공정을 구비할 수도 있다.
본 발명에 관한 공정에 있어서는, 포토 레지스트를 제거할 때에 층간 절연막의 유전 상수가 상승되어도, 그 후에 그 층간 절연막이 소정의 플라즈마 또는 헥사메틸디실라잔 가스에 노출된다. 따라서, 상승된 유전 상수가 충분히 저하될 수 있다. 결과적으로, 층간 절연막의 유전 상수의 저하에 의해 LSI 등의 반도체 집적회로가 고속으로 동작할 수 있다.
본 발명의 실시예에 따르면, 장치를 제조하는 공정에서 산소 플라즈마 처리에 의하여 상승된 층간 절연막의 유전 상수를 저하시키도록 불소 플라즈마 처리가 실시되어도, 배선층은 불소 플라즈마에 노출되지 않으며 부식되지 않는다.
첨부된 도면을 참조하여, 이하에서 본 발명의 실시예에 따른 반도체 장비가 구체적으로 기재된다. 도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도이다.
본 실시예에 있어서, 기초층 (2) 이 실리콘 기판 (1) 상에 형성된다. 그리고, 바리어 메탈층 (3) 이 기초층 (2) 상에 선택적으로 형성된다. 제 1 메탈 배선층 (4) 이 바리어 메탈층 (3) 상에 형성된다. 반사 방지층 (5) 이 제 1 메탈 배선층 (4) 상에 형성된다. 접속 금속층 (6) 이 반사 방지층 (5) 상에 형성된다.
또한, 제 1 층간 절연막 (7) 이 형성되어 기초층 (2) 의 표면 및 바리어 메탈층 (3) , 메탈 배선층 (4) 및 반사 방지층 (5) 의 측면을 피복한다. 제 2 층간 절연막 (8) 이 제 1 층간 절연막 (7) 상에 형성되어, 접속 금속층 (6) 의 중간까지의 두께를 가진다. 제 2 층간 절연막 (8) 의 유전율은 실리콘 산화막의 유전율보다 낮다. 개질부 (8a) 가 제 2 층간 절연막 (8) 과 접속 금속층 (6) 과의 계면 부근에 형성된다. 제 3 층간 절연막 (9) 이 제 2 층간 절연막 (8) 상에 형성되어, 접속 금속층 (6) 의 상단까지의 높이를 가진다. 제 2 메탈 배선층 (10) 이 접속 금속층 (6) 상에 형성되어 제 3 층간 절연막 (9) 의 부분 상에 확장된다.
제 1 메탈 배선층 (4) 및 제 2 메탈 배선층 (10) 은 예를 들어, Cu 를 포함하는 Al 합금 또는 Si 및 Cu 를 포함하는 Al 합금 등의 알루미늄 계의 배선 재료로 구성된다. 바리어 메탈층 (3) 및 반사 방지층 (5) 은 예를 들어, Ti, TiN 또는 TiW 로 구성된다. 제 1 층간 절연막 (7) 및 제 3 층간 절연막 (9) 은 예를 들어, SiH4계 플라즈마 SiO2; Si(OC2H5)4를 원료로 하는 TEOS (tetraethylorhossilicate) 계 플라즈마 SiO2; SiH4계 플라즈마 SiON; SiH4계 플라즈마 SiN 또는 불소를 포함하는 플라즈마 SiOF 등으로 구성된다. 제 2 층간 절연막 (8) 은 예를 들어, 하이드로젠 실세스키오산 (HSQ : Hydrogen Silsesquioxane) 또는 유기 스핀온 유리 (SOG) 로 구성된다. 제 2 층간 절연막 (8) 의 거의 대부분은 Si-O 결합이지만, 개질부 (8a) 에서의 거의 대부분의 결합은 Si-H 결합 및 Si-N 결합이다. 접속 금속층 (6) 은 예를 들어, 텅스텐 또는 알루미늄 등으로 구성된다. 바리어 메탈은 예를 들어, TiN 또는 Ti 로 구성된다.
다음은 본 발명의 제 1 실시예에 따른 상기 반도체 장치를 제조하는 공정을 설명한다. 도 3a 내지 3e 는 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 공정 순차로 나타내는 단면도이다.
도 3a 에 나타낸 바와 같이, 기초층 (2) 이 실리콘 기판 (1) 상에 형성된다. 기초층 (2) 은 트랜지스터 등의 기초층을 포함한다. 다음으로, 기초층 소자 등과의 접속을 위해서, TiN/Ti 등으로 이루어지는 바리어 메탈층 (3) 이 기초층 (2) 상에 예를 들어, 30 내지 200 ㎚ 의 두께를 가지도록 선택적으로 형성된다. 그 후, Al 또는 Cu 를 포함하는 Al 합금으로 이루어지는 제 1 메탈 배선층 (4) 이 바리어 메탈층 (3) 상에 스퍼터링에 의해 예를 들어, 300 내지 800 ㎚ 의 두께를 가지도록 형성된다. 또한, 리소그래피 때의 반사 방지를 위하여, 제 1 메탈 배선층 (4) 상에 TiN 등으로 이루어지는 반사 방지층 (5) 이 10 내지 100 ㎚ 의 두께로 형성된다. 다음으로, 실리콘 산화막 또는 불소 포함 실리콘 산화막으로 이루어지는 제 1 층간 절연막 (7) 이 플라즈마 CVD (Chemical Vapor Deposition) 법 등에 의해 패턴에 따라 등각으로 전면에 형성된다. 그 막 (7) 의 두께가 예를 들어, 20 내지 100 ㎚ 으로 된다. 그 후에, 형성되는 제 2 층간 절연막 (8) 과 기판 (1) 과의 밀착성이 제 1 층간 절연막 (7) 에 의해 향상된다. 그 두께는 층간 절연막 전체의 유전 상수를 저하하기 위해서 가능한 한 얇은 것이 바람직하다.
그 후, 예를 들어, 200 내지 1000 ㎚ 의 두께를 가지는 HSQ 수지가 제 1 층간 절연막 (7) 에 도포된다. 임시적인 소결로써, 그 결과물은 100 내지 150 ℃, 150 내지 250 ℃, 250 내지 300 ℃ 의 온도 조건하의 질소 대기에 있어서 각 1 내지 10분 동안 3 단계의 가열 처리된다. 임시적으로 소결된 HSQ 수지막을 가지는 기판 (1) 이 소결로로 진입되어, 예를 들어, 350 내지 500 ℃의 질소 대기에서, 약 1 시간 정도 소결된다. 그러한 방법으로, 제 2 층간 절연막 (8) 이 형성된다.
다음으로, 도 3b 에 도시된 바와 같이, 2000 내지 15000 ㎚ 의 두께를 가지도록 실리콘 산화막 등으로 이루어지는 제 3 층간 절연막 (9) 이 제 2 층간 절연막 (8) 상에 형성된다. 그 후에, 약 1 ㎛ 두께를 가지도록 패터닝된 포토 레지스트 (9a) 가 제 3 층간 절연막 (9) 상에 형성된다. 이 포토 레지스트 (9a) 는 반사 방지층 (5) 까지 이르는 비아 홀을 형성하도록 사용된다.
다음으로, 도 3c 에 나타낸 바와 같이, 그 결과물은 예를 들어, 100 내지 400 sccm 의 산소의 흐름으로 도입하여, 300 내지 600W 의 출력으로 1 내지 5분 간 플라즈마 처리기의 챔버내에서 산소 플라즈마 처리하여 포토 레지스트 (9a) 를 박리한다. 박리되지 않은 포토 레지스트 (9a) 의 잔여물 및 에칭 잔여물을 제거하기 위해서, 그 결과물은 에탄올아민 등을 포함하는 습식 박리액으로 습식 박리 처리를 예를 들어, 10 내지 20분 동안 한다. 이 산소 플라즈마 처리 및 습식 박리 처리에 의해, 제 2 층간 절연막 (8) 의 비아 홀에 노출되어 있는 영역에서 Si-H 결합이 파괴되고 Si-OH 결합이 형성되어 이 영역에 열화부 (8b) 가 발생하도록 형성된다.
다음으로, 플라즈마 처리기의 챔버내에 기판 (1) 이 도입되어, 도 3d 에 나타낸 바와 같이, 기판 (1) 이 질소 플라즈마 및 수소 플라즈마에 동시에 노출된다. 이러한 플라즈마는 챔버내 온도를 50 내지 300 ℃로 설정하고, 평행 평판형 리액터 또는 유도 결합 RF 플라즈마 (ICP : Inductively Coupled radio frequency Plasma) , 헬리콘, 전자 사이클로트론 공명 (ECR: Electron cyclotron resonance) 또는 마이크로파 발생원 등을 사용하여, 예를 들어, 500 내지 1500W 의 출력으로 발생된다. 각각 챔버내에 도입되는 질소 가스의 흐름은 예를 들어, 100 내지 1000 sccm, 수소 가스의 흐름은 20 내지 800 sccm 정도이다. 질소 가스에 대한 수소 가스와의 혼합비는 2 내지 80%가 되도록 바람직하게 설정된다. 이러한 방법으로, 열화부 (8b) 내의 Si-OH 결합이 Si-N 결합 또는 Si-H 결합으로 치환되어 막 질의 열화가 회복된다. 따라서, 개질부 (8a) 는 열화부 (8b) 가 형성된 영역에 형성된다. 따라서, HSQ 막의 표면의 막 질이 회복된다. 하지만, 질소 가스에 대한 수소 가스의 혼합 비율이 2% 미만이면 완전한 질화막이 발생되어 HSQ 막의 유전 상수가 바람직하지 않게 상승한다. 한편, 상기 혼합 비율이 80% 를 넘으면, Al 으로 주로 이루어지는 제 1 배선층 (4) 중에 위스커 등이 발생할 수도 있다. 따라서, 혼합비는 바람직하게 2 내지 80% 로 된다.
다음으로, 도 3e 에 나타낸 바와 같이, 텅스텐 또는 알루미늄 등의 금속으로 이루어지는 접속 금속층 (6) 이 CVD 또는 스퍼터링에 의해 비아 홀 내에 매설한다. 제 2 배선층 (10) 이 제 3 층간 절연막 (9) 의 일부 및 접속 금속층 (6) 상에 형성된다.
이와 같이 제조된 본 발명의 제 1 실시예에 있어서는, 포토 레지스트 (9a) 를 박리하는 공정에서 형성된 열화부 (8b) 를 질소 플라즈마 및 수소 플라즈마로 동시에 처리하는 것에 의해, 막질 열화가 회복된 개질부 (8a) 가 형성된다. 이러한 방법으로, 예를 들어, HSQ 막을 포함하는 제 2 층간 절연막 (8) 의 유전 상수의 증가를 방지할 수 있다. 또한, 누출 가스에 의한 텅스텐 또는 알루미늄 등으로 이루어지는 비아의 매립 불량을 방지하고, 비아 사이의 누출 등의 문제도 해결할 수 있다.
다음은 본 발명의 제 2 실시예에 관해서 설명한다. 도 4 는 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도이다.
본 실시예에 있어서는, 기초층 (도시생략) 이 실리콘 기판 (11) 상에 형성된다. 바리어 메탈층 (13) 이 기초층상에 선택적으로 형성된다. 제 1 메탈 배선층 (14) 이 바리어 메탈층 (13) 상에 형성된다. 반사 방지층 (15) 이 제 1 메탈 배선층 (14) 상에 형성된다.
바리어 메탈층 (13) , 메탈 배선층 (14) 및 반사 방지층 (15) 의 측면을 피복하도록 불소 방지층 (21) 이 형성된다. 층 (16) 이 불소 방지층 (21) 의 표면에서 기초층까지 이르는 영역을 가지는 방법으로 접속 금속층 (16) 이 반사 방지층 (15) 의 표면의 일부 상에 형성된다. 접속 금속층 (16) 등에 피복되어 있지 않은 불소 방지층 (21) 의 측면 및 기초층의 표면 및 반사 방지층 (15) 의 일부 표면을 피복하도록 제 1 층간 절연막 (17) 이 형성된다. 제 1 층간 절연막 (17) 상에 제 2 층간 절연막 (18) 이 형성되어 접속 금속층 (16) 의 중간까지의 두께를 가진다. 제 2 층간 절연막 (18) 의 유전율은 실리콘 산화막의 유전율보다 낮다. 개질부 (18a) 가 제 2 층간 절연막 (18) 과 접속 금속층 (16) 의 계면 근방에 형성된다. 3 층간 절연막 (19) 이 제 2 층간 절연막 (18) 상에 형성되어 접속 금속층 (16) 의 상단까지의 높이를 가진다. 제 2 메탈 배선층 (20) 이 접속 금속층 (16) 상에 형성되어 제 3 층간 절연막 (19) 의 부분 상에 확장한다.
제 1 메탈 배선층 (14) 및 제 2 메탈 배선층 (20) 은 예를 들어, Cu 를 포함하는 Al 합금 또는 Si 및 Cu 를 포함하는 Al 합금 등의 알루미늄 계의 배선 재료로 구성된다. 바리어 메탈층 (13) 및 반사 방지층 (15) 은 예를 들어, Ti, TiN 또는 TiW 로 구성된다. 제 1 층간 절연막(17) 및 제 3 층간 절연막 (19) 은 예를 들어, SiH4계 플라즈마 SiO2; Si(OC2H5)4를 원료로 사용하는 TEOS 계 플라즈마 SiO2; SiH4계 플라즈마 SiON; SiH4계 플라즈마 SiN 또는 불소를 포함하는 플라즈마 SiOF 등으로부터 구성된다. 제 2 층간 절연막 (18) 은 예를 들어, HSQ 또는 유기 SOG 로 구성된다. 제 2 절연막 (18) 의 개질부 (18a) 는 예를 들어, Si-F 결합을 가지는 산화막으로 구성된다. 접속 금속층 (16) 은 예를 들어, 텅스텐 또는 알루미늄 등으로 구성된다. 그 바리어 메탈은 예를 들어, TiN 또는 Ti 로 구성된다.
다음은 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정에 관해서 설명한다. 도 5a 및 5c 는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 공정 순차로 나타내는 단면도이다.
도 5a 에 나타낸 바와 같이, 기초층 (도시 생략) 이 실리콘 기판 (11) 상에 우선 형성된다. 기초층은 트랜지스터 등의 소자를 포함한다. 다음으로, 하층 소자 등과의 접속을 위해서, 바리어 메탈층 (13) 이 기초층상에 선택적으로 형성된다. 따라서, 제 1 메탈 배선층 (14) 이 바리어 메탈층 (13) 상에 형성된다. 또한, TiN 으로 이루어지는 반사 방지층 (15) 이 예를 들어, 제 1 메탈 배선층 (14) 상에 형성되어 50 ㎚ 이상의 두께를 가진다. 다음으로, 불소 방지층 (21) 이 전면에 일정하게 CVD 법에 의해 형성되어 예를 들어, 50 내지 100 ㎚ 의 두께를 가진다.
다음으로, 도 5b 에 나타낸 바와 같이, 이방성의 저압 조건 및 고밀도의 플라즈마 조건에 의해, 반사 방지층 (15) 이 나타날 때까지 불소 방지층 (21) 이 에칭된다. 이 때, 제 1 메탈 배선층 (4) 등의 측면 상에 형성된 영역은 에칭되기 어렵기 때문에, 이 영역에 불소 방지층 (21) 이 잔존된다. 이것에 의해, 제 1 배선층 (14) 이 예를 들어, TiN 으로 이루어지는 불소 방지층 (14) 및 반사 방지층 (15) 으로 피복되는 것을 특징으로 하는 구조를 얻는 것이 가능하다.
다음으로, 도 5c 에 나타낸 바와 같이, 제 1 층간 절연막 (17) 이 패턴에 따라 등각으로 전면에 퇴적된다. 그 후, HSQ 수지막은 제 1 층간 절연막 (17) 상에 도포된다. 그 결과물은 제 2 층간 절연막 (18) 을 형성하기 위하여 제 1 실시예와 동일한 방법으로 열처리를 한다. 실리콘 산화물로 이루어진 제 3 층간 절연막 (19) 이 제 1 실시예와 동일한 방법으로 축적되며, 배선과 비아 홀과의 사이에 틈이 발생됨으로써 보더리스 컨택트 접속 방식이 채용되어 비아 홀이 형성된다.
제 2 실시예에 있어서, 제 1 배선층 (14) 의 측면이 예를 들어, TiN 으로 이루어지는 불소 방지층 (21) 에 의해 피복되어 있으며; 따라서, 보더리스 컨택트 접속 방식을 채용하여도, 제 1 배선층 (14) 등은 노출되지 않는다. 따라서, 불소 플라즈마 처리가 다음 공정에서 실시되더라도, A1 을 포함하고 있는 제 1 배선층 (14) 이 불소에 의하여 부식되는 것이 방지된다. 또한, 포토 레지스트를 박리하는 공정에서 제 2 층간 절연막 (18) 의 비아 홀에 노출된 영역에 형성된 열화부가 불소 플라즈마 처리된다. 이 처리에 의해, 열화부에서 수분 성분이 제거되고 이 영역에서 개질부 (18a) 를 형성하는 것이 가능하다. 불소 플라즈마 처리에 있어서, 기판이 플라즈마 처리기의 챔버내에 도입되며, 불소 가스 및 CH3F 및 C2F6등의 플루오르 카본 가스가 예를 들어, 50 내지 2000 sccm 의 흐름으로 챔버내로 도입되며, 평행판 리액터, ICP, 헬리콘, ECR 혹은 마이크로파 등에 의해 불소 플라즈마를 발생시킨다.
다음으로, 제 1 실시예와 동일한 방법으로, 접속 금속층 (16) 및 제 2 배선층 (20) 이 형성된다.
이렇게 하여 제조된 본 발명의 제 2 실시예에 있어서, 포토 레지스트를 박리하는 공정에 의해 형성된 열화부가 불소 플라즈마 처리에 의해 수분 성분이 적고 유전 상수가 낮은 개질부 (18a) 로 회복된다. 불소 플라즈마 처리의 경우에는, 제 1 배선층 (14) 은 불소 방지층 (21) 및 반사 방지층 (15) 으로 피복되며; 따라서, 불소 플라즈마는 제 1 배선층 (14) 과는 접촉하지 않는다. 이것 때문에, Al 을 포함하는 제 1 배선층 (14) 은 부식되지 않는다.
불소 방지층으로서, TiN 막 대신에 Si3N4막을 사용하는 것도 가능하다. 도 6 은 Si3N4막을 포함하는 불소 방지층이 사용되는 것을 특징으로 하는 실시예를 나타내는 단면도이다. Si3N4막이 불소 방지층으로서 사용되는 경우, 반사 방지층 (15) 이 형성된 후에, 전면에 예를 들어, 50 ㎚ 정도의 두께를 가지도록 불소 방지층 (21a) 이 CVD 법에 의해 형성된다. 제 2 층간 절연막 (18) 이 불소 방지층 (21a) 상에 제 1 층간 절연막을 형성하지 않고 형성된다. 그 후, 비아 홀이 형성된다. 이 결과물은 불소 플라즈마 처리를 한 후에, 에칭을 하는 것에 의해, 비아가 형성되는 영역 내에서 불소 방지층 (21a) 을 제거한다.
다음은 본 발명의 제 3 실시예에 관해서 설명한다. 도 7 은 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도이다.
제 3 실시예에 있어서, 기초층 (32) 이 실리콘 기판 (31) 상에 형성된다. 틈을 가지는 제 1 플라즈마 TEOS 산화막 (37) 이 기초층 (32) 상에 형성된다. HSQ 막 (38) 및 제 2 플라즈마 TEOS 산화막 (39) 이 제 1 플라즈마 TEOS 산화막 (37) 상에 막 37, 38 및 39의 순차로 형성된다. 막 (38 및 39) 의 각각은 제 1 플라즈마 TEOS 산화막 (37) 의 틈이 존재하는 동일한 위치에 틈을 가진다. 다량의 Si-CH3결합을 포함한 개질부 (38a) 가 HSQ 막 (38) 의 틈 부근에 형성된다. 바리어 메탈층 (33) 이 3개의 층으로 구성된 틈의 저면 및 측면에 형성된다. 이 바리어 메탈층 (33) 에 의하여 둘러싸인 Cu 배선층 (34) 이 매설된다.
다음은 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정에 관해서 설명한다. 도 8a 및 8e 는 본 발명의 제 3 실시예에 따른 반도체 장치를 제조하는 공정을 공정 순차로 나타내는 단면도이다.
도 8a 에 나타낸 바와 같이, 실리콘 기판 (31) 상에 트랜지스터 등의 소자가 우선 형성되어 기초층 (32) 을 형성한다. 다음으로, 제 1 플라즈마 TEOS 산화막 (37) 이 기초층 (32) 상에 형성되어, 예를 들어, 약 1000Å 의 두께를 가진다. 그 후, HSQ 막 (38) 이 제 1 플라즈마 TEOS 산화막 (37) 상에 도포되어, 예를 들어, 약 500㎚ 의 두께를 가진다. 그 결과물은 약 200℃ 정도의 핫 플레이트에서 열처리하며, 소결로에서 예를 들어, 약 400℃ 로 1시간 동안 소결된다. 제 2 플라즈마 TEOS 산화막 (39) 이 HSQ 막 (38) 상에 형성되어, 예를 들어, 100㎚ 의 두께를 가진다. 다음으로, 포토 레지스트 (39a) 가 제 2 플라즈마 TEOS 산화막 (39) 상에 형성된다. 그 후, 노광 및 현상에 의해 포토 레지스트 (39a) 가 패터닝된다. 포토 레지스트 (39a) 를 마스크로서 사용하여, 플루오르 카본 계의 가스에 의해 제 2 플라즈마 TEOS 산화막 (39) , HSQ 막 (38) 및 제 1 플라즈마 TEOS 산화막 (37) 이 성공적으로 패터닝되어 틈을 형성한다.
다음으로, 도 8b 에 나타낸 바와 같이, 포토 레지스트 (39a) 는 산소 가스를 사용한 ICP 의 플라즈마 애싱 (ashing) 에 의해 제거된다. 그 결과물은 습식 박리 처리한다. 이 플라즈마 처리 및 습식 박리 처리에 의해, HSQ 막 (38) 의 틈에 노출되어 있는 영역 내의 Si-H 결합은 용이하게 파괴되어, 흡습성을 가지는 Si-OH 결합이 형성된다. 이러한 방법으로, 이 영역에서 열화부 (38b) 가 형성된다.
다음으로, HSQ 막 (38) 은 예를 들어, 진공 챔버 속에서 헥사메틸디실라잔 가스 (이하, HMDS 라 칭함) 에 10분간 노출된다. HMDS 은 하기 화학식 1 로 표시된다.
(CH3)3-Si-NH-Si-(CH3)3‥‥‥ (1)
HSQ 막 (38) 을 전술한 HMDS에 10분간 노출시킴으로써, 열화부 (38b) 에서 하기 화학식 2 로 표시되는 반응이 일어난다.
2Si-OH + (CH3)3-Si-NH-Si-(CH3)3
→2Si-O-Si-(CH3)3+ NH3‥‥‥ (2)
이 반응은 Si-OH 결합의 대부분이 Si-CH3결합으로 되게 한다. 따라서, 도 8c 에 나타낸 바와 같이, 개질부 (38a) 는 열화부 (38b) 가 존재하고 있는 영역에 형성된다.
다음으로, 도 8d 에 나타낸 바와 같이, TiN 막이 스퍼터링에 의해 전면에 형성되어, 예를 들어, 50 ㎚ 의 두께를 가진다. 이러한 방법으로, 틈 내에 바리어 메탈층 (33) 이 형성된다. 이어서, 바리어 메탈층 (33) 을 형성하는 진공이 유지되는 동안에, 예를 들어, 두께가 750㎚ 인 Cu-CVD 막이 CVD 법에 의해 전면에 형성된다. 따라서, Cu 배선층 (34) 이 형성된다.
다음으로, 도 8e 에 나타낸 바와 같이, 그 결과물은 메탈 화학 기계적 연마 (CMP, Chemical Mechanical Polishing) 되어, 바리어 메탈층 (33) 및 Cu 배선층 (34) 이 평탄화된다.
이렇게 제조된 본 발명의 제 3 실시예에 있어서, Si-OH 결합을 포함하는 영역인 열화부 (38b) 가 소수화 처리, 즉, HMDS 에 노출시키는 처리되며; 따라서, Si-OH 결합이 Si-CH3결합으로 변화되어 개질부 (38a) 가 형성된다. 따라서, 바리어 메탈층 (33) 및 Cu 배선층 (34) 의 매립 불량 및 HSQ 막 (38) 의 유전 상수의 상승을 방지할 수 있다.
제 3 실시예에 있어서는, HSQ 막 (38) 이 낮은 유전 상수의 막으로서 사용되지만, 유기 SOG 막이 사용된 경우에도 동일한 장점이 얻어진다. 물론, Si-H 결합 및/또는 Si-CH3결합을 포함하는 다른 막에도 적용될 수 있다.
이상 상술한 바와 같이, 본 발명에 따르면, 제조 공정 중의 산소 플라즈마 처리 등에 의해 상승한 층간 절연막의 유전 상수를 저하시키기 위해서 불소 플라즈마 처리되어도, 배선층은 불소 플라즈마에 노출되지 않고 부식되지 않는다. 또한, 본 발명 방법에 따르면, 포토 레지스트를 제거할 때에 층간 절연막의 유전 상수가 상승하지만, 그 후에 소정의 플라즈마 또는 헥사메틸디실라잔 가스에 그 층간 절연막을 노출시키고 있기 때문에, 상승한 유전 상수를 충분히 저하시킬 수 있다.

Claims (14)

  1. 반도체 장치에 있어서,
    반도체 기판,
    상기 반도체 기판상에 형성된 배선층,
    상기 배선층을 피복하는 질화막, 및
    상기 질화막 상에 형성되어 상기 배선층에 이르는 개구부를 가지며 Si-H 결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 질화막이 티타늄 질화막 또는 실리콘 질화막의 그룹으로부터 선택된 1개인 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    반도체 기판,
    상기 반도체 기판상에 형성된 배선층,
    상기 배선층을 피복하는 질화막, 및
    상기 질화막 상에 형성되어 상기 배선층에 이르는 개구부를 가지며 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 질화막이 티타늄 질화막 또는 실리콘 질화막의 그룹으로부터 선택된 1개인 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 Si-H 결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용함으로써 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정, 및
    상기 층간 절연막을 질소 플라즈마 및 수소 플라즈마에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  6. 제 5 항에 있어서,
    상기 층간 절연막을 질소 플라즈마 및 수소 플라즈마에 노출시키는 공정이 질소 가스 및 수소 가스를 상기 반도체 기판이 배치된 챔버내에 도입하는 공정을 구비하고,
    상기 수소 가스의 부피가 상기 질소 가스의 부피의 2 내지 80% 인 것을 특징으로 하는 반도체 장치의 제조 공정.
  7. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용함으로써 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정, 및
    상기 층간 절연막을 질소 플라즈마 및 수소 플라즈마에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  8. 제 7 항에 있어서,
    상기 층간 절연막을 질소 플라즈마 및 수소 플라즈마에 노출시키는 공정이 질소 가스 및 수소 가스를 상기 반도체 기판이 배치된 챔버내에 도입하는 공정을 구비하고,
    상기 수소 가스의 부피가 상기 질소 가스의 부피의 2 내지 80% 인 것을 특징으로 하는 반도체 장치의 제조 공정.
  9. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 Si-H 결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용함으로써 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정, 및
    상기 층간 절연막을 불소 플라즈마에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  10. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용함으로써 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정, 및
    상기 층간 절연막을 불소 플라즈마에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  11. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 Si-H 결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용함으로써 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정, 및
    상기 층간 절연막을 헥사메틸디실라잔 가스에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  12. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 콘택트 홀의 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용함으로써 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정, 및
    상기 층간 절연막을 헥사메틸디실라잔 가스에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  13. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 선택적으로 배선층을 형성하는 공정,
    상기 전면에 질화막을 형성하는 공정,
    상기 질화막 상에 Si-H 결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 상기 배선층상에 개구부를 가지는 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용하여 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정,
    상기 층간 절연막을 불소 플라즈마에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
  14. 반도체 장치의 제조 공정에 있어서,
    반도체 기판상에 선택적으로 배선층을 형성하는 공정,
    상기 전면에 질화막을 형성하는 공정,
    상기 질화막 상에 Si-CH3결합을 가지는 화학식으로 표시되는 절연체를 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막상에 포토 레지스트를 형성하는 공정,
    상기 포토 레지스트를 상기 배선층상에 개구부를 가지는 형상으로 패터닝하는 공정,
    상기 포토 레지스트를 마스크로서 사용하여 상기 층간 절연막을 건식 에칭하는 공정,
    상기 포토 레지스트를 제거하는 공정,
    상기 층간 절연막을 불소 플라즈마에 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 공정.
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