JP3226021B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路は、微細化が進ん
でおり、特に論理回路においての多層配線では、その傾
向が顕著に見うけられる。多層配線のメタル配線間隔
が、微細になってくると、メタル配線間に発生するクロ
ストーク（配線信号が隣の配線にのってしまう現象）の
問題が起こってくる。その防止対策としては、配線間絶
縁膜に低誘電率の絶縁膜を使用すると効果があり、種々
な低誘電率材料のデバイスへの試行が報告されている。
でおり、特に論理回路においての多層配線では、その傾
向が顕著に見うけられる。多層配線のメタル配線間隔
が、微細になってくると、メタル配線間に発生するクロ
ストーク（配線信号が隣の配線にのってしまう現象）の
問題が起こってくる。その防止対策としては、配線間絶
縁膜に低誘電率の絶縁膜を使用すると効果があり、種々
な低誘電率材料のデバイスへの試行が報告されている。
【０００３】その中で、無機膜で低誘電率化が可能なＨ
ＳＱ（ハイドロジェンシルセスキオキサン）ポリマーが
注目されている。
ＳＱ（ハイドロジェンシルセスキオキサン）ポリマーが
注目されている。
【０００４】この材料は通常、塗布により形成される。
ＨＳＱを含有する溶液をたとえば、スピンコーティング
で塗布し、その後窒素雰囲気中でホットプレートなどに
より２５０〜３５０℃の高温でベークすると流動性を示
し、平坦性が向上する。それをさらに窒素雰囲気中で炉
などにより４００℃で３０分から１時間のキュアを実施
することで絶縁膜として使用する。
ＨＳＱを含有する溶液をたとえば、スピンコーティング
で塗布し、その後窒素雰囲気中でホットプレートなどに
より２５０〜３５０℃の高温でベークすると流動性を示
し、平坦性が向上する。それをさらに窒素雰囲気中で炉
などにより４００℃で３０分から１時間のキュアを実施
することで絶縁膜として使用する。
【０００５】しかしながら、本塗布液にて形成される絶
縁膜は、Ｏ2 プラズマなどの処理により、膜中に持つＳ
ｉ−Ｈ結合が減少し、Ｓｉ−ＯＨ結合が発生することが
第４３回応用物理学会論文集６５４頁の２６ａ−Ｎ−６
（１９９６年４月、宮永、佐々木、亀岡、森山、佐々
木）に『ＨＳＱの誘電率評価』と題して示されている。
このＳｉ−ＯＨ結合は、吸湿の原因となり、結果的に多
量の水を含んだ膜となってしまう。
縁膜は、Ｏ2 プラズマなどの処理により、膜中に持つＳ
ｉ−Ｈ結合が減少し、Ｓｉ−ＯＨ結合が発生することが
第４３回応用物理学会論文集６５４頁の２６ａ−Ｎ−６
（１９９６年４月、宮永、佐々木、亀岡、森山、佐々
木）に『ＨＳＱの誘電率評価』と題して示されている。
このＳｉ−ＯＨ結合は、吸湿の原因となり、結果的に多
量の水を含んだ膜となってしまう。
【０００６】実際に多層配線を形成する工程を図３を参
照して説明する。まず第０のＰ−ＳｉＯ2 膜３０１上に
第１のメタル３０２を形成する（図３（ａ））。その上
に第１のＰ−ＳｉＯ2 膜３０３を１０００Å形成する。
その後、溶媒に溶かされたＨＳＱを塗布し、１５０℃、
２００℃、３５０℃の３段階のベークを１分間ずつ行っ
た後、４００℃のＮ2 雰囲気でのキュアを炉で行い、約
４０００ÅのＨＳＱ焼成膜３０４を形成する。その後、
第２のＰ−ＳｉＯ2 膜３０５により、１４０００Åの成
膜を実施し、化学的機械研摩（以下、ＣＭＰという）で
平坦化を行う（図３（ｂ））。
照して説明する。まず第０のＰ−ＳｉＯ2 膜３０１上に
第１のメタル３０２を形成する（図３（ａ））。その上
に第１のＰ−ＳｉＯ2 膜３０３を１０００Å形成する。
その後、溶媒に溶かされたＨＳＱを塗布し、１５０℃、
２００℃、３５０℃の３段階のベークを１分間ずつ行っ
た後、４００℃のＮ2 雰囲気でのキュアを炉で行い、約
４０００ÅのＨＳＱ焼成膜３０４を形成する。その後、
第２のＰ−ＳｉＯ2 膜３０５により、１４０００Åの成
膜を実施し、化学的機械研摩（以下、ＣＭＰという）で
平坦化を行う（図３（ｂ））。
【０００７】次に、ビアホールを形成するためのフォト
レジスト３０６をパターニングし（図３（ｃ））、ＣＦ
系ガスによりＨＳＱ焼成膜３０４とその上下層の第１、
２のＰ−ＳｉＯ2 膜３０３，３０５の開口を行う（図３
（ｄ））。さらに、レジストを剥離するためＯ2 プラズ
マアッシングを行い、ＰＲ剥離を行う。
レジスト３０６をパターニングし（図３（ｃ））、ＣＦ
系ガスによりＨＳＱ焼成膜３０４とその上下層の第１、
２のＰ−ＳｉＯ2 膜３０３，３０５の開口を行う（図３
（ｄ））。さらに、レジストを剥離するためＯ2 プラズ
マアッシングを行い、ＰＲ剥離を行う。
【０００８】このとき、図３（ｅ）に示すように、Ｏ2
プラズマにより開口部でむき出しになっているＨＳＱ焼
成膜３０４のＳｉ−Ｈ結合がＳｉ−ＯＨ結合部３０７に
変化してしまい、その次の工程のＰＲ剥離工程で吸湿し
てしまうことになる。この吸湿した状態でビアプラグ３
０８を形成すると（図３（ｆ））、ポイズンドビアが発
生し、スルーホール抵抗異常となってしまう。
プラズマにより開口部でむき出しになっているＨＳＱ焼
成膜３０４のＳｉ−Ｈ結合がＳｉ−ＯＨ結合部３０７に
変化してしまい、その次の工程のＰＲ剥離工程で吸湿し
てしまうことになる。この吸湿した状態でビアプラグ３
０８を形成すると（図３（ｆ））、ポイズンドビアが発
生し、スルーホール抵抗異常となってしまう。
【０００９】
【発明が解決しようとする課題】上述のように、従来技
術の問題点は、ＨＳＱをキュアした膜がＯ2 プラズマに
さらされた場合吸湿してしまうということである。その
理由は、ＨＳＱをキュアした膜の表面近傍のＳｉ−Ｈ結
合がＯ2 プラズマによりＳｉ−ＯＨ結合へと変質し、吸
湿サイトとなるからである。
術の問題点は、ＨＳＱをキュアした膜がＯ2 プラズマに
さらされた場合吸湿してしまうということである。その
理由は、ＨＳＱをキュアした膜の表面近傍のＳｉ−Ｈ結
合がＯ2 プラズマによりＳｉ−ＯＨ結合へと変質し、吸
湿サイトとなるからである。
【００１０】そこで、本発明の課題は、半導体集積回路
の特に高集積多層配線構造で配線間容量を低下させるた
めに低誘電率絶縁膜を使用する場合、多層配線構造の特
にスルーホール抵抗と低誘電率膜の比誘電率の安定性の
向上を図ることにある。
の特に高集積多層配線構造で配線間容量を低下させるた
めに低誘電率絶縁膜を使用する場合、多層配線構造の特
にスルーホール抵抗と低誘電率膜の比誘電率の安定性の
向上を図ることにある。
【００１１】
【００１２】
【課題を解決するための手段】 本発明による半導体装置
の製造方法は、半導体基板上に第１の金属配線を形成す
る工程と、その上部にＳＯＧを塗布、焼成する工程と、
その上に無機絶縁膜を形成する工程と、前記第１の金属
配線に至るスルーホールを形成するためレジストを塗布
露光、現像する工程と、前記無機絶縁膜及び前記ＳＯＧ
をエッチングする工程と、レジストをＯ2 アッシング及
びウェット剥離にて除去する工程と、スルーホール開口
部を水素分子のプラズマ雰囲気中にさらす工程とを含む
ことを特徴とする。
の製造方法は、半導体基板上に第１の金属配線を形成す
る工程と、その上部にＳＯＧを塗布、焼成する工程と、
その上に無機絶縁膜を形成する工程と、前記第１の金属
配線に至るスルーホールを形成するためレジストを塗布
露光、現像する工程と、前記無機絶縁膜及び前記ＳＯＧ
をエッチングする工程と、レジストをＯ2 アッシング及
びウェット剥離にて除去する工程と、スルーホール開口
部を水素分子のプラズマ雰囲気中にさらす工程とを含む
ことを特徴とする。
【００１３】前記ＳＯＧは、水素化シルセスキオキサン
及び、メチルシルセスキオキサン、有機ＳＯＧ、ポリシ
ラザンのうちの少なくとも一つであることが好ましい。
及び、メチルシルセスキオキサン、有機ＳＯＧ、ポリシ
ラザンのうちの少なくとも一つであることが好ましい。
【００１４】前記水素分子のプラズマはＰＨ3 から生成
されるかあるいは、Ｂ2 Ｈ6 、ＣＨ4 、Ｃ2 Ｈ6 のなか
の少なくとも１つのガスから生成されても良い。
されるかあるいは、Ｂ2 Ｈ6 、ＣＨ4 、Ｃ2 Ｈ6 のなか
の少なくとも１つのガスから生成されても良い。
【００１５】
【作用】ＨＳＱを焼成した後、Ｓｉ−Ｈ結合を多量にも
っているが、Ｏ2 プラズマにさらされると、その表面部
分がＳｉ−ＯＨ結合に変質してしまう。これに本発明の
手段であるＨ2 プラズマをさらすことにより、 ＳｉＯＨ＋Ｈ2 →ＳｉＨ＋Ｈ2 Ｏ という反応がすすみ、吸湿サイトであるＳｉ−ＯＨ結合
がなくなり、吸湿性の少ない膜となる。
っているが、Ｏ2 プラズマにさらされると、その表面部
分がＳｉ−ＯＨ結合に変質してしまう。これに本発明の
手段であるＨ2 プラズマをさらすことにより、 ＳｉＯＨ＋Ｈ2 →ＳｉＨ＋Ｈ2 Ｏ という反応がすすみ、吸湿サイトであるＳｉ−ＯＨ結合
がなくなり、吸湿性の少ない膜となる。
【００１６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１を参照すると、本
発明の最良の形態は、第０のＰ−ＳｉＯ2 膜１０１上の
第１のメタル１０２上に第１のＰ−ＳｉＯ2 膜１０３が
５００〜１０００Å形成されており、その上にＨＳＱ焼
成膜１０４が塗布形成されている。その上に第２のＰ−
ＳｉＯ2 膜１０５が形成され、ＣＭＰにて平坦化されて
いる。
図面を参照して詳細に説明する。図１を参照すると、本
発明の最良の形態は、第０のＰ−ＳｉＯ2 膜１０１上の
第１のメタル１０２上に第１のＰ−ＳｉＯ2 膜１０３が
５００〜１０００Å形成されており、その上にＨＳＱ焼
成膜１０４が塗布形成されている。その上に第２のＰ−
ＳｉＯ2 膜１０５が形成され、ＣＭＰにて平坦化されて
いる。
【００１７】そして、その上に第２のメタル１０８が形
成されており、第１のメタル１０２と第２のメタル１０
８を接続するＷプラグ１０７が形成されている。
成されており、第１のメタル１０２と第２のメタル１０
８を接続するＷプラグ１０７が形成されている。
【００１８】本発明の特徴は、ビアホール側面部のＨＳ
Ｑ部においては、Ｓｉ−Ｈ結合部１０６があり、Ｓｉ−
ＯＨ結合は存在しない点にある。
Ｑ部においては、Ｓｉ−Ｈ結合部１０６があり、Ｓｉ−
ＯＨ結合は存在しない点にある。
【００１９】第１、２のメタル１０２，１０８は、Ａｌ
またはＣｕで構成され、Ｃｕ、Ｓｉ、Ｐｄなどの不純物
を含有してもよい。また、ＴｉＮ、Ｔｉ、ＴｉＷなどの
バリアメタルを上下に形成してもよい。また、ビアは
Ｗ、Ａｌ、Ｃｕで構成され、前記と同様に、ＴｉＮ、Ｔ
ｉ、ＴｉＷなどのバリアメタルを上下に形成してもよ
い。
またはＣｕで構成され、Ｃｕ、Ｓｉ、Ｐｄなどの不純物
を含有してもよい。また、ＴｉＮ、Ｔｉ、ＴｉＷなどの
バリアメタルを上下に形成してもよい。また、ビアは
Ｗ、Ａｌ、Ｃｕで構成され、前記と同様に、ＴｉＮ、Ｔ
ｉ、ＴｉＷなどのバリアメタルを上下に形成してもよ
い。
【００２０】第１、２のＰ−ＳｉＯ2 膜１０３，１０５
は、ＳｉＨ4 系のＳｉＯ2 またはＴＥＯＳ系ＳｉＯ2 、
トリアルコキシラン系ＳｉＯ2 、高密度プラズマＣＶＤ
法のＳｉＯ2 のいずれでもよい。
は、ＳｉＨ4 系のＳｉＯ2 またはＴＥＯＳ系ＳｉＯ2 、
トリアルコキシラン系ＳｉＯ2 、高密度プラズマＣＶＤ
法のＳｉＯ2 のいずれでもよい。
【００２１】
【実施例】次に本発明の実施例について図２を参照して
詳細に説明する。図２において、本発明の第１の実施例
は、第０のＰ−ＳｉＯ2 膜２０１上に第１のメタル２０
２を形成した後（図２（ａ））、その上にＴＥＯＳ、Ｏ
2 によるプラズマＣＶＤ法で第１のＰ−ＳｉＯ2 膜２０
３を形成する。さらに、ＭＩＢＫ（メチルイソブチルケ
トン）を溶媒とするＨＳＱ（ハイドロジェンシルセスキ
オキサン）を約３０００ｒｐｍの回転で塗布し、１５０
℃、２００℃、３５０℃のＮ2 雰囲気でのベークを行
う。その後、縦型炉を使用してＮ2 雰囲気中で４００℃
の温度でキュアを約６０分施工して約４０００ÅのＨＳ
Ｑ焼成膜２０４を形成し、その上にＴＥＯＳ、Ｏ2 によ
りＰ−ＣＶＤ法で第２のＰ−ＳｉＯ2 膜２０５を約１４
０００Å形成し、ＣＭＰ法によりメタルの上の膜厚が８
０００Å程度になるよう研磨を行う（図２（ｂ））。な
お、ＳＯＧ（Ｓｉｌｉｃｏｎ ｏｎ Ｇｌａｓｓ）とし
ては、ハイドロジェンシルセスキオキサンに代えて、メ
チルシルセスキオキサン、有機ＳＯＧ、ポリシラザンの
中から少なくとも一つを選ぶようにしても良い。
詳細に説明する。図２において、本発明の第１の実施例
は、第０のＰ−ＳｉＯ2 膜２０１上に第１のメタル２０
２を形成した後（図２（ａ））、その上にＴＥＯＳ、Ｏ
2 によるプラズマＣＶＤ法で第１のＰ−ＳｉＯ2 膜２０
３を形成する。さらに、ＭＩＢＫ（メチルイソブチルケ
トン）を溶媒とするＨＳＱ（ハイドロジェンシルセスキ
オキサン）を約３０００ｒｐｍの回転で塗布し、１５０
℃、２００℃、３５０℃のＮ2 雰囲気でのベークを行
う。その後、縦型炉を使用してＮ2 雰囲気中で４００℃
の温度でキュアを約６０分施工して約４０００ÅのＨＳ
Ｑ焼成膜２０４を形成し、その上にＴＥＯＳ、Ｏ2 によ
りＰ−ＣＶＤ法で第２のＰ−ＳｉＯ2 膜２０５を約１４
０００Å形成し、ＣＭＰ法によりメタルの上の膜厚が８
０００Å程度になるよう研磨を行う（図２（ｂ））。な
お、ＳＯＧ（Ｓｉｌｉｃｏｎ ｏｎ Ｇｌａｓｓ）とし
ては、ハイドロジェンシルセスキオキサンに代えて、メ
チルシルセスキオキサン、有機ＳＯＧ、ポリシラザンの
中から少なくとも一つを選ぶようにしても良い。
【００２２】次に、フォトレジスト２０６を塗布し（図
２（ｃ））、露光、現像を実施する。さらに、そのフォ
トレジスト２０６をマスクにして下の第２のＰ−ＳｉＯ
2 膜２０５とＨＳＱ焼成膜２０４、そして第１のＰ−Ｓ
ｉＯ2 膜２０３をエッチング加工する（図２（ｄ））。
レジストはＯ2 プラズマ剥離及びウェット剥離で除去さ
れる。
２（ｃ））、露光、現像を実施する。さらに、そのフォ
トレジスト２０６をマスクにして下の第２のＰ−ＳｉＯ
2 膜２０５とＨＳＱ焼成膜２０４、そして第１のＰ−Ｓ
ｉＯ2 膜２０３をエッチング加工する（図２（ｄ））。
レジストはＯ2 プラズマ剥離及びウェット剥離で除去さ
れる。
【００２３】ここで、（図２（ｅ））に示すように、Ｈ
ＳＱ焼成膜２０４のエッチング加工によりスルーホール
開口部２０７は、Ｓｉ−Ｈ結合がＯ2 プラズマによりＳ
ｉ−ＯＨ結合部２０８となり、その後のウェット処理で
吸水してしまう。そして、次の工程のＨ2 プラズマ処理
を高密度プラズマ源のＥＣＲプラズマを使用したＨ2プ
ラズマ処理１０分でその部分のＳｉ−ＯＨがＳｉ−Ｈ結
合部２０９へと置き換わる。
ＳＱ焼成膜２０４のエッチング加工によりスルーホール
開口部２０７は、Ｓｉ−Ｈ結合がＯ2 プラズマによりＳ
ｉ−ＯＨ結合部２０８となり、その後のウェット処理で
吸水してしまう。そして、次の工程のＨ2 プラズマ処理
を高密度プラズマ源のＥＣＲプラズマを使用したＨ2プ
ラズマ処理１０分でその部分のＳｉ−ＯＨがＳｉ−Ｈ結
合部２０９へと置き換わる。
【００２４】次に、本発明の第２の実施例を説明する。
第１の実施例と同じように、図２のプロセスフロー
（ｅ）まで行う。第１の実施例では、水素を用いプラズ
マ処理を行っていたが、ここではＰＨ3 を用いた処理を
行った。ＰＨ3 中のＰが反応に対し触媒として働き、よ
り反応が促進されるため、水素の場合よりも効率がよく
Ｓｉ−ＯＨ結合からＳｉ−Ｈ結合への変換が実施でき
る。
第１の実施例と同じように、図２のプロセスフロー
（ｅ）まで行う。第１の実施例では、水素を用いプラズ
マ処理を行っていたが、ここではＰＨ3 を用いた処理を
行った。ＰＨ3 中のＰが反応に対し触媒として働き、よ
り反応が促進されるため、水素の場合よりも効率がよく
Ｓｉ−ＯＨ結合からＳｉ−Ｈ結合への変換が実施でき
る。
【００２５】また、プラズマ処理時のその他のガスとし
てＢ2 Ｈ6 ガス、ＣＨ4 、Ｃ2 Ｈ6の中から少なくとも
１つ選べば、第１の実施例と同様の効果が得られる。
てＢ2 Ｈ6 ガス、ＣＨ4 、Ｃ2 Ｈ6の中から少なくとも
１つ選べば、第１の実施例と同様の効果が得られる。
【００２６】
【発明の効果】本発明によれば、スルーホール部のＨＳ
Ｑ焼成膜むき出し部分が、吸湿していないためスルーホ
ール抵抗不良、ポイズンドビアが発生しないという効果
が得られる。その理由は、スルーホール部のＨＳＱ焼成
膜むき出し部分がＳｉ−ＯＨ結合をＨ2 プラズマ処理に
よりＳｉ−Ｈ結合に変化させることにより吸湿しないか
らである。
Ｑ焼成膜むき出し部分が、吸湿していないためスルーホ
ール抵抗不良、ポイズンドビアが発生しないという効果
が得られる。その理由は、スルーホール部のＨＳＱ焼成
膜むき出し部分がＳｉ−ＯＨ結合をＨ2 プラズマ処理に
よりＳｉ−Ｈ結合に変化させることにより吸湿しないか
らである。
【図１】本発明による半導体装置の実施の形態を示す断
面図である。
面図である。
【図２】本発明による好ましい実施例の製造工程のプロ
セスフローを示した断面図である。
セスフローを示した断面図である。
【図３】従来の半導体装置のプロセスフローを示した断
面図である。
面図である。
１０１、２０１、３０１ 第０のＰ−ＳｉＯ2 膜 １０２、２０２、３０２ 第１のメタル １０３、２０３、３０３ 第１のＰ−ＳｉＯ2 膜 １０４、２０４、３０４ ＨＳＱ焼成膜 １０５、２０５、３０５ 第２のＰ−ＳｉＯ2 膜 １０６、２０９ Ｓｉ−Ｈ結合部 １０７ Ｗプラグ １０８ 第２のメタル ２０６、３０６ フォトレジスト ２０７ スルーホール開口 ２０８、３０７ Ｓｉ−ＯＨ結合部 ３０８ ビアプラグ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/90 Ａ Ｊ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/312 H01L 21/316 H01L 21/3205 H01L 21/768
Claims (4)
- 【請求項１】 半導体基板上に第１の金属配線を形成す
る工程と、 その上部にＳＯＧを塗布、焼成する工程と、 その上に無機絶縁膜を形成する工程と、 前記第１の金属配線に至るスルーホールを形成するため
レジストを塗布露光、現像する工程と、 前記無機絶縁膜及び前記ＳＯＧをエッチングする工程
と、 レジストをＯ2 アッシング及びウェット剥離にて除去す
る工程と、 スルーホール開口部を水素分子のプラズマ雰囲気中にさ
らす工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記ＳＯＧが水素化シルセスキオキサン
及び、メチルシルセスキオキサン、有機ＳＯＧ、ポリシ
ラザンのうちの少なくとも一つであることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記水素分子のプラズマがＰＨ3 から生
成されることを特徴とする請求項１あるいは２記載の半
導体装置の製造方法。 - 【請求項４】 前記水素分子のプラズマがＢ2 Ｈ6 、Ｃ
Ｈ4 、Ｃ2 Ｈ6 のなかの少なくとも１つのガスから生成
されることを特徴とする請求項１あるいは２記載の半導
体装置の製造方法。
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| WO2002001627A1 (fr) * | 2000-06-26 | 2002-01-03 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
| EP1226604B1 (en) * | 2000-06-30 | 2007-02-28 | Tokyo Electron Limited | Fabrication process of a semiconductor device |
| US6479405B2 (en) * | 2000-10-12 | 2002-11-12 | Samsung Electronics Co., Ltd. | Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method |
| US6784095B1 (en) * | 2001-02-14 | 2004-08-31 | Advanced Micro Devices, Inc. | Phosphine treatment of low dielectric constant materials in semiconductor device manufacturing |
| SG102047A1 (en) * | 2002-05-02 | 2004-02-27 | Dso Nat Lab | Ladder-like silicone polymers |
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