JP4675534B2 - デュアル・ダマシン処理中に下層の配線層を保護する方法 - Google Patents
デュアル・ダマシン処理中に下層の配線層を保護する方法 Download PDFInfo
- Publication number
- JP4675534B2 JP4675534B2 JP2001506606A JP2001506606A JP4675534B2 JP 4675534 B2 JP4675534 B2 JP 4675534B2 JP 2001506606 A JP2001506606 A JP 2001506606A JP 2001506606 A JP2001506606 A JP 2001506606A JP 4675534 B2 JP4675534 B2 JP 4675534B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- dielectric
- mask
- trench
- photoresist material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
（関連出願の相互参照）
本出願は、１９９８年９月３０日に出願人Ｐｅｔｅｒ Ｋ．Ｍｏｏｎ、Ｍａｋａｒｅｍ Ａ．Ｈｕｓｓｅｉｎ、Ａｌａｎ Ｍｙｅｒｓ、Ｃｈａｒｌｅｓ Ｒｅｃｃｈｉａ、Ｓａｍ Ｓｉｖａｋｕｍａｒ、およびＡｎｇｅｌｏ Ｋａｎｄａｓによって出願された「Ａ Ｐａｔｔｅｒｎ−Ｓｅｎｓｉｔｉｖｅ Ｄｅｐｏｓｉｔｉｏｎ ｆｏｒ Ｄａｍａｓｃｅｎｅ Ｐｒｏｃｅｓｓｉｎｇ」というタイトルの同時係属出願番号０９／１６４，５０８の一部係属出願である。
【０００２】
（発明の分野）
本発明は、集積回路処理に関し、より詳細には、集積回路上の相互接続のパターニングに関する。
【０００３】
（発明の背景）
現代の集積回路は、チップ上の個々のデバイスを接続するため、または信号をチップ外へ送信またはチップ外から受信するために導電性の相互接続を使用している。一般に普及しているタイプの相互接続はアルミニウム合金の相互接続および銅の相互接続を含む。
【０００４】
アルミニウムおよび銅の相互接続の１つの有意差は金属の酸化速度である。純粋なアルミニウムは酸素の存在下で酸化されて酸化アルミニウムになる。しかしながら、アルミニウムは酸化アルミニウムではかなり酸素の拡散係数が低くなり、それによって酸化アルミニウムが形成されるやいなや酸化アルミニウム層の下にある純金属（Ａｌ）は酸素と反応しなくなる。アルミニウムと酸素との間の反応は自己制御型酸化反応として説明される。
【０００５】
一方、銅の酸化は自己制御型ではない。酸素の存在下で、純粋な銅は実質的にすべての銅が酸化されて酸化銅になるまで酸化を続ける。したがって、いったん銅の相互接続が形成されてパターニングされると、露出相互接続材料を空気または湿気から保護するために、代表的には窒化シリコン（Ｓｉ3Ｎ4）のパッシベーション層を追加するさらなるステップが使用される。
【０００６】
相互接続、とりわけ銅の相互接続を形成するために使用される１つの方法はダマシン法である。ダマシン法では、誘電体中にトレンチが切り込まれて銅で満たされ、相互接続を形成する。このトレンチの下の誘電体中にその中にある導電性材料でビアが設けられ、この相互接続を下層の集積回路デバイスまたは下層の相互接続に結合することもある。
【０００７】
代表的にはフォトレジストがこの誘電体を覆って使用され、誘電体中で相互接続のためのビアまたはトレンチまたは両方をパターニングする。パターニングの後、フォトレジストが除去される。このフォトレジストは、代表的には、酸素プラズマで除去される（酸素アッシング法）。酸素アッシングステップで使用される酸素は下層にある銅の相互接続と反応して相互接続を酸化する可能性がある。したがって、ダマシン・プロセスは代表的には薄いハード・マスクまたはＳｉ3Ｎ4のバリヤ層を直接的に銅の相互接続の上に使用し、引き続く段階の相互接続形成時の酸素アッシングのときに銅を酸化から保護する。概して、Ｓｉ3Ｎ4ハード・マスク層は非常に薄い、例えば誘電体層の厚さのおよそ１０％である。したがって例えば、エッチングの方式で酸化物を通ってビアが刻まれるとき、従来技術の工程では下層のＳｉ3Ｎ4でエッチングを停止させることを必要とする。その後、このビアの上の誘電体中でトレンチが形成されるとき、従来技術の工程はエッチングがビア内により露出されたＳｉ3Ｎ4を除去しないことを必要とする。ビアとトレンチをエッチングしてＳｉ3Ｎ4を保存できるためには薄いＳｉ3Ｎ4層がエッチング除去されないように、エッチング剤に非常に選択性が要求される。
【０００８】
必要とされるのは、エッチング選択性に非現実的な期待を必要としない、特にダマシン法に有用な工程である。
【０００９】
（発明の概要）
相互接続を形成する方法を開示する。本方法の一態様では、概して光反応に感受性のない性質を含む犠牲となる材料が、誘電体を通るビア内で導電性材料を覆うマスク材料中に形成される。このビアを覆う誘電性材料中にトレンチが形成され、この犠牲材料がビアから除去される。
【００１０】
（発明の詳細な説明）
本発明は、一態様では相互接続の形成方法に関する。本発明は、一実態形態では、後続の、すなわちより上のレベルの相互接続を形成する間に下層の相互接続を保護することに有用である。本発明はまた、誘電性材料と、ダマシン法の一部として使用可能な銅の相互接続のような下層に組み込まれた相互接続を保護するための下層ハード・マスクとの間の非現実的なエッチング特性の負担を軽減する。本発明はハード・マスクの上のビア内に第２のマスク材料または犠牲材料を組み込むことによってこの心配事を軽減する。この方式で、例えば誘電体中にビアまたはトレンチをパターニングするのに使用されるフォトレジスト材料は、下層にある銅の相互接続を酸化する心配なしに除去可能となる。
【００１１】
図１〜１１は下層にある銅の相互接続の上に相互接続を形成するためのデュアル・ダマシン法を描いている。代表的な集積回路は、例えば、４または５層の相互接続層または相互接続線を有し、それぞれが誘電性材料によって１つずつ絶縁されている。図１〜１１は、例えば、第１の相互接続層または相互接続線の上にあってこれに電気的に接続される第２の相互接続層または相互接続線の形成を描いている。本発明の方法がそれぞれの相互接続層または相互接続線に使用可能であることは分かるはずである。
【００１２】
図１は、誘電性材料１００中に形成された第１の銅の相互接続線１１０を有する集積回路基板またはウェハの一部の側面断面図を描いている。例えば、銅の相互接続１１０は、下層にある半導体基板の中または上に形成されたデバイスまたはデバイス群に結合される。誘電性材料、例えばＳｉＯ2はテトラエチルオルトシリケート（ＴＥＯＳ）またはプラズマ増速化学蒸着（ＰＥＣＶＤ）供給源によって形成される。この実施形態では、誘電体層１００および銅の相互接続１１０はプレーナ化される。
【００１３】
プレーナ化された誘電体層１００／銅の相互接続ライン１１０に重層されるのは第１のマスク層１２０である。一態様では、第１のマスク層１２０は銅の相互接続ライン１１０の酸化を防止するためのマスクまたはバリヤとして働く。一実施形態では、第１のマスク層１２０は窒化シリコン（Ｓｉ3Ｎ4）またはシリコン窒化酸化膜（ＳｉXＮYＯZ)の層である。有機ポリマーを含むその他の誘電性材料が第１のマスク層１２０に適合可能であることは理解されるはずである。
【００１４】
第１のマスク層１２０がＳｉ3Ｎ4またはＳｉXＮYＯZ である実施形態では、引き続くエッチング・ステップの間に銅の相互接続ライン１１０をマスクするために、材料は、例えば化学蒸着（ＣＶＤ）によって約１００ｎｍの適切な厚さに堆積される。概してＳｉ3Ｎ4およびＳｉXＮYＯZ は、誘電定数を含めて、相互接続ラインと集積回路との間のキャパシタンスを増加させるような化学的性質を有する。したがって、銅の相互接続ライン１１０は保護するが相互接続ライン間のキャパシタンスを許容できないほどには増加させないように、例えば１００ｎｍ以下といった薄さに一般的に堆積される。この説明の残りの部分については、Ｓｉ3Ｎ4材料の第１のマスク層１２０の実施形態を説明する。
【００１５】
第１のマスク層１２０に重層されるのは誘電体層１３０である。誘電体層１３０は、例えば、ＴＥＯＳまたはＰＥＣＶＤで厚さ約１０００ｎｍに堆積されるＳｉＯ2 である。誘電体層１３０の厚さは、部分的には、デバイスのサイズ特性および規模の配慮に依存して変わる。いったん誘電体層１３０が堆積および形成されると、この材料は、例えば化学的機械的研磨によりプレーナ化される。
【００１６】
次に、図２に示したように、ビア・パターンまたは第２のマスク層１４０が誘電体層１３０の上にパターニングされる。第２のマスク層は、例えば、フォトレジストのような光映像化可能な材料である。例えば、ポジ形フォトレジストがほぼウェハ全面にわたって誘電体層１３０の表面にスピン被覆される。その後、フォトレジストの一部を光源に露光させるためにマスクまたはレチクルが使用される。このケースでは、レチクルまたはマスクはビアまたは開口１４５の領域を誘電体層１３０上で位置決めする。第２のマスク層１４０のフォトレジストが露光された後、露光された材料は、例えば現像装置のような通常の方式で除去され、残ったフォトレジストを硬化させるために基板が加熱処理される。この工程は誘電体層１３０の上で開口１４５を有するフォトレジストの第２のマスク層１４０を残す。
【００１７】
図３に示したように、いったん第２のマスク層１４０がパターニングされると、エッチング剤が使用されて誘電体層１３０を通るビア１５０が開口される。エッチング剤は、下層にある第１のマスク層１２０に反応しない、またはそれを破壊させないように選択される。例えばＳｉＯ2 の誘電体層１３０がＳｉ3Ｎ4の第１のマスク層１２０上に重層されるケースでは、実質的にＳｉ3Ｎ4をエッチングしないでＳｉＯ2 を選択的にエッチングする適切なエッチング剤は、例えば、Ｃ4Ｆ8エッチング化学剤である。ビア・エッチングの１つの目的は誘電体層１３０を通るビアをエッチングしてＳｉ3Ｎ4の第１のマスク層１２０を透過する前にエッチングを停止することである。第１のマスク層１２０中のある程度のＳｉ3Ｎ4材料がビア・エッチングの間にエッチング除去されるが、しかしながら銅の相互接続ライン１１０を被覆して保護するのに充分な量のＳｉ3Ｎ4材料が残るようにエッチングがモニタされるべきであることは理解されるはずである。
【００１８】
いったんビア１５０が誘電体層１３０を通って開口されると、ビア・パターンまたは第２のマスク層１４０は誘電体層１３０の表面から除去される。ビア・パターンまたは第２のマスク層１４０がフォトレジストである実施形態では、この材料は従来の酸素プラズマで除去可能である（例えば、酸素アッシング法）。この点では、当該技術において知られている湿式の清浄化ステップも残留粒子を除去するために使用可能である。
【００１９】
次に、図５に示したように、犠牲材料１６０が誘電体層１３０上からビア１５０内に導入される。一実施形態では、犠牲材料１６０は微細なビア（例えば、ビアは０．２５ミクロン未満の径を有する）を均一に詰めることのできる材料である。この実施形態では、犠牲材料１６０は、光反応のような現像ステップに対して概して感受性が無いかまたは概して非感受性にされ得る。言い換えると、ビア１５０に導入されたあとは、犠牲材料１６０の有意な部分がその化学的性質が変わってはならない。１つの例は、特に紫外線（ＵＶ）範囲の波長を有する光の露光の元でのフォトレジスト現像中に不溶性である材料である。
【００２０】
犠牲材料１６０として適切な１つの材料は熱処理したポジ形フォトレジストである。図５は、従来のポジ形フォトレジストのようなフォトレジストが誘電体層１３０の表面上でスピン被覆されてビア１５０を詰める一例を示す。ポジ形フォトレジストは、図２に関連して上述したように、概して露光に対して感受性である。フォトレジスト材料を被覆した後、フォトレジスト材料をキュアするために基板が加熱される。この熱処理は、例えば１５０〜２００℃の程度で行われる。フォトレジストのキュアに加えて、この実施形態では熱処理は第２の機能を果たし、フォトレジスト材料を露光、例えばＵＶ光露光下では光反応に対して非感受性にする。
【００２１】
熱処理したフォトレジストに対する別の選択肢として、犠牲材料１６０のための他の適切な材料中には色素入りフォトレジストや光反応性化合物を含まないフォトレジスト材料、すなわちフォトレジスト樹脂が含まれる。適切な色素入りフォトレジストの１つは光吸収特性をもつ色素材料である。ＵＶ光を含めた露光により、色素入りフォトレジスト材料の中の色素が、ビア１５０内にある犠牲材料１６０の（誘電体層１００／銅の相互接続ライン１１０に関して）上部近傍領域または上層部で大部分の光を吸収し、大部分の色素入りフォトレジストの光反応による物理性質の変化を阻止し、それによって露光ステップ後にビア１５０内のフォトレジスト材料中に栓をするであろう。色素入りフォトレジストの１つのタイプは日本のＴｏｋｙｏ Ｏｈｋａ Ｋｏｇｙｏから市販品入手可能である。この材料は誘電体層１３０の表面上でスピン被覆して従来の熱処理によりキュアすることができる。Ｔｏｋｙｏ Ｏｈｋａ Ｋｏｇｙｏから市販品入手可能なＤＰ−Ｒｅｓｉｎのようなフォトレジスト樹脂（すなわち光反応性化合物を含まないもの）についても同様の工程を使用することができる。光反応性化合物が存在しないので、ＵＶ光を含めた露光に続けても、ビア１５０内のエッチング抵抗性プラグ材料としてのこの材料化合物の物理的性質は変化しないであろう。
【００２２】
図６は誘電体層１３０の表面から犠牲材料１６０を制御して除去する処理ステップ後の基板を示している。犠牲材料１６０がフォトレジストであるこの実施形態では、誘電体層１３０の表面からのフォトレジスト材料の制御した除去は当該技術で知られているように酸素プラズマ（例えば、酸素アッシング法）を使用して実施可能である。除去ステップの終点は誘電体層１３０の表面である。これに続いて、何らかの残留粒子を除去するために当該技術で知られているように場合によってはさらなる湿式の清浄化ステップが行なわれることがある。
【００２３】
一実施形態では、犠牲材料１６０は、例えば、後続の相互接続ラインのためのトレンチをパターニングするために引き続いてエッチングをする間に第１のマスク層１２０を保護する目的のために働く。したがって、犠牲材料１６０はビア１５０を完全に詰める必要はない。その上さらに、犠牲材料１６０は引き続いてビア１５０の周囲で誘電体層１３０にトレンチをエッチングするような後続のエッチングを妨害してはならない。したがって、ある一定の状況では、ビア１５０内にある犠牲材料１６０の一部を除去することが望ましい。
【００２４】
犠牲材料１６０がフォトレジストである実施形態では、ビア１５０にあるフォトレジスト材料の一部が、誘電体層１３０の表面である終点に到達した後の連続した酸素プラズマ（すなわち酸素アッシング法）でエッチングされることがあり得る。図６は、犠牲材料１６０の一部がビア１５０から除去される、本発明の方法の具現ステップを示している。また別の実施形態では、犠牲材料１６０がビア１５０を完全に詰めるようにパターニングされないこともまた理解すべきである。そのような実施形態では、犠牲材料１６０の一部は、例えば超過のアッシングステップで除去される必要はない。
【００２５】
図１２は、誘電体層１３０の表面からビアの中へと続く深さ１３００ナノメートルの制御された高さを図式的に表わすものである。誘電体層１３０の表面に対する犠牲材料１６０の高さは終点を超過した（すなわち誘電体層１３０の表面を超える）アッシング時間の秒数に対比される。この実施形態では、フォトレジストがフォトレジスト材料１６０として使用され、基板がフォトレジスト除去装置内で低温条件（約２００℃）で混合される酸素／窒素プラズマに曝される。アッシング工程では低温にするとＰＲ除去工程の制御が容易になる。こうして、本発明の一実施形態によると、犠牲材料１６０は、超過のアッシングに基づいて、制御された高さ（例えば第１のマスク層１２０より上の所定の高さ）でビア１５０内に形成される。この方式で、ビア内での犠牲材料１６０の高さのウェハ内およびウェハ間のバラツキは、例えばより長い現像工程を使用して得られる性能と比べて有意に低減可能となる。
【００２６】
犠牲材料１６０がビア１５０内で所望の通りに形成されたあと、パターン・マスクまたは第３のマスク層１７０が誘電体層１３０の上にパターニングされて酸化物１３０中でトレンチのパターンが形成される。図７は、領域１７５をトレンチのパターニングのために露出させて残すような方式で誘電体層１３０上にパターン・マスクまたは第３のマスク層１７０がパターニングされている様子を示している。適切なパターンまたは第３のマスク層１７０は、例えば第２のマスク層１４０に関して上述したように形成されるフォトレジストである。
【００２７】
第３のマスク層１７０がポジ形フォトレジストであるこの実施形態では、フォトレジストは誘電体層１３０の上に被覆される。その後、フォトレジストの一部を光源に露光するためにマスクまたはレチクルが使用される。露光された部分はビア１５０の上でトレンチを位置決めする。露光部分には犠牲材料１６０の上の領域が含まれる。犠牲材料１６０は概して光反応に非感受性であるので、犠牲材料１６０は、例えばＵＶ光源への露光によって影響されない。犠牲材料１６０は、何ら光活性化合物を含まないか、または光反応への感受性を不活性化するために、例えば熱によって処理されたかのいずれかで非感受性になっている。別の選択肢では、光吸収性の色素を含むフォトレジスト（例えば色素入りフォトレジスト）が犠牲材料１６０として使用可能である。この実施形態では、誘電体層１３０に引き続きトレンチのためのエッチング・パターンを形成するために露光すると、光吸収性色素が犠牲材料１６０に当たるすべてのＵＶ光を吸収する。したがって、誘電体層１３０の上でフォトレジスト・マスクをパターニングするトレンチ・パターニング・ステップは犠牲材料１６０に有意の影響を及ぼさないであろう。
【００２８】
いったん第３のマスク層１７０が形成されると、トレンチ１８０が誘電体層１３０中に形成される。トレンチ１８０は導電性相互接続に適切な深さにパターニングされる。一実施形態では、例えば、トレンチ１８０はおよそ５００ｎｍの深さを有する。やはり、トレンチ１８０の正確な寸法は形成すべき集積回路の規模に依存して変わる。誘電体層１３０がＳｉＯ2であるケースでは、トレンチ１８０を形成するのに適したエッチング剤は、例えばＣ4Ｆ8／Ｏ2／Ａｒエッチング化学剤である。
【００２９】
ビア１５０内に犠牲材料１６０を組み入れることにより、上述したトレンチ・エッチングの間に下層にある第１のマスク層１２０は保護される。下層にある（例えばＳｉ3Ｎ4層のような）第１のマスク層１２０が除去されることに関しては、誘電体層１３０と第１のマスク層１２０との間の選択性を心配せずに適切なエッチング剤をトレンチ・エッチングのために選ぶことができる。したがって、その他のパラメータ、例えばエッチング速度、エッチングの垂直性などに基づいて、適切なエッチング剤を選択できる。
【００３０】
図９は第３のマスク層１７０の除去という引き続く処理ステップの後の基板を示している。図９はまた、犠牲材料１６０を除去して下層の第１のマスク層１２０を露出するステップの後の基板を示している。
【００３１】
ビア１５０内に犠牲材料１６０を組み入れることにより、トレンチ・エッチングの間に下層の第１のマスク層１２０が除去されるという従来技術の心配は軽減される。したがって、一実施形態では、トレンチ・エッチングの間にエッチング速度を低くするように犠牲材料１６０が選択される。一実施形態では、犠牲材料１６０および第３のマスク層１７０はそれぞれフォトレジストであって、したがって犠牲材料１６０および第３のマスク層１７０を同時に除去することが可能となる。この方式で、第３のマスク層１７０もまたフォトレジストである場合は、第３のマスク層１７０および犠牲材料１６０の両方が、例えば酸素アッシング法によって除去可能である。第１のマスク層１２０はビア１５０内の銅の相互接続線の上層にあるので、銅の相互接続線１１０は酸素アッシングステップの間に酸素が存在しても酸化から保護される。
【００３２】
いったん犠牲材料１６０がビア１５０から除去されると、露出した第１のマスク層１２０のＳｉ3Ｎ4材料を除去するために次のエッチングを行うことが可能となる。露出した第１のマスク層１２０をビア１５０内で除去すると、図１０に示したように下層にある銅の相互接続１１０が露出する。Ｓｉ3Ｎ4の第１のマスク層１２０を除去するために適切なエッチング剤は、例えばＣＦ4／Ｏ2エッチング化学剤である。
【００３３】
下層にある銅の相互接続１１０を露出させた後、図１１はトレンチ１８０およびビア１５０内に銅材料１９０を堆積させるという次の処理ステップの後の基板を示す。この堆積は通常のダマシン処理を介して先行する。いったんビア１５０およびトレンチ１８０に銅材料１９０が堆積されると、基板は次の段階の相互接続を形成するために通常のダマシン処理技術によってプレーナ化される。その後、図１〜１１と関連させて上述した処理ステップが次の相互接続層について繰り返してもよい。
【００３４】
前述の詳細説明で、本発明は特定の実施形態に関連して説明されている。しかしながら、特許請求の範囲に述べるような本発明のより広い範囲および精神から逸脱することなく、多様な改造および変形が可能であることは明らかである。したがって、本明細書および図面は限定的な意味ではなく具体的説明とされるべきである。
【図面の簡単な説明】
【図１】 本発明の実施形態による、誘電性材料によって絶縁された相互接続、その相互接続に直接的に重層されたハード・マスクおよびそのハード・マスクに重層された誘電性材料を示す集積回路基板の一部の側面断面図である。
【図２】 本発明の実施形態による、誘電性材料の上のフォトレジスト・マスクのパターニングというさらなる処理ステップの後の図１の基板を示す図である。
【図３】 本発明の実施形態による、誘電体層を通るビアを開口してハード・マスク層で停止するというさらなる処理ステップの後の図１の基板を示す図である。
【図４】 本発明の実施形態による、フォトレジスト・マスクを除去するために基板を清浄化するというさらなる処理ステップの後の図１の基板を示す図である。
【図５】 本発明の実施形態による、ビア内に犠牲材料を堆積し、この犠牲材料を光反応に対して非感受性にするステップの後の図１の基板を示す図である。
【図６】 本発明の実施形態による、基板の表面を清浄化し、ビア内に犠牲材料を残した後の図１の基板を示す図である。
【図７】 本発明の実施形態による、誘電性材料の上でマスク材料をパターニングするというさらなる処理ステップの後の図１の基板を示す図である。
【図８】 本発明の実施形態による、誘電性材料中にトレンチを開口するというさらなる処理ステップの後の図１の基板を示す図である。
【図９】 本発明の実施形態による、トレンチおよび犠牲材料のためにパターニングした材料を除去するというさらなる処理ステップの後の図１の基板を示す図である。
【図１０】 本発明の実施形態による、銅の相互接続を露出させるためにハード・マスクを通るビアを延長させるというさらなる処理ステップの後の図１の基板を示す図である。
【図１１】 本発明の実施形態による、トレンチおよびビアの開口内に銅材料を堆積し、この銅を誘電性材料でプレーナ化するというさらなる処理ステップの後の図１の基板を示す図である。
【図１２】 誘電体対アッシング時間に関する犠牲材料のグラフ表現である。
（関連出願の相互参照）
本出願は、１９９８年９月３０日に出願人Ｐｅｔｅｒ Ｋ．Ｍｏｏｎ、Ｍａｋａｒｅｍ Ａ．Ｈｕｓｓｅｉｎ、Ａｌａｎ Ｍｙｅｒｓ、Ｃｈａｒｌｅｓ Ｒｅｃｃｈｉａ、Ｓａｍ Ｓｉｖａｋｕｍａｒ、およびＡｎｇｅｌｏ Ｋａｎｄａｓによって出願された「Ａ Ｐａｔｔｅｒｎ−Ｓｅｎｓｉｔｉｖｅ Ｄｅｐｏｓｉｔｉｏｎ ｆｏｒ Ｄａｍａｓｃｅｎｅ Ｐｒｏｃｅｓｓｉｎｇ」というタイトルの同時係属出願番号０９／１６４，５０８の一部係属出願である。
【０００２】
（発明の分野）
本発明は、集積回路処理に関し、より詳細には、集積回路上の相互接続のパターニングに関する。
【０００３】
（発明の背景）
現代の集積回路は、チップ上の個々のデバイスを接続するため、または信号をチップ外へ送信またはチップ外から受信するために導電性の相互接続を使用している。一般に普及しているタイプの相互接続はアルミニウム合金の相互接続および銅の相互接続を含む。
【０００４】
アルミニウムおよび銅の相互接続の１つの有意差は金属の酸化速度である。純粋なアルミニウムは酸素の存在下で酸化されて酸化アルミニウムになる。しかしながら、アルミニウムは酸化アルミニウムではかなり酸素の拡散係数が低くなり、それによって酸化アルミニウムが形成されるやいなや酸化アルミニウム層の下にある純金属（Ａｌ）は酸素と反応しなくなる。アルミニウムと酸素との間の反応は自己制御型酸化反応として説明される。
【０００５】
一方、銅の酸化は自己制御型ではない。酸素の存在下で、純粋な銅は実質的にすべての銅が酸化されて酸化銅になるまで酸化を続ける。したがって、いったん銅の相互接続が形成されてパターニングされると、露出相互接続材料を空気または湿気から保護するために、代表的には窒化シリコン（Ｓｉ3Ｎ4）のパッシベーション層を追加するさらなるステップが使用される。
【０００６】
相互接続、とりわけ銅の相互接続を形成するために使用される１つの方法はダマシン法である。ダマシン法では、誘電体中にトレンチが切り込まれて銅で満たされ、相互接続を形成する。このトレンチの下の誘電体中にその中にある導電性材料でビアが設けられ、この相互接続を下層の集積回路デバイスまたは下層の相互接続に結合することもある。
【０００７】
代表的にはフォトレジストがこの誘電体を覆って使用され、誘電体中で相互接続のためのビアまたはトレンチまたは両方をパターニングする。パターニングの後、フォトレジストが除去される。このフォトレジストは、代表的には、酸素プラズマで除去される（酸素アッシング法）。酸素アッシングステップで使用される酸素は下層にある銅の相互接続と反応して相互接続を酸化する可能性がある。したがって、ダマシン・プロセスは代表的には薄いハード・マスクまたはＳｉ3Ｎ4のバリヤ層を直接的に銅の相互接続の上に使用し、引き続く段階の相互接続形成時の酸素アッシングのときに銅を酸化から保護する。概して、Ｓｉ3Ｎ4ハード・マスク層は非常に薄い、例えば誘電体層の厚さのおよそ１０％である。したがって例えば、エッチングの方式で酸化物を通ってビアが刻まれるとき、従来技術の工程では下層のＳｉ3Ｎ4でエッチングを停止させることを必要とする。その後、このビアの上の誘電体中でトレンチが形成されるとき、従来技術の工程はエッチングがビア内により露出されたＳｉ3Ｎ4を除去しないことを必要とする。ビアとトレンチをエッチングしてＳｉ3Ｎ4を保存できるためには薄いＳｉ3Ｎ4層がエッチング除去されないように、エッチング剤に非常に選択性が要求される。
【０００８】
必要とされるのは、エッチング選択性に非現実的な期待を必要としない、特にダマシン法に有用な工程である。
【０００９】
（発明の概要）
相互接続を形成する方法を開示する。本方法の一態様では、概して光反応に感受性のない性質を含む犠牲となる材料が、誘電体を通るビア内で導電性材料を覆うマスク材料中に形成される。このビアを覆う誘電性材料中にトレンチが形成され、この犠牲材料がビアから除去される。
【００１０】
（発明の詳細な説明）
本発明は、一態様では相互接続の形成方法に関する。本発明は、一実態形態では、後続の、すなわちより上のレベルの相互接続を形成する間に下層の相互接続を保護することに有用である。本発明はまた、誘電性材料と、ダマシン法の一部として使用可能な銅の相互接続のような下層に組み込まれた相互接続を保護するための下層ハード・マスクとの間の非現実的なエッチング特性の負担を軽減する。本発明はハード・マスクの上のビア内に第２のマスク材料または犠牲材料を組み込むことによってこの心配事を軽減する。この方式で、例えば誘電体中にビアまたはトレンチをパターニングするのに使用されるフォトレジスト材料は、下層にある銅の相互接続を酸化する心配なしに除去可能となる。
【００１１】
図１〜１１は下層にある銅の相互接続の上に相互接続を形成するためのデュアル・ダマシン法を描いている。代表的な集積回路は、例えば、４または５層の相互接続層または相互接続線を有し、それぞれが誘電性材料によって１つずつ絶縁されている。図１〜１１は、例えば、第１の相互接続層または相互接続線の上にあってこれに電気的に接続される第２の相互接続層または相互接続線の形成を描いている。本発明の方法がそれぞれの相互接続層または相互接続線に使用可能であることは分かるはずである。
【００１２】
図１は、誘電性材料１００中に形成された第１の銅の相互接続線１１０を有する集積回路基板またはウェハの一部の側面断面図を描いている。例えば、銅の相互接続１１０は、下層にある半導体基板の中または上に形成されたデバイスまたはデバイス群に結合される。誘電性材料、例えばＳｉＯ2はテトラエチルオルトシリケート（ＴＥＯＳ）またはプラズマ増速化学蒸着（ＰＥＣＶＤ）供給源によって形成される。この実施形態では、誘電体層１００および銅の相互接続１１０はプレーナ化される。
【００１３】
プレーナ化された誘電体層１００／銅の相互接続ライン１１０に重層されるのは第１のマスク層１２０である。一態様では、第１のマスク層１２０は銅の相互接続ライン１１０の酸化を防止するためのマスクまたはバリヤとして働く。一実施形態では、第１のマスク層１２０は窒化シリコン（Ｓｉ3Ｎ4）またはシリコン窒化酸化膜（ＳｉXＮYＯZ)の層である。有機ポリマーを含むその他の誘電性材料が第１のマスク層１２０に適合可能であることは理解されるはずである。
【００１４】
第１のマスク層１２０がＳｉ3Ｎ4またはＳｉXＮYＯZ である実施形態では、引き続くエッチング・ステップの間に銅の相互接続ライン１１０をマスクするために、材料は、例えば化学蒸着（ＣＶＤ）によって約１００ｎｍの適切な厚さに堆積される。概してＳｉ3Ｎ4およびＳｉXＮYＯZ は、誘電定数を含めて、相互接続ラインと集積回路との間のキャパシタンスを増加させるような化学的性質を有する。したがって、銅の相互接続ライン１１０は保護するが相互接続ライン間のキャパシタンスを許容できないほどには増加させないように、例えば１００ｎｍ以下といった薄さに一般的に堆積される。この説明の残りの部分については、Ｓｉ3Ｎ4材料の第１のマスク層１２０の実施形態を説明する。
【００１５】
第１のマスク層１２０に重層されるのは誘電体層１３０である。誘電体層１３０は、例えば、ＴＥＯＳまたはＰＥＣＶＤで厚さ約１０００ｎｍに堆積されるＳｉＯ2 である。誘電体層１３０の厚さは、部分的には、デバイスのサイズ特性および規模の配慮に依存して変わる。いったん誘電体層１３０が堆積および形成されると、この材料は、例えば化学的機械的研磨によりプレーナ化される。
【００１６】
次に、図２に示したように、ビア・パターンまたは第２のマスク層１４０が誘電体層１３０の上にパターニングされる。第２のマスク層は、例えば、フォトレジストのような光映像化可能な材料である。例えば、ポジ形フォトレジストがほぼウェハ全面にわたって誘電体層１３０の表面にスピン被覆される。その後、フォトレジストの一部を光源に露光させるためにマスクまたはレチクルが使用される。このケースでは、レチクルまたはマスクはビアまたは開口１４５の領域を誘電体層１３０上で位置決めする。第２のマスク層１４０のフォトレジストが露光された後、露光された材料は、例えば現像装置のような通常の方式で除去され、残ったフォトレジストを硬化させるために基板が加熱処理される。この工程は誘電体層１３０の上で開口１４５を有するフォトレジストの第２のマスク層１４０を残す。
【００１７】
図３に示したように、いったん第２のマスク層１４０がパターニングされると、エッチング剤が使用されて誘電体層１３０を通るビア１５０が開口される。エッチング剤は、下層にある第１のマスク層１２０に反応しない、またはそれを破壊させないように選択される。例えばＳｉＯ2 の誘電体層１３０がＳｉ3Ｎ4の第１のマスク層１２０上に重層されるケースでは、実質的にＳｉ3Ｎ4をエッチングしないでＳｉＯ2 を選択的にエッチングする適切なエッチング剤は、例えば、Ｃ4Ｆ8エッチング化学剤である。ビア・エッチングの１つの目的は誘電体層１３０を通るビアをエッチングしてＳｉ3Ｎ4の第１のマスク層１２０を透過する前にエッチングを停止することである。第１のマスク層１２０中のある程度のＳｉ3Ｎ4材料がビア・エッチングの間にエッチング除去されるが、しかしながら銅の相互接続ライン１１０を被覆して保護するのに充分な量のＳｉ3Ｎ4材料が残るようにエッチングがモニタされるべきであることは理解されるはずである。
【００１８】
いったんビア１５０が誘電体層１３０を通って開口されると、ビア・パターンまたは第２のマスク層１４０は誘電体層１３０の表面から除去される。ビア・パターンまたは第２のマスク層１４０がフォトレジストである実施形態では、この材料は従来の酸素プラズマで除去可能である（例えば、酸素アッシング法）。この点では、当該技術において知られている湿式の清浄化ステップも残留粒子を除去するために使用可能である。
【００１９】
次に、図５に示したように、犠牲材料１６０が誘電体層１３０上からビア１５０内に導入される。一実施形態では、犠牲材料１６０は微細なビア（例えば、ビアは０．２５ミクロン未満の径を有する）を均一に詰めることのできる材料である。この実施形態では、犠牲材料１６０は、光反応のような現像ステップに対して概して感受性が無いかまたは概して非感受性にされ得る。言い換えると、ビア１５０に導入されたあとは、犠牲材料１６０の有意な部分がその化学的性質が変わってはならない。１つの例は、特に紫外線（ＵＶ）範囲の波長を有する光の露光の元でのフォトレジスト現像中に不溶性である材料である。
【００２０】
犠牲材料１６０として適切な１つの材料は熱処理したポジ形フォトレジストである。図５は、従来のポジ形フォトレジストのようなフォトレジストが誘電体層１３０の表面上でスピン被覆されてビア１５０を詰める一例を示す。ポジ形フォトレジストは、図２に関連して上述したように、概して露光に対して感受性である。フォトレジスト材料を被覆した後、フォトレジスト材料をキュアするために基板が加熱される。この熱処理は、例えば１５０〜２００℃の程度で行われる。フォトレジストのキュアに加えて、この実施形態では熱処理は第２の機能を果たし、フォトレジスト材料を露光、例えばＵＶ光露光下では光反応に対して非感受性にする。
【００２１】
熱処理したフォトレジストに対する別の選択肢として、犠牲材料１６０のための他の適切な材料中には色素入りフォトレジストや光反応性化合物を含まないフォトレジスト材料、すなわちフォトレジスト樹脂が含まれる。適切な色素入りフォトレジストの１つは光吸収特性をもつ色素材料である。ＵＶ光を含めた露光により、色素入りフォトレジスト材料の中の色素が、ビア１５０内にある犠牲材料１６０の（誘電体層１００／銅の相互接続ライン１１０に関して）上部近傍領域または上層部で大部分の光を吸収し、大部分の色素入りフォトレジストの光反応による物理性質の変化を阻止し、それによって露光ステップ後にビア１５０内のフォトレジスト材料中に栓をするであろう。色素入りフォトレジストの１つのタイプは日本のＴｏｋｙｏ Ｏｈｋａ Ｋｏｇｙｏから市販品入手可能である。この材料は誘電体層１３０の表面上でスピン被覆して従来の熱処理によりキュアすることができる。Ｔｏｋｙｏ Ｏｈｋａ Ｋｏｇｙｏから市販品入手可能なＤＰ−Ｒｅｓｉｎのようなフォトレジスト樹脂（すなわち光反応性化合物を含まないもの）についても同様の工程を使用することができる。光反応性化合物が存在しないので、ＵＶ光を含めた露光に続けても、ビア１５０内のエッチング抵抗性プラグ材料としてのこの材料化合物の物理的性質は変化しないであろう。
【００２２】
図６は誘電体層１３０の表面から犠牲材料１６０を制御して除去する処理ステップ後の基板を示している。犠牲材料１６０がフォトレジストであるこの実施形態では、誘電体層１３０の表面からのフォトレジスト材料の制御した除去は当該技術で知られているように酸素プラズマ（例えば、酸素アッシング法）を使用して実施可能である。除去ステップの終点は誘電体層１３０の表面である。これに続いて、何らかの残留粒子を除去するために当該技術で知られているように場合によってはさらなる湿式の清浄化ステップが行なわれることがある。
【００２３】
一実施形態では、犠牲材料１６０は、例えば、後続の相互接続ラインのためのトレンチをパターニングするために引き続いてエッチングをする間に第１のマスク層１２０を保護する目的のために働く。したがって、犠牲材料１６０はビア１５０を完全に詰める必要はない。その上さらに、犠牲材料１６０は引き続いてビア１５０の周囲で誘電体層１３０にトレンチをエッチングするような後続のエッチングを妨害してはならない。したがって、ある一定の状況では、ビア１５０内にある犠牲材料１６０の一部を除去することが望ましい。
【００２４】
犠牲材料１６０がフォトレジストである実施形態では、ビア１５０にあるフォトレジスト材料の一部が、誘電体層１３０の表面である終点に到達した後の連続した酸素プラズマ（すなわち酸素アッシング法）でエッチングされることがあり得る。図６は、犠牲材料１６０の一部がビア１５０から除去される、本発明の方法の具現ステップを示している。また別の実施形態では、犠牲材料１６０がビア１５０を完全に詰めるようにパターニングされないこともまた理解すべきである。そのような実施形態では、犠牲材料１６０の一部は、例えば超過のアッシングステップで除去される必要はない。
【００２５】
図１２は、誘電体層１３０の表面からビアの中へと続く深さ１３００ナノメートルの制御された高さを図式的に表わすものである。誘電体層１３０の表面に対する犠牲材料１６０の高さは終点を超過した（すなわち誘電体層１３０の表面を超える）アッシング時間の秒数に対比される。この実施形態では、フォトレジストがフォトレジスト材料１６０として使用され、基板がフォトレジスト除去装置内で低温条件（約２００℃）で混合される酸素／窒素プラズマに曝される。アッシング工程では低温にするとＰＲ除去工程の制御が容易になる。こうして、本発明の一実施形態によると、犠牲材料１６０は、超過のアッシングに基づいて、制御された高さ（例えば第１のマスク層１２０より上の所定の高さ）でビア１５０内に形成される。この方式で、ビア内での犠牲材料１６０の高さのウェハ内およびウェハ間のバラツキは、例えばより長い現像工程を使用して得られる性能と比べて有意に低減可能となる。
【００２６】
犠牲材料１６０がビア１５０内で所望の通りに形成されたあと、パターン・マスクまたは第３のマスク層１７０が誘電体層１３０の上にパターニングされて酸化物１３０中でトレンチのパターンが形成される。図７は、領域１７５をトレンチのパターニングのために露出させて残すような方式で誘電体層１３０上にパターン・マスクまたは第３のマスク層１７０がパターニングされている様子を示している。適切なパターンまたは第３のマスク層１７０は、例えば第２のマスク層１４０に関して上述したように形成されるフォトレジストである。
【００２７】
第３のマスク層１７０がポジ形フォトレジストであるこの実施形態では、フォトレジストは誘電体層１３０の上に被覆される。その後、フォトレジストの一部を光源に露光するためにマスクまたはレチクルが使用される。露光された部分はビア１５０の上でトレンチを位置決めする。露光部分には犠牲材料１６０の上の領域が含まれる。犠牲材料１６０は概して光反応に非感受性であるので、犠牲材料１６０は、例えばＵＶ光源への露光によって影響されない。犠牲材料１６０は、何ら光活性化合物を含まないか、または光反応への感受性を不活性化するために、例えば熱によって処理されたかのいずれかで非感受性になっている。別の選択肢では、光吸収性の色素を含むフォトレジスト（例えば色素入りフォトレジスト）が犠牲材料１６０として使用可能である。この実施形態では、誘電体層１３０に引き続きトレンチのためのエッチング・パターンを形成するために露光すると、光吸収性色素が犠牲材料１６０に当たるすべてのＵＶ光を吸収する。したがって、誘電体層１３０の上でフォトレジスト・マスクをパターニングするトレンチ・パターニング・ステップは犠牲材料１６０に有意の影響を及ぼさないであろう。
【００２８】
いったん第３のマスク層１７０が形成されると、トレンチ１８０が誘電体層１３０中に形成される。トレンチ１８０は導電性相互接続に適切な深さにパターニングされる。一実施形態では、例えば、トレンチ１８０はおよそ５００ｎｍの深さを有する。やはり、トレンチ１８０の正確な寸法は形成すべき集積回路の規模に依存して変わる。誘電体層１３０がＳｉＯ2であるケースでは、トレンチ１８０を形成するのに適したエッチング剤は、例えばＣ4Ｆ8／Ｏ2／Ａｒエッチング化学剤である。
【００２９】
ビア１５０内に犠牲材料１６０を組み入れることにより、上述したトレンチ・エッチングの間に下層にある第１のマスク層１２０は保護される。下層にある（例えばＳｉ3Ｎ4層のような）第１のマスク層１２０が除去されることに関しては、誘電体層１３０と第１のマスク層１２０との間の選択性を心配せずに適切なエッチング剤をトレンチ・エッチングのために選ぶことができる。したがって、その他のパラメータ、例えばエッチング速度、エッチングの垂直性などに基づいて、適切なエッチング剤を選択できる。
【００３０】
図９は第３のマスク層１７０の除去という引き続く処理ステップの後の基板を示している。図９はまた、犠牲材料１６０を除去して下層の第１のマスク層１２０を露出するステップの後の基板を示している。
【００３１】
ビア１５０内に犠牲材料１６０を組み入れることにより、トレンチ・エッチングの間に下層の第１のマスク層１２０が除去されるという従来技術の心配は軽減される。したがって、一実施形態では、トレンチ・エッチングの間にエッチング速度を低くするように犠牲材料１６０が選択される。一実施形態では、犠牲材料１６０および第３のマスク層１７０はそれぞれフォトレジストであって、したがって犠牲材料１６０および第３のマスク層１７０を同時に除去することが可能となる。この方式で、第３のマスク層１７０もまたフォトレジストである場合は、第３のマスク層１７０および犠牲材料１６０の両方が、例えば酸素アッシング法によって除去可能である。第１のマスク層１２０はビア１５０内の銅の相互接続線の上層にあるので、銅の相互接続線１１０は酸素アッシングステップの間に酸素が存在しても酸化から保護される。
【００３２】
いったん犠牲材料１６０がビア１５０から除去されると、露出した第１のマスク層１２０のＳｉ3Ｎ4材料を除去するために次のエッチングを行うことが可能となる。露出した第１のマスク層１２０をビア１５０内で除去すると、図１０に示したように下層にある銅の相互接続１１０が露出する。Ｓｉ3Ｎ4の第１のマスク層１２０を除去するために適切なエッチング剤は、例えばＣＦ4／Ｏ2エッチング化学剤である。
【００３３】
下層にある銅の相互接続１１０を露出させた後、図１１はトレンチ１８０およびビア１５０内に銅材料１９０を堆積させるという次の処理ステップの後の基板を示す。この堆積は通常のダマシン処理を介して先行する。いったんビア１５０およびトレンチ１８０に銅材料１９０が堆積されると、基板は次の段階の相互接続を形成するために通常のダマシン処理技術によってプレーナ化される。その後、図１〜１１と関連させて上述した処理ステップが次の相互接続層について繰り返してもよい。
【００３４】
前述の詳細説明で、本発明は特定の実施形態に関連して説明されている。しかしながら、特許請求の範囲に述べるような本発明のより広い範囲および精神から逸脱することなく、多様な改造および変形が可能であることは明らかである。したがって、本明細書および図面は限定的な意味ではなく具体的説明とされるべきである。
【図面の簡単な説明】
【図１】 本発明の実施形態による、誘電性材料によって絶縁された相互接続、その相互接続に直接的に重層されたハード・マスクおよびそのハード・マスクに重層された誘電性材料を示す集積回路基板の一部の側面断面図である。
【図２】 本発明の実施形態による、誘電性材料の上のフォトレジスト・マスクのパターニングというさらなる処理ステップの後の図１の基板を示す図である。
【図３】 本発明の実施形態による、誘電体層を通るビアを開口してハード・マスク層で停止するというさらなる処理ステップの後の図１の基板を示す図である。
【図４】 本発明の実施形態による、フォトレジスト・マスクを除去するために基板を清浄化するというさらなる処理ステップの後の図１の基板を示す図である。
【図５】 本発明の実施形態による、ビア内に犠牲材料を堆積し、この犠牲材料を光反応に対して非感受性にするステップの後の図１の基板を示す図である。
【図６】 本発明の実施形態による、基板の表面を清浄化し、ビア内に犠牲材料を残した後の図１の基板を示す図である。
【図７】 本発明の実施形態による、誘電性材料の上でマスク材料をパターニングするというさらなる処理ステップの後の図１の基板を示す図である。
【図８】 本発明の実施形態による、誘電性材料中にトレンチを開口するというさらなる処理ステップの後の図１の基板を示す図である。
【図９】 本発明の実施形態による、トレンチおよび犠牲材料のためにパターニングした材料を除去するというさらなる処理ステップの後の図１の基板を示す図である。
【図１０】 本発明の実施形態による、銅の相互接続を露出させるためにハード・マスクを通るビアを延長させるというさらなる処理ステップの後の図１の基板を示す図である。
【図１１】 本発明の実施形態による、トレンチおよびビアの開口内に銅材料を堆積し、この銅を誘電性材料でプレーナ化するというさらなる処理ステップの後の図１の基板を示す図である。
【図１２】 誘電体対アッシング時間に関する犠牲材料のグラフ表現である。
Claims (10)
- 光感受性の犠牲材料であるフォトレジスト材料を、誘電性材料を通して導電性材料の上のマスク材料に至るビア内に導入することと、
前記フォトレジスト材料を光反応に対して非感受性にするために前記フォトレジスト材料を十分な温度に曝し、
そして、前記誘電性材料の表面から前記フォトレジスト材料を除去するが、前記ビア内には残すように、前記フォトレジスト材料を酸素、水素、酸素／水素、および水素／窒素のうちの１つのプラズマまたはガスに曝すことによって行われ、
そして、前記フォトレジスト材料の除去によって露出した前記誘電性材料の上にフォトレジストマスク材料を堆積させ、
前記フォトレジストマスク材料に、トレンチのための前記フォトレジストマスク材料の領域を露出するように、光源にあて、
そして、前記ビアを含む前記誘電性材料にトレンチを形成し、
前記トレンチ形成後に、前記ビアから光非感受性の前記フォトレジスト材料を除去することとを含む方法。 - 第１の相互接続を含む集積回路デバイスにおいて、第２の相互接続を形成する方法であって、
誘電性材料を通して前記第１の相互接続の上のマスク材料に至るビア内に犠牲材料であるフォトレジスト材料を形成することと、
前記フォトレジスト材料を光反応に対して非感受性にするために前記フォトレジスト材料を十分な温度に曝し、
そして、前記誘電性材料の表面から前記フォトレジスト材料を除去するが、前記ビア内には残すように、前記フォトレジスト材料を酸素、水素、酸素／水素、および水素／窒素のうちの１つのプラズマまたはガスに曝すことによって行われ、
そして、前記フォトレジスト材料の除去によって露出した前記誘電性材料の上にフォトレジストマスク材料を堆積させ、
前記フォトレジストマスク材料に、トレンチのための前記フォトレジストマスク材料の領域を露出するように、光源にあて、
そして、前記ビアを含む前記誘電性材料にトレンチを形成し、
前記トレンチ形成後に、前記ビアから光非感受性の前記フォトレジスト材料を除去すること
前記マスク材料を通って前記ビアを延長させることと、
前記ビア内に導電性材料を堆積させることとを含む方法。 - 基板の相互接続の上にあるマスク材料を露出させるために誘電性材料を通るビアを形成することと、
フォトレジスト材料を前記誘電性材料と前記ビア内に被覆することによりフォトレジスト層を形成し
前記フォトレジスト材料を光反応に対して非感受性にするために前記フォトレジスト材料を十分な温度に曝し、
そして、前記誘電性材料の表面から前記フォトレジスト材料を除去するが、前記ビア内には残すように、前記フォトレジスト材料を酸素、水素、酸素／水素、および水素／窒素のうちの１つのプラズマまたはガスに曝すことによって行われ、
そして、前記フォトレジスト材料の除去によって露出した前記誘電性材料の上にフォトレジストマスク材料を堆積させ、
前記フォトレジストマスク材料に、トレンチのための前記フォトレジストマスク材料の領域を露出するように、光源にあて、
そして、前記ビアを含む前記誘電性材料にトレンチを形成し
前記トレンチ形成後に、前記ビアから光非感受性の前記フォトレジスト材料を除去することと、
前記マスク材料を通って前記ビアを延長させることと、
前記ビア内および前記トレンチ内に導電性材料を堆積させることとを含むダマシン法。 - 誘電性材料を通して導電性材料の上のマスク材料に至るパターン形成したビア内にフォトレジスト材料の層を被覆すること、
前記フォトレジスト材料の層を光反応に対して非感受性にするために前記フォトレジスト材料をベーキングによって十分な温度に曝し、
そして、前記誘電性材料の表面から前記フォトレジスト材料を除去するが、前記ビア内には残すように、前記フォトレジスト材料を酸素、水素、酸素／水素、および水素／窒素のうちの１つのプラズマまたはガスに曝すことによって行われ、
そして、前記フォトレジスト材料の除去によって露出した前記誘電性材料の上にフォトレジストマスク材料を堆積させ、
前記フォトレジストマスク材料に、トレンチのための前記フォトレジストマスク材料の領域を露出するように、光源にあて、
そして、前記ビアを含む前記誘電性材料にトレンチを形成する方法。 - 前記十分な温度は、前記フォトレジスト材料をより硬くする温度である前記請求項１から４のいずれか一項に記載の方法。
- 前記誘電性材料の表面から前記フォトレジスト材料を除去し、前記フォトレジスト材料を前記ビア内に残すステップは、前記マスク材料の上面の前記ビア内の前記フォトレジスト材料を予め決められた高さになるように前記ビア内から前記フォトレジスト材料の一部を除去する前記請求項１から５のいずれか一項に記載の方法。
- 前記フォトレジスト材料の一部を除去することは、前記誘電性材料の表面から前記フォトレジスト材料を除去するのに十分な予め決められた時間のエッチングをすることからなる前記請求項６に記載の方法。
- 前記導電性材料は相互接続線からなる前記請求項２又は３の一項に記載の方法。
- 前記誘電性材料の表面から前記フォトレジスト材料を除去し、前記フォトレジスト材料を前記ビア内に残すステップは、酸素プラズマ使用し、除去の終点は前記誘電性材料の表面であるように制御された除去が行われる前記請求項１から５のいずれか一項に記載の方法。
- 前記トレンチを形成した後の前記誘電性材料表面上の前記フォトレジストマスク材料の除去は前記ビア内の前記フォトレジスト材料の除去と同時におこなう前記請求項１から５のいずれか一項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/345,586 | 1999-06-30 | ||
| US09/345,586 US6406995B1 (en) | 1998-09-30 | 1999-06-30 | Pattern-sensitive deposition for damascene processing |
| PCT/US2000/040108 WO2001001480A1 (en) | 1999-06-30 | 2000-06-05 | Method of protecting an underlying wiring layer during dual damascene processing |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003528442A JP2003528442A (ja) | 2003-09-24 |
| JP2003528442A5 JP2003528442A5 (ja) | 2007-07-26 |
| JP4675534B2 true JP4675534B2 (ja) | 2011-04-27 |
Family
ID=23355627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001506606A Expired - Fee Related JP4675534B2 (ja) | 1999-06-30 | 2000-06-05 | デュアル・ダマシン処理中に下層の配線層を保護する方法 |
Country Status (8)
| Country | Link |
|---|---|
| EP (1) | EP1192656A1 (ja) |
| JP (1) | JP4675534B2 (ja) |
| KR (1) | KR100452418B1 (ja) |
| AU (1) | AU5790800A (ja) |
| HK (1) | HK1042380A1 (ja) |
| IL (2) | IL147301A0 (ja) |
| TW (1) | TW531789B (ja) |
| WO (1) | WO2001001480A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474605B1 (ko) * | 2000-06-30 | 2005-03-10 | 인터내셔널 비지네스 머신즈 코포레이션 | 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스 |
| US6576550B1 (en) | 2000-06-30 | 2003-06-10 | Infineon, Ag | ‘Via first’ dual damascene process for copper metallization |
| KR100393974B1 (ko) * | 2001-01-12 | 2003-08-06 | 주식회사 하이닉스반도체 | 듀얼 다마신 형성 방법 |
| KR100419901B1 (ko) * | 2001-06-05 | 2004-03-04 | 삼성전자주식회사 | 듀얼 다마신 배선을 가지는 반도체 소자의 제조방법 |
| JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
| KR100545220B1 (ko) | 2003-12-31 | 2006-01-24 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
| JP5096669B2 (ja) | 2005-07-06 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| KR100691105B1 (ko) * | 2005-09-28 | 2007-03-09 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 |
| JP2009016596A (ja) * | 2007-07-05 | 2009-01-22 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| JP4891296B2 (ja) * | 2008-07-03 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP5641681B2 (ja) * | 2008-08-08 | 2014-12-17 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置の製造方法 |
| US10170354B2 (en) * | 2015-04-12 | 2019-01-01 | Tokyo Electron Limited | Subtractive methods for creating dielectric isolation structures within open features |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335634A (ja) * | 1995-06-08 | 1996-12-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10223755A (ja) * | 1997-02-03 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH11162982A (ja) * | 1997-11-27 | 1999-06-18 | Nec Corp | 半導体装置の製造方法 |
| JP2000150644A (ja) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
| JP2000188329A (ja) * | 1998-12-21 | 2000-07-04 | Fujitsu Ltd | 半導体装置の製造方法および多層配線構造の形成方法 |
| JP2000195955A (ja) * | 1998-10-21 | 2000-07-14 | Tokyo Ohka Kogyo Co Ltd | 埋込材およびこの埋込材を用いた配線形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59308407D1 (de) * | 1993-01-19 | 1998-05-20 | Siemens Ag | Verfahren zur Herstellung einer Kontakte und diese verbindende Leiterbahnen umfassenden Metallisierungsebene |
| US5705430A (en) * | 1995-06-07 | 1998-01-06 | Advanced Micro Devices, Inc. | Dual damascene with a sacrificial via fill |
| US5702982A (en) * | 1996-03-28 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits |
| US6057239A (en) * | 1997-12-17 | 2000-05-02 | Advanced Micro Devices, Inc. | Dual damascene process using sacrificial spin-on materials |
| US6387819B1 (en) * | 1998-04-29 | 2002-05-14 | Applied Materials, Inc. | Method for etching low K dielectric layers |
| US6245662B1 (en) * | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
-
2000
- 2000-06-05 KR KR10-2001-7016608A patent/KR100452418B1/ko not_active IP Right Cessation
- 2000-06-05 AU AU57908/00A patent/AU5790800A/en not_active Abandoned
- 2000-06-05 IL IL14730100A patent/IL147301A0/xx active IP Right Grant
- 2000-06-05 EP EP00943434A patent/EP1192656A1/en not_active Ceased
- 2000-06-05 JP JP2001506606A patent/JP4675534B2/ja not_active Expired - Fee Related
- 2000-06-05 WO PCT/US2000/040108 patent/WO2001001480A1/en active IP Right Grant
- 2000-08-19 TW TW089112999A patent/TW531789B/zh not_active IP Right Cessation
-
2001
- 2001-12-25 IL IL147301A patent/IL147301A/en not_active IP Right Cessation
-
2002
- 2002-05-31 HK HK02104146.3A patent/HK1042380A1/zh unknown
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335634A (ja) * | 1995-06-08 | 1996-12-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10223755A (ja) * | 1997-02-03 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH11162982A (ja) * | 1997-11-27 | 1999-06-18 | Nec Corp | 半導体装置の製造方法 |
| JP2000195955A (ja) * | 1998-10-21 | 2000-07-14 | Tokyo Ohka Kogyo Co Ltd | 埋込材およびこの埋込材を用いた配線形成方法 |
| JP2000150644A (ja) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
| JP2000188329A (ja) * | 1998-12-21 | 2000-07-04 | Fujitsu Ltd | 半導体装置の製造方法および多層配線構造の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| IL147301A0 (en) | 2002-08-14 |
| WO2001001480A1 (en) | 2001-01-04 |
| TW531789B (en) | 2003-05-11 |
| HK1042380A1 (zh) | 2002-08-09 |
| IL147301A (en) | 2006-07-05 |
| KR20020020921A (ko) | 2002-03-16 |
| KR100452418B1 (ko) | 2004-10-12 |
| JP2003528442A (ja) | 2003-09-24 |
| AU5790800A (en) | 2001-01-31 |
| EP1192656A1 (en) | 2002-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6406995B1 (en) | Pattern-sensitive deposition for damascene processing | |
| KR100321571B1 (ko) | 다중층배선을갖는반도체장치의제조방법 | |
| JP4903345B2 (ja) | 半導体素子の金属配線層形成方法 | |
| US7364836B2 (en) | Dual damascene process | |
| US6350675B1 (en) | Integration of silicon-rich material in the self-aligned via approach of dual damascene interconnects | |
| US6331479B1 (en) | Method to prevent degradation of low dielectric constant material in copper damascene interconnects | |
| US6649515B2 (en) | Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures | |
| US6319821B1 (en) | Dual damascene approach for small geometry dimension | |
| JP2001077196A (ja) | 半導体装置の製造方法 | |
| US7012022B2 (en) | Self-patterning of photo-active dielectric materials for interconnect isolation | |
| JP3226021B2 (ja) | 半導体装置の製造方法 | |
| WO2003081665A1 (fr) | Procede de production de dispositif semi-conducteur et dispositif semi-conducteur | |
| US20020155693A1 (en) | Method to form self-aligned anti-via interconnects | |
| KR20060090449A (ko) | 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자 | |
| JP4675534B2 (ja) | デュアル・ダマシン処理中に下層の配線層を保護する方法 | |
| JP2004253671A (ja) | 電子デバイスの製造方法 | |
| TW200425234A (en) | Method for manufacturing semiconductor device | |
| TW200418083A (en) | Method for manufacturing semiconductor device | |
| US20080020327A1 (en) | Method of formation of a damascene structure | |
| JPH09312336A (ja) | 接続孔形成法 | |
| EP1290728A2 (en) | Method for forming dual damascene structure | |
| JP4278497B2 (ja) | 半導体装置の製造方法 | |
| US7192880B2 (en) | Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching | |
| US6861376B1 (en) | Photoresist scum free process for via first dual damascene process | |
| US6579791B1 (en) | Method to form dual damascene structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070605 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070605 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091009 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100127 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100203 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100301 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100308 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100329 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140204 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |