JPH10223755A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH10223755A JPH10223755A JP2026697A JP2026697A JPH10223755A JP H10223755 A JPH10223755 A JP H10223755A JP 2026697 A JP2026697 A JP 2026697A JP 2026697 A JP2026697 A JP 2026697A JP H10223755 A JPH10223755 A JP H10223755A
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- Japan
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- pattern
- wiring
- film
- organic coating
- coating film
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Abstract
(57)【要約】
【課題】 デュアルダマシンプロセスによって形成され
る配線の寄生容量を低く抑え、上下の配線間を接続する
穴パターンの寸法精度を向上することができる技術を提
供する。 【解決手段】 誘電率の低い酸化シリコン膜４によって
構成された絶縁膜に上下の配線間を接続する穴パターン
５を形成した後、この穴パターン５内に有機塗布膜６を
埋め込み、次いで、酸化シリコン膜４に溝パターン８を
形成する。有機塗布膜６のエッチング速度は酸化シリコ
ン膜４のエッチング速度よりも遅いので、溝パターン８
を形成する際、穴パターン５内に有機塗布膜６が柱状と
なって残り、穴パターン５の形状および寸法を維持する
ことができる。
る配線の寄生容量を低く抑え、上下の配線間を接続する
穴パターンの寸法精度を向上することができる技術を提
供する。 【解決手段】 誘電率の低い酸化シリコン膜４によって
構成された絶縁膜に上下の配線間を接続する穴パターン
５を形成した後、この穴パターン５内に有機塗布膜６を
埋め込み、次いで、酸化シリコン膜４に溝パターン８を
形成する。有機塗布膜６のエッチング速度は酸化シリコ
ン膜４のエッチング速度よりも遅いので、溝パターン８
を形成する際、穴パターン５内に有機塗布膜６が柱状と
なって残り、穴パターン５の形状および寸法を維持する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、多層配線を有する半導体集
積回路装置に適用して有効な技術に関するものである。
置の製造方法に関し、特に、多層配線を有する半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の多層配線を
形成する方法として、製造工程の簡略化または高性能化
を実現することができる埋め込み型（ダマシン；Damasc
ene ）プロセスの採用が検討されている。
形成する方法として、製造工程の簡略化または高性能化
を実現することができる埋め込み型（ダマシン；Damasc
ene ）プロセスの採用が検討されている。
【０００３】なかでも、上層の配線が形成される溝パタ
ーンおよび上下の配線間を接続する穴パターンを絶縁膜
に形成した後、上記溝パターンおよび上記穴パターンに
同時に金属膜を埋め込むデュアルダマシン（Dual-Damas
cene）プロセスは、上層の配線を形成した後、絶縁膜を
堆積し、次いで、絶縁膜の表面を平坦化する方式に比べ
て、大幅な製造工程の簡略化、低コスト化およびＱＴＡ
Ｔ（Quick Turn-and-Around-Time）化を実現することが
できる。
ーンおよび上下の配線間を接続する穴パターンを絶縁膜
に形成した後、上記溝パターンおよび上記穴パターンに
同時に金属膜を埋め込むデュアルダマシン（Dual-Damas
cene）プロセスは、上層の配線を形成した後、絶縁膜を
堆積し、次いで、絶縁膜の表面を平坦化する方式に比べ
て、大幅な製造工程の簡略化、低コスト化およびＱＴＡ
Ｔ（Quick Turn-and-Around-Time）化を実現することが
できる。
【０００４】なお、デュアルダマシンプロセスについて
は、プレスジャーナル発行「月刊セミコンダクター・ワ
ールド（Semiconductor World ）」１９９５年１２月
号、ｐ１５０〜ｐ１５５、またはアイ・ビー・エム・ジ
ャーナル・オブ・アール・イー・エス・ディベロップ
（IBM Journal of RES Develop. Vol.36, No.5, Septem
ber, 1992 ）ｐ８４５〜ｐ８５７などに記載がある。
は、プレスジャーナル発行「月刊セミコンダクター・ワ
ールド（Semiconductor World ）」１９９５年１２月
号、ｐ１５０〜ｐ１５５、またはアイ・ビー・エム・ジ
ャーナル・オブ・アール・イー・エス・ディベロップ
（IBM Journal of RES Develop. Vol.36, No.5, Septem
ber, 1992 ）ｐ８４５〜ｐ８５７などに記載がある。
【０００５】次に、従来のデュアルダマシンプロセスの
一例を図５および図６を用いて説明する。
一例を図５および図６を用いて説明する。
【０００６】まず、図５に示すように、半導体基板９上
に下層の配線１０を形成する。次に、半導体基板９上に
形成された下層の配線１０の上に第１の酸化シリコン膜
１１を堆積した後、窒化シリコン膜１２を堆積し、次い
で、レジストパターンをマスクにして上記窒化シリコン
膜１２をエッチングする。
に下層の配線１０を形成する。次に、半導体基板９上に
形成された下層の配線１０の上に第１の酸化シリコン膜
１１を堆積した後、窒化シリコン膜１２を堆積し、次い
で、レジストパターンをマスクにして上記窒化シリコン
膜１２をエッチングする。
【０００７】次に、図６に示すように、半導体基板９上
に第２の酸化シリコン膜１３を堆積した後、レジストパ
ターン１４をマスクにして上層の配線（図示せず）を形
成する領域の第２の酸化シリコン膜１３をエッチングす
ることによって、溝パターン１５を形成する。続いて、
上記レジストパターン１４および上記窒化シリコン膜１
２をマスクにして第１の酸化シリコン膜１１をエッチン
グすることによって、上層の配線と下層の配線１０とを
接続するための穴パターン１６を形成する。
に第２の酸化シリコン膜１３を堆積した後、レジストパ
ターン１４をマスクにして上層の配線（図示せず）を形
成する領域の第２の酸化シリコン膜１３をエッチングす
ることによって、溝パターン１５を形成する。続いて、
上記レジストパターン１４および上記窒化シリコン膜１
２をマスクにして第１の酸化シリコン膜１１をエッチン
グすることによって、上層の配線と下層の配線１０とを
接続するための穴パターン１６を形成する。
【０００８】次に、図示しないが、レジストパターン１
４を除去した後、半導体基板９上に金属膜を堆積し、次
いで、化学的機械研磨（Chemical Mechanical Polishin
g ；ＣＭＰ）技術を用いて金属膜の表面を平坦化するこ
とによって、第２の酸化シリコン膜１３に設けられた溝
パターン１５および第１の酸化シリコン膜１１に設けら
れた穴パターン１６に金属膜を埋め込み、上層の配線が
形成される。
４を除去した後、半導体基板９上に金属膜を堆積し、次
いで、化学的機械研磨（Chemical Mechanical Polishin
g ；ＣＭＰ）技術を用いて金属膜の表面を平坦化するこ
とによって、第２の酸化シリコン膜１３に設けられた溝
パターン１５および第１の酸化シリコン膜１１に設けら
れた穴パターン１６に金属膜を埋め込み、上層の配線が
形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、前記デ
ュアルダマシンプロセスは、第１の酸化シリコン膜と第
２の酸化シリコン膜との間に誘電率の高い窒化シリコン
膜があるため、上層の配線または下層の配線の寄生容量
が増加する。また、第１の酸化シリコン膜に穴パターン
を形成する際のマスクに窒化シリコン膜を用いている
が、第１の酸化シリコン膜のエッチング時に上記窒化シ
リコン膜の端部が削れ、穴パターンの径が設計寸法より
も大きくなるという問題点があることを本発明者は見い
だした。
ュアルダマシンプロセスは、第１の酸化シリコン膜と第
２の酸化シリコン膜との間に誘電率の高い窒化シリコン
膜があるため、上層の配線または下層の配線の寄生容量
が増加する。また、第１の酸化シリコン膜に穴パターン
を形成する際のマスクに窒化シリコン膜を用いている
が、第１の酸化シリコン膜のエッチング時に上記窒化シ
リコン膜の端部が削れ、穴パターンの径が設計寸法より
も大きくなるという問題点があることを本発明者は見い
だした。
【００１０】本発明の目的は、デュアルダマシンプロセ
スによって形成される配線の寄生容量を低く抑えること
ができる技術を提供することにある。
スによって形成される配線の寄生容量を低く抑えること
ができる技術を提供することにある。
【００１１】本発明の他の目的は、上下の配線間を接続
する穴パターンの寸法精度を向上することができる技術
を提供することにある。
する穴パターンの寸法精度を向上することができる技術
を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置の
製造方法は、まず、半導体基板上に下層の配線を形成す
る。次に、半導体基板上に酸化シリコン膜を堆積した
後、この酸化シリコン膜に後に形成される上層の配線と
下層の配線とを接続する穴パターンを形成し、次いで、
半導体基板上に上記酸化シリコン膜よりもエッチング速
度の遅い有機塗布膜を塗布する。次に、レジストパター
ンをマスクにして有機塗布膜および酸化シリコン膜をエ
ッチングすることによって、後に上層の配線が埋め込ま
れる溝パターンを酸化シリコン膜に形成した後、レジス
トパターンおよび有機塗布膜をアッシャ処理によって除
去し、次いで、穴パターン内および溝パターン内に金属
膜を埋め込むことによって上層の配線を形成するもので
ある。
製造方法は、まず、半導体基板上に下層の配線を形成す
る。次に、半導体基板上に酸化シリコン膜を堆積した
後、この酸化シリコン膜に後に形成される上層の配線と
下層の配線とを接続する穴パターンを形成し、次いで、
半導体基板上に上記酸化シリコン膜よりもエッチング速
度の遅い有機塗布膜を塗布する。次に、レジストパター
ンをマスクにして有機塗布膜および酸化シリコン膜をエ
ッチングすることによって、後に上層の配線が埋め込ま
れる溝パターンを酸化シリコン膜に形成した後、レジス
トパターンおよび有機塗布膜をアッシャ処理によって除
去し、次いで、穴パターン内および溝パターン内に金属
膜を埋め込むことによって上層の配線を形成するもので
ある。
【００１５】上記した手段によれば、上層の配線と下層
の配線との間の絶縁膜は、誘電率の低い酸化シリコン膜
のみによって構成することができるので、上層の配線ま
たは下層の配線の寄生容量を低く抑えることができる。
の配線との間の絶縁膜は、誘電率の低い酸化シリコン膜
のみによって構成することができるので、上層の配線ま
たは下層の配線の寄生容量を低く抑えることができる。
【００１６】また、上記した手段によれば、酸化シリコ
ン膜に穴パターンを形成した後、酸化シリコン膜よりも
エッチング速度の遅い有機塗布膜が穴パターン内に埋め
込まれるので、この後、溝パターンを形成するために上
記酸化シリコン膜をエッチングしても穴パターン内には
有機塗布膜が柱状となって残り、穴パターンの形状およ
び寸法を維持することが可能となる。
ン膜に穴パターンを形成した後、酸化シリコン膜よりも
エッチング速度の遅い有機塗布膜が穴パターン内に埋め
込まれるので、この後、溝パターンを形成するために上
記酸化シリコン膜をエッチングしても穴パターン内には
有機塗布膜が柱状となって残り、穴パターンの形状およ
び寸法を維持することが可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】本発明の一実施の形態である多層配線の製
造方法を図１〜図４を用いて説明する。なお、実施の形
態を説明するための全図において同一機能を有するもの
は同一の符号を付し、その繰り返しの説明は省略する。
造方法を図１〜図４を用いて説明する。なお、実施の形
態を説明するための全図において同一機能を有するもの
は同一の符号を付し、その繰り返しの説明は省略する。
【００１９】まず、図１に示すように、半導体素子（図
示せず）が形成された半導体基板１上に半導体素子に接
続された第１層目の配線２を形成する。なお、半導体素
子と第１層目の配線２との間には、両者を絶縁するため
の絶縁膜３が形成されており、この絶縁膜３は、例え
ば、酸化シリコン膜および平坦化されたＢＰＳＧ（Boro
n-doped Phospho Silicate Glass）膜からなる積層膜に
よって構成されている。
示せず）が形成された半導体基板１上に半導体素子に接
続された第１層目の配線２を形成する。なお、半導体素
子と第１層目の配線２との間には、両者を絶縁するため
の絶縁膜３が形成されており、この絶縁膜３は、例え
ば、酸化シリコン膜および平坦化されたＢＰＳＧ（Boro
n-doped Phospho Silicate Glass）膜からなる積層膜に
よって構成されている。
【００２０】次に、半導体基板１上にＴＥＯＳ（Tetra
Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）をソー
スとしたプラズマＣＶＤ（Chemical Vapor Deposition
）法によって酸化シリコン膜４を堆積する。酸化シリ
コン膜４の厚さは、例えば、1.４μｍである。次いで、
レジストパターン（図示せず）をマスクにして上記酸化
シリコン膜４に、後に形成される第２層目の配線と第１
層目の配線２とを接続するための穴パターン５を形成す
る。
Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）をソー
スとしたプラズマＣＶＤ（Chemical Vapor Deposition
）法によって酸化シリコン膜４を堆積する。酸化シリ
コン膜４の厚さは、例えば、1.４μｍである。次いで、
レジストパターン（図示せず）をマスクにして上記酸化
シリコン膜４に、後に形成される第２層目の配線と第１
層目の配線２とを接続するための穴パターン５を形成す
る。
【００２１】次に、図２に示すように、半導体基板１上
に有機塗布膜６を回転塗布法によって酸化シリコン膜４
の表面および穴パターン５内に成膜する。有機塗布膜６
は、例えば、フォトリソグラフィ工程で用いる反射防止
（Anti-Reflective Coating；ＡＲＣ）膜が用いられて
いるが、これはアルカリ現像液に可溶なベースポリマに
露光光吸収の染料を添加したものである。酸化シリコン
膜４上の有機塗布膜６の厚さは、例えば、0.１μｍであ
る。
に有機塗布膜６を回転塗布法によって酸化シリコン膜４
の表面および穴パターン５内に成膜する。有機塗布膜６
は、例えば、フォトリソグラフィ工程で用いる反射防止
（Anti-Reflective Coating；ＡＲＣ）膜が用いられて
いるが、これはアルカリ現像液に可溶なベースポリマに
露光光吸収の染料を添加したものである。酸化シリコン
膜４上の有機塗布膜６の厚さは、例えば、0.１μｍであ
る。
【００２２】次に、図３に示すように、レジストパター
ン７をマスクにして有機塗布膜６および酸化シリコン膜
４をエッチングする。このエッチングは、例えば、狭電
極平行平板ＲＩＥ（Reactive Ion Etvhing）装置を用
い、エッチングガスＣＨＦ3 ／ＣＦ4 、ガス流量ＣＨＦ
3 ／ＣＦ4 ／Ａｒ＝１０／９０／９５０ｍｌ／ｍｉｎ、
圧力９００ｍＴｏｒｒおよびｒｆパワー９００Ｗのエッ
チング条件で行われる。
ン７をマスクにして有機塗布膜６および酸化シリコン膜
４をエッチングする。このエッチングは、例えば、狭電
極平行平板ＲＩＥ（Reactive Ion Etvhing）装置を用
い、エッチングガスＣＨＦ3 ／ＣＦ4 、ガス流量ＣＨＦ
3 ／ＣＦ4 ／Ａｒ＝１０／９０／９５０ｍｌ／ｍｉｎ、
圧力９００ｍＴｏｒｒおよびｒｆパワー９００Ｗのエッ
チング条件で行われる。
【００２３】上記エッチング条件での有機塗布膜６およ
び酸化シリコン膜４のエッチング速度が、それぞれ３０
3.９ｎｍ／ｍｉｎおよび４７5.２ｎｍ／ｍｉｎであるこ
とから、0.４μｍの深さの溝パターン８を形成すると、
穴パターン５内の有機塗布膜６は、溝パターン８の底か
ら0.２６μｍの高さを有する柱状として残る。
び酸化シリコン膜４のエッチング速度が、それぞれ３０
3.９ｎｍ／ｍｉｎおよび４７5.２ｎｍ／ｍｉｎであるこ
とから、0.４μｍの深さの溝パターン８を形成すると、
穴パターン５内の有機塗布膜６は、溝パターン８の底か
ら0.２６μｍの高さを有する柱状として残る。
【００２４】次に、図４に示すように、半導体基板１に
アッシャ処理を施すことによって、レジストパターン７
を除去すると同時に、穴パターン５内および酸化シリコ
ン膜４上の有機塗布膜６を除去する。
アッシャ処理を施すことによって、レジストパターン７
を除去すると同時に、穴パターン５内および酸化シリコ
ン膜４上の有機塗布膜６を除去する。
【００２５】この後、図示はしないが、半導体基板１上
に金属膜を堆積し、次いで、ＣＭＰ法で金属膜の表面を
研磨することによって穴パターン５および溝パターン８
に金属膜を埋め込み、第２層目の配線を形成する。
に金属膜を堆積し、次いで、ＣＭＰ法で金属膜の表面を
研磨することによって穴パターン５および溝パターン８
に金属膜を埋め込み、第２層目の配線を形成する。
【００２６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００２７】たとえば、前記実施の形態では、多層配線
における第２層目の配線の製造方法に適用した場合につ
いて説明したが、多層配線における第１層目の配線また
は第２層目よりも上層の配線の製造方法、ならびに単層
配線の製造方法にも適用可能である。
における第２層目の配線の製造方法に適用した場合につ
いて説明したが、多層配線における第１層目の配線また
は第２層目よりも上層の配線の製造方法、ならびに単層
配線の製造方法にも適用可能である。
【００２８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００２９】本発明によれば、デュアルダマシンプロセ
スにおいて、誘電率の低い酸化シリコン膜によって上層
の配線と下層の配線との間の絶縁膜を構成することがで
きるので、配線の寄生容量を低く抑えることができる。
スにおいて、誘電率の低い酸化シリコン膜によって上層
の配線と下層の配線との間の絶縁膜を構成することがで
きるので、配線の寄生容量を低く抑えることができる。
【００３０】また、本発明によれば、穴パターンを形成
した後に溝パターンを形成しても、穴パターンに埋め込
まれた有機塗布膜によって穴パターンの形状および寸法
を維持することができるので、穴パターンの寸法精度を
向上することができる。
した後に溝パターンを形成しても、穴パターンに埋め込
まれた有機塗布膜によって穴パターンの形状および寸法
を維持することができるので、穴パターンの寸法精度を
向上することができる。
【図１】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】従来の多層配線の製造方法を示す半導体基板の
要部断面図である。
要部断面図である。
【図６】従来の多層配線の製造方法を示す半導体基板の
要部断面図である。
要部断面図である。
１ 半導体基板 ２ 第１層目の配線 ３ 絶縁膜 ４ 酸化シリコン膜 ５ 穴パターン ６ 有機塗布膜 ７ レジストパターン ８ 溝パターン ９ 半導体基板 １０ 下層の配線 １１ 第１の酸化シリコン膜 １２ 窒化シリコン膜 １３ 第２の酸化シリコン膜 １４ レジストパターン １５ 溝パターン １６ 穴パターン
Claims (6)
- 【請求項１】 上層の配線と下層の配線とを接続する穴
パターンおよび前記上層の配線が埋め込まれる溝パター
ンを有する多層配線を形成する半導体集積回路装置の製
造方法であって、半導体基板上に堆積された絶縁膜に前
記穴パターンを形成する工程と、前記半導体基板上に有
機塗布膜を塗布した後、レジストパターンをマスクにし
て前記有機塗布膜および前記絶縁膜をエッチングして前
記絶縁膜に前記溝パターンを形成する工程と、前記レジ
ストパターンおよび前記有機塗布膜を除去する工程と、
前記穴パターン内および前記溝パターン内に金属膜を埋
め込み前記上層の配線を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 半導体素子と配線とを接続する穴パター
ンおよび前記配線が埋め込まれる溝パターンを有する配
線を形成する半導体集積回路装置の製造方法であって、
半導体基板上に堆積された絶縁膜に前記穴パターンを形
成する工程と、前記半導体基板上に有機塗布膜を塗布し
た後、レジストパターンをマスクにして前記有機塗布膜
および前記絶縁膜をエッチングして前記絶縁膜に前記溝
パターンを形成する工程と、前記レジストパターンおよ
び前記有機塗布膜を除去する工程と、前記穴パターン内
および前記溝パターン内に金属膜を埋め込み前記配線を
形成する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記レジストパターンおよび
前記有機塗布膜は、アッシャ処理によって同時に除去さ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記絶縁膜の前記有機塗布膜
に対するエッチング選択比が大きいことを特徴とする半
導体集積回路装置の製造方法。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記絶縁膜は、酸化シリコン
膜によって構成されることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記有機塗布膜は、アルカリ
現像液に可溶なベースポリマに露光光吸収の染料が添加
された膜であることを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026697A JPH10223755A (ja) | 1997-02-03 | 1997-02-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026697A JPH10223755A (ja) | 1997-02-03 | 1997-02-03 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223755A true JPH10223755A (ja) | 1998-08-21 |
Family
ID=12022400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026697A Pending JPH10223755A (ja) | 1997-02-03 | 1997-02-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10223755A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100326252B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 듀얼 대머신 공정을 사용한 기상의 유전체를 갖는메탈라인 형성방법 |
| US6406995B1 (en) | 1998-09-30 | 2002-06-18 | Intel Corporation | Pattern-sensitive deposition for damascene processing |
| KR100346830B1 (ko) * | 1999-09-29 | 2002-08-03 | 삼성전자 주식회사 | 반도체장치의 전기적 연결 배선 제조방법 |
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