JP4903345B2 - 半導体素子の金属配線層形成方法 - Google Patents
半導体素子の金属配線層形成方法 Download PDFInfo
- Publication number
- JP4903345B2 JP4903345B2 JP2002141175A JP2002141175A JP4903345B2 JP 4903345 B2 JP4903345 B2 JP 4903345B2 JP 2002141175 A JP2002141175 A JP 2002141175A JP 2002141175 A JP2002141175 A JP 2002141175A JP 4903345 B2 JP4903345 B2 JP 4903345B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- forming
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 150
- 239000004065 semiconductor Substances 0.000 title claims description 140
- 239000002184 metal Substances 0.000 title claims description 120
- 229910052751 metal Inorganic materials 0.000 title claims description 120
- 239000010410 layer Substances 0.000 claims description 423
- 239000011229 interlayer Substances 0.000 claims description 288
- 238000005530 etching Methods 0.000 claims description 229
- 229920002120 photoresistant polymer Polymers 0.000 claims description 182
- 239000000758 substrate Substances 0.000 claims description 87
- 239000007789 gas Substances 0.000 claims description 62
- 239000011368 organic material Substances 0.000 claims description 61
- 230000004888 barrier function Effects 0.000 claims description 39
- 239000004020 conductor Substances 0.000 claims description 35
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 32
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 30
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- 229910002091 carbon monoxide Inorganic materials 0.000 claims description 17
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 16
- 238000001039 wet etching Methods 0.000 claims description 16
- 239000007864 aqueous solution Substances 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 11
- 239000011261 inert gas Substances 0.000 claims description 11
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 239000012528 membrane Substances 0.000 claims description 8
- 229910010272 inorganic material Inorganic materials 0.000 claims description 5
- 239000011147 inorganic material Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 6
- 230000003796 beauty Effects 0.000 claims 1
- 238000004380 ashing Methods 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- 238000004528 spin coating Methods 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000007865 diluting Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特にデュアルダマシン工程による半導体素子の金属配線層形成方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が増加するにつれて、多層配線構造を有する金属配線層が必要になり、半導体素子内で金属配線間の間隔が次第に狭くなってきている。これにより、同一層上で相互に隣接した金属配線層間または上下に隣接した各配線層間に存在する寄生抵抗（Ｒ）及びキャパシタンス（Ｃ）が半導体のパフォーマンスに影響を及ぼす可能性が問題になっている。
【０００３】
このような金属配線システムにおいて、寄生抵抗及びキャパシタンスは、ＲＣ遅延によって素子の電気的性能を劣化させる。また、配線層間に存在する寄生抵抗及びキャパシタンスは、チップの総電力消耗量を増やして信号漏れ量を増やす。
【０００４】
したがって、超高集積半導体素子において、ＲＣが小さな多層配線技術を開発することが非常に重要な課題である。
【０００５】
ＲＣが小さな高性能の多層配線構造を形成するためには、比抵抗の低い金属を用いて配線層を形成したり、誘電率が低い絶縁膜を用いたりする必要がある。そこで、金属配線層における抵抗を低めるための、金属配線層を形成する金属材料として、比抵抗の低い金属、例えば銅を用いる研究が現在活発に進められている。
【０００６】
銅配線はフォトエッチング技術によって直接パターニングして得ることはむずかしい。したがって、銅配線を形成するためにデュアルダマシン工程が主に利用される。
【０００７】
図１〜図５は、従来の半導体素子の金属配線層形成方法の一例を、工程順序に沿って示した断面図である。
【０００８】
図１を参照すると、所定の導電層１０２が形成された半導体基板１００上にストッパー膜１０４を形成する。
【０００９】
続いて、ストッパー膜１０４上に層間絶縁膜１０６を形成する。
【００１０】
次に、層間絶縁膜１０６上に第１幅Ｗ1を有して層間絶縁膜１０６の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン１０８を形成する。この第１フォトレジストパターン１０８は、層間絶縁膜１０６上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像することによって形成される。
【００１１】
図２を参照すると、第１フォトレジストパターン１０８をエッチングマスクとして層間絶縁膜１０６をエッチングする。前記エッチングはストッパー膜１０４が露出されるまで実施する。前記エッチングによって層間絶縁膜１０６ａに第１幅Ｗ1を有するビアホール１１０が形成される。
【００１２】
次に、第１フォトレジストパターン１０８を通常の方法、例えばアッシング工程を利用して除去する。
【００１３】
図３を参照すると、ビアホール１１０が形成されている層間絶縁膜１０６ａ上に前記第１幅Ｗ1より大きな第２幅Ｗ2を有して層間絶縁膜１０６ａを一部露出させる第２開口部Ｈ2を備えた第２フォトレジストパターン１１２を形成する。第２開口部Ｈ2の位置はビアホール１１０の位置に対応するように形成される。
【００１４】
図４を参照すると、第２フォトレジストパターン１１２をエッチングマスクとして前記層間絶縁膜１０６ａを乾式エッチングする。前記エッチングによって、層間絶縁膜１０６ｂ内に第２幅Ｗ2を有する配線領域１１４が形成され、配線領域１１４の下部には導電層１０２と配線領域１１４を連結するための第１幅Ｗ1を有するビアホール１１０ａが形成される。しかし、前記エッチングを行っている間に、ビアホール（１１０；図３参照）を通して露出しているストッパー膜１０４も共にエッチングされて、導電層１０２が外部に露出してしまう。層間絶縁膜１０６ｂはストッパー膜１０４ａに対して高いエッチング選択比を有する物質を用いたとしても、前記層間絶縁膜１０６ａエッチング時にビアホール（１１０；図３参照）を通して露出しているストッパー膜１０４も所定速度でエッチングされる。したがって、層間絶縁膜１０６ｂのエッチングが完了した後には露出しているストッパー膜１０４が完全にエッチングされて導電層１０２がエッチング雰囲気に露出される場合もありうる。導電層１０２、例えば銅配線層がエッチング雰囲気に露出されると、側壁に沿ってハードポリマー（図示せず）が形成されることがある。前記ハードポリマーはその除去が容易でない短所がある。このような現像は、エッチングしなければならない層間絶縁膜１０６ａの深さが深く、ストッパー膜１０４ａの厚さが薄く、層間絶縁膜１０６ｂに対するストッパー膜１０４ａのエッチング選択比が小さい場合に、より一層顕著である。
【００１５】
図５を参照すると、第２フォトレジストパターン１１２をアッシング工程を利用して除去する。一般的にアッシング工程は酸素系プラズマを用いる。したがって、第２フォトレジストパターン１１２除去工程の間、すなわちアッシング工程の間に露出している導電層１０２が酸素と結合して金属酸化物層１１６が形成される。金属酸化物層１１６が形成されると、電気抵抗が急激に上昇するようになって配線領域１１４及びビアホール１１０ａ内に導電物質が埋め込まれても金属配線（図示せず）と導電層１０２とが電気的に連結されずに浮き上がる現象、すなわちリフティング現象が生じる場合もある。また、配線領域１１４及びビアホール１１０ａを形成した後で酸素系プラズマによるアッシング工程を行った場合、層間絶縁膜１０６ｂの表面に前記アッシング工程による損傷が生じる。具体的には、前記アッシング工程によりＨ2Ｏ、−ＯＨ（水酸基）、ＣＯ2、Ｈ2などが誘導されて層間絶縁膜１０６ｂの表面に固着する現象が起こる。この現象は層間絶縁膜１０６ｂの誘電率を急激に上昇させる原因となる。
【００１６】
図６〜９は、従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って示した断面図である。
【００１７】
図６を参照すると、所定の導電層２０２が形成された半導体基板２００上にストッパー膜２０４を形成する。
【００１８】
続いて、ストッパー膜２０４上に層間絶縁膜２０６を形成する。
【００１９】
次に、層間絶縁膜２０６上に第１幅Ｗ1を有して層間絶縁膜２０６の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン２０８を形成する。すなわち、層間絶縁膜２０６上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第１フォトレジストパターン２０８を形成する。
【００２０】
図７を参照すると、第１フォトレジストパターン２０８をエッチングマスクとして一部の層間絶縁膜２０６をエッチングする。前記エッチングは層間絶縁膜２０６の一部のみをエッチングして、所定厚さの層間絶縁膜２０６をエッチングしないで残す。前記エッチングによって層間絶縁膜２０６ａに第１幅Ｗ1を有するパーシャルビアホール２１０が形成される。
【００２１】
次に、第１フォトレジストパターン２０８を通常の方法、例えばアッシング工程を利用して除去する。
【００２２】
図８Ａを参照すると、パーシャルビアホール２１０が形成されている層間絶縁膜２０６ａ上に前記第１幅Ｗ1より大きな第２幅Ｗ2を有し、層間絶縁膜２０６ａを一部露出させる第２開口部Ｈ2を備えた第２フォトレジストパターン２１２を形成する。第２開口部Ｈ2の位置はパーシャルビアホール２１０の位置に対応するように形成する。しかし、層間絶縁膜２０６ａ上に第２フォトレジストパターン２１２を形成する時、パーシャルビアホール２１０の底にフォトレジスト（図中、ビアホール内の２１２で示す部分）が残留する場合がある。パーシャルビアホール２１０の底に残留したフォトレジストは、後続の層間絶縁膜２０６ａのエッチング時、エッチングに対するバリヤとして作用し、残りの層間絶縁膜２０６ａをエッチングした後、底が開口していないビアホールが形成されてしまう。これについては後で詳述する。
【００２３】
一方、図８Ｂはミスアラインされている第２フォトレジストパターンの例を図示したものである。また、図示されていないが、図８Ａを参照して説明したように、この場合にもパーシャルビアホール２１０の底にフォトレジストが残留する場合がある。
【００２４】
図９Ａを参照すると、第２フォトレジストパターン２１２をエッチングマスクとして層間絶縁膜２０６ａを乾式エッチングする。前記エッチングによって、層間絶縁膜２０６ｂ内に第２幅Ｗ2を有する配線領域２１４が形成され、配線領域２１４の下部には導電層２０２と配線領域２１４を連結するための第１幅Ｗ1を有するビアホール２１０ａが形成される。しかし、前記エッチングの間にパーシャルビアホール（２１０；図８Ａ参照）の底に残留したフォトレジスト（図中、ビアホール内の２１２で示す部分）は前記エッチングに対してバリヤとして作用する。したがって、パーシャルビアホール（２１０；図８Ａ参照）の下部に存在する層間絶縁膜２０６ｂはそれ以上エッチングされず、結局開口していないビアホール２１０ａが生じる。
【００２５】
一方、図９Ｂは、ミスアラインされている第２フォトレジストパターン２１２が形成された場合、ミスアラインされた第２フォトレジストパターン２１２をエッチングマスクとして層間絶縁膜２０６ａをエッチングして、配線領域２１４及びビアホール２１０ａを形成した状態を図示したものである。図９Ｂに示したように、ミスアラインが発生した場合、ビアホール２１０ａの幅は第１幅Ｗ1より狭くなってしまい、ビアホール２１０ａのプロファイルが不良になる。また、図９Ａを参照して説明したように、パーシャルビアホール（２１０；図８Ｂ参照）の底にフォトレジストが残留する場合には、開口していないビアホール（図示せず）が形成される場合もある。
【００２６】
図１０Ａは、未開口のビアホールを有した金属配線層の例を示したものである。図９Ａと図１０Ａとを参照すると、第２フォトレジストパターン２１２を、アッシング工程を利用して除去する。前記アッシング工程中にビアホール（２１０ａ；図９Ａ参照）内に残っているフォトレジスト２１２も共に除去される。しかし、前述したように、開口していないビアホール２１０ａが形成され、配線領域２１４と導電層２０２とが連結されなくなる。また、配線領域２１４及びビアホール２１０ａを形成した後で酸素系プラズマによるアッシング工程を行った場合、層間絶縁膜２０６ｂの表面に前記アッシング工程による損傷が生じる。具体的には、アッシング工程によりＨ2Ｏ、−ＯＨ、ＣＯ2、Ｈ2などが誘導されて、層間絶縁膜２０６ｂの表面に固着する現象が起こる。この現象は層間絶縁膜２０６ｂの誘電率を急激に上昇させる原因となる。
【００２７】
一方、図１０Ｂは、第２フォトレジストパターン２１２のミスアラインが発生した場合、第２フォトレジストパターン２１２が除去された後の状態を図示したものである。図１０Ｂに示したように、第１幅Ｗ1より小さな幅を有するビアホール２１０ａが形成されてビアホール２１０ａのプロファイルが不良になる。また、前述したように、パーシャルビアホール（２１０；図８Ｂ参照）の底にフォトレジストが残留する場合には、開口していないビアホール（図示せず）が形成されて配線領域２１４と導電層２０２とが連結されない場合もある。
【００２８】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、層間絶縁膜をエッチングして配線領域及びビアホールを形成する時に、ストッパー膜がエッチングされて導電層が外部に露出されることによって、第２フォトレジストパターン除去工程で導電層の上部に金属酸化物層が形成される問題を防止でき、アッシング工程による損傷を防止でき、また第２フォトレジストパターンを形成する時に、パーシャルビアホール内にフォトレジストが残留してビアホールが開口されない問題を解決することができ、第２フォトレジストパターンのミスアラインが発生してもビアホールのプロファイル不良の発生を防止できる、半導体素子の金属配線層形成方法を提供することである。
【００２９】
【課題を解決するための手段】
従って本発明の第１は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に、前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に、前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする半導体素子の金属配線層形成方法である。
【００３０】
さらに本発明の第１において、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じであるであることが好ましい。
【００３１】
さらに本発明の第１において、前記導電層は銅配線層で形成されることが好ましい。
【００３２】
さらに本発明の第１において、前記ストッパー膜は、前記層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜で形成されることが好ましい。
【００３３】
さらに本発明の第１において、前記層間絶縁膜は、前記ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的には、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜で形成されることが好ましい。
【００３４】
さらに本発明の第１において、前記ハードマスク層は、前記層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜で形成されることが好ましい。
【００３５】
さらに本発明の第１において、前記有機物質膜は下部反射防止膜で形成されることが好ましい。
【００３６】
さらに本発明の第１において、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＯ2を含むガスもしくはＮ2及びＨ2を含むガスを用いるか、または、ＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯ及びＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００３７】
さらに本発明の第１において、配線領域及びビアホールを形成する段階以後に、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００３８】
また本発明の第２は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする金属配線層形成方法である。
【００３９】
さらに本発明の第２において、前記導電層は銅配線層で形成されることが好ましい。
【００４０】
さらに本発明の第２において、前記第１ストッパー膜は、前記第１層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましく、前記第２ストッパー膜は、前記第２層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００４１】
さらに本発明の第２において、前記第１層間絶縁膜または前記第２層間絶縁膜はそれぞれ、前記第１ストッパー膜または前記第２ストッパー膜、及び、前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的には、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜で形成されることが好ましい。
【００４２】
さらに本発明の第２において、前記第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成されることが好ましい。
【００４３】
さらに本発明の第２において、前記ハードマスク層は、前記第２層間絶縁膜及び前記第１層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００４４】
さらに本発明の第２において、前記有機物質膜は下部反射防止膜で形成されることが好ましい。
【００４５】
さらに本発明の第２において、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＯ2を含むガスもしくはＮ2及びＨ2を含むガス、または、ＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯおよびＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００４６】
さらに本発明の第２において、配線領域及びビアホールを形成する段階以後に、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００４７】
また本発明の第３は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が塗布された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする金属配線層形成方法である。
【００４８】
さらに本発明の第３において、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じであることが好ましい。
【００４９】
さらに本発明の第３において、前記導電層は銅配線層で形成されることが好ましい。
【００５０】
さらに本発明の第３において、前記ストッパー膜は、前記層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれか一つを含むことが好ましい。
【００５１】
さらに本発明の第３において、前記層間絶縁膜は、前記ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的にはＳｉＯＣ膜であることが好ましい。
【００５２】
さらに本発明の第３において、前記ハードマスク層は、前記層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成されることが好ましい。
【００５３】
さらに本発明の第３において、前記ＳＯＧ膜は、前記層間絶縁膜と高いエッチング選択比を有する無機物である水素シルセスキオキサン膜またはＳｉＯ2膜のいずれかで形成されることが好ましく、前記ＳＯＧ膜の湿式エッチングは、前記層間絶縁膜に対して前記ＳＯＧ膜のみを選択的にエッチングすることができるフッ化水素酸水溶液を用いることが好ましい。
【００５４】
さらに本発明の第３において、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯ、ＣＯ2およびＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００５５】
さらに本発明の第３において、配線領域及びビアホールを形成する段階以後に、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００５６】
また本発明の第４は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする金属配線層形成方法である。
【００５７】
さらに本発明の第４において、前記導電層は銅配線層で形成されることが好ましい。
【００５８】
さらに本発明の第４において、前記第１ストッパー膜は、前記第１層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００５９】
さらに本発明の第４において、前記第２ストッパー膜は、前記第２層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００６０】
さらに本発明の第４において、前記第１層間絶縁膜は、前記第１ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的には、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜であることが好ましく、前記第２層間絶縁膜は、前記第２ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的にはＳｉＯＣ膜であることが好ましい。
【００６１】
さらに本発明の第４において、前記第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成されることが好ましい。
【００６２】
さらに本発明の第４において、前記ハードマスク層は、前記第２層間絶縁膜及び前記第１層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成されることが好ましい。
【００６３】
さらに本発明の第４において、前記ＳＯＧ膜は、前記第２層間絶縁膜と高いエッチング選択比を有する無機物質である水素シルセスキオキサン膜またはＳｉＯ2膜のいずれかで形成されることが好ましく、前記ＳＯＧ膜の湿式エッチングは、前記第２層間絶縁膜に対して前記ＳＯＧ膜のみを選択的にエッチングできるフッ化水素酸水溶液を用いることが好ましい。
【００６４】
さらに本発明の第４において、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯ、ＣＯ2及びＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００６５】
さらに本発明の第４において、配線領域及びビアホールを形成する段階以後に、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００６６】
【発明の実施の形態】
以下、添付された図面を参照しながら本発明の望ましい実施形態を詳細に説明する。しかし、本発明はこれら実施形態に限定されるものではなく、当業者によって多様な他の形態に変形することができる。また、以下の説明で示されるある層が他の層の上に存在すると記述される時、これは他の層の真上に存在する場合、または、その間に第３の層が介在される場合のいずれをも含む。また、図面において、各層の厚さや大きさは、説明の便宜上及び明確性のために誇張されて記載されてある。また図面上で同一符号は同一な要素を示すものとする。
【００６７】
まず本発明の第１実施形態について説明する。本発明の第１実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【００６８】
図１１〜図１９は、本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【００６９】
図１１を参照すると、所定の導電層３０２が形成された半導体基板３００上にストッパー膜３０４を形成する。ここで導電層３０２は、半導体基板３００に形成された不純物ドーピング領域、銅配線層またはその他異なる金属配線層で有り得、なかでも銅配線層が好ましい。また、ストッパー膜３０４は、その上部に形成される層間絶縁膜３０６と高いエッチング選択比を有する物質で形成することが好ましく、層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素（Ｓｉ3Ｎ4）膜または炭化ケイ素（ＳｉＣ）膜で形成することが望ましい。
【００７０】
続いて、ストッパー膜３０４上に層間絶縁膜３０６を形成し、前記層間絶縁膜３０６上にハードマスク層３０８を形成する。層間絶縁膜３０６は、ストッパー膜３０４およびハードマスク層３０８に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましい。前記層間絶縁膜３０６として例えば、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ（リン含有ケイ酸塩ガラス）膜、ＢＰＳＧ膜（ホウ素リン含有ケイ酸ガラス）、ＵＳＧ（アンドープケイ酸塩ガラス）膜、ＦＳＧ（フッ素ドープケイ酸塩ガラス）膜、ＨＤＰ（高密度プラズマ）膜、ＰＥ−ＴＥＯＳ（plasma enhanced-tetra ethyl ortho silicate）膜またはＳＯＧ（Spin on Glass）膜のような低誘電率を有する物質膜で形成することが好ましい。なお、ＳＯＧ膜の材料としては、水素シルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）などが好ましく用いられる。またハードマスク層３０８は、上述のような層間絶縁膜３０６に対して高いエッチング選択比を有する物質で形成されていればよく、例えば窒化ケイ素膜または炭化ケイ素膜で形成することが好ましい。ここで窒化ケイ素膜とは、例えばＳｉＮ、Ｓｉ3Ｎ4、Ｓｉ2Ｎ3などから形成される膜であり、なかでもＳｉ3Ｎ4膜が好ましい。以下、窒化ケイ素膜と記載されていた場合、同様の定義である。
【００７１】
続いて、ハードマスク層３０８上に第１幅Ｗ1を有してハードマスク層３０８の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン３１０を形成する。具体的にこの第１フォトレジストパターンは、ハードマスク層３０８上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像することによって形成されることが好ましい。
【００７２】
図１２を参照すると、第１フォトレジストパターン３１０をエッチングマスクとして、ハードマスク層３０８及び層間絶縁膜３０６の一部をエッチングして第１幅を有するパーシャルビアホール３１２を形成する。この際、層間絶縁膜３０６ａは、所定厚さをエッチングしないで残すことが好ましい。さらに好ましくは、エッチングされた層間絶縁膜３０６ａの深さ、すなわちパーシャルビアホール３１２の深さと、エッチングされないで残った層間絶縁膜３０６ａの厚さとは、実質的に同じになるように形成することが好ましい。前記エッチングによって、層間絶縁膜３０６ａに第１幅Ｗ1を有するパーシャルビアホール３１２が形成される。
【００７３】
次に、第１フォトレジストパターン３１０を除去する。除去は従来周知の方法を用いることができ、例えばアッシング工程を利用して除去できる。
【００７４】
図１３を参照すると、パーシャルビアホール３１２が形成された半導体基板３００上に前記パーシャルビアホール３１２を埋め込むために有機物質膜３１４を塗布する。有機物質膜３１４はパーシャルビアホール３１２内にのみ形成される場合もあり、ハードマスク層３０８ａ上にも薄く形成される場合もある。有機物質膜３１４は、下部反射防止膜（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ；以下、ＢＡＲＣ膜と称する）で形成されることが望ましい。ＢＡＲＣ膜としては、有機物質で形成された膜が好ましく用いられ、従来周知の有機物質膜が使用可能である。有機物質膜３１４はスピンコーティング方法によって形成できる。この際、スピンコータの回転数は１０００〜５０００ｒｐｍ程度が望ましい。例えばスピンコーティング方法で有機物質膜３１４を塗布した後、１００℃〜１５０℃程度の温度でベークを実施することが好ましい。
【００７５】
図１４を参照すると、ハードマスク層３０８ａ上にも有機物質膜が形成されている場合について説明すれば、前記パーシャルビアホール３１２に対応するように位置する前記第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン３１６を形成する。第２開口部Ｈ2は、パーシャルビアホール３１２の位置に対応するように、パーシャルビアホール３１２の上部に位置させる。
【００７６】
図１５を参照すると、第２フォトレジストパターン３１６をエッチングマスクとして層間絶縁膜３０６ａ上部の有機物質膜３１４及びハードマスク層３０８ａを乾式エッチングする。前記乾式エッチングとしては、Ｏ2を含むガス、または、Ｎ2及びＨ2を含むガスをエッチングガスとして用いることが好ましい。或いは、ＣxＦy系ガス、ＣxＨyＦz系ガス、アルゴン（Ａｒ）のような不活性ガス、ＣＯ、及びＯ2ガスからなる群より選択される一つを含むエッチングガスを用いることもできる。この際、パーシャルビアホール３１２内の有機物質膜３１４も、前記エッチングによって、ある程度は除去され得る。
【００７７】
図１６を参照すると、第２フォトレジストパターン３１６及び前記有機物質膜３１４を同時に除去する。第２フォトレジストパターン３１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。この際、ハードマスク層３０８ｂ上部及びパーシャルビアホール３１２内に存在する有機物質膜３１４も第２フォトレジストパターン３１６除去工程、例えばアッシング工程で共に除去される。第２フォトレジストパターン３１６及び有機物質膜３１４が除去されると、第２幅Ｗ2を有する開口部を備えたハードマスク層３０８ｂが露出する。
【００７８】
図１７を参照すると、前記ハードマスク層３０８ｂをエッチングマスクとして前記層間絶縁膜３０６ａをエッチングして、第２幅を有する配線領域３１８および第１幅を有するビアホール３１２ａを形成する。すなわち、層間絶縁膜３０６ａ内に、第２幅Ｗ2を有する配線領域３１８を形成して、配線領域３１８の下部には前記第２幅Ｗ2よりは小さな第１幅Ｗ1を有するビアホール３１２ａを形成する。一方、ハードマスク層３０８ｂをエッチングマスクとして用いるのでハードマスク層３０８ｂは、層間絶縁膜３０６ａのエッチングの間を耐え得るのに十分な厚さを有していることが好ましい。なお、ここでのエッチングは乾式エッチングであることが好ましい。
【００７９】
このようにして配線領域及びビアホールを形成した後、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに行うことが好ましい。
【００８０】
詳述すれば、まず、ビアホール３１２ａを通して露出した前記ストッパー膜３０４を除去する。除去は、従来周知の方法でなされるが、好ましくはエッチングして除去することである。この際、ハードマスク層３０８ｂも共にエッチングして除去できるが、或いは、ハードマスク層３０８ｂを除去せずそのまま残して後続工程を進める場合もある。ここではハードマスク層３０８ｂをそのまま残して後続工程を進める場合を説明する。
【００８１】
図１８を参照すると、ストッパー膜３０４が除去された半導体基板３００上に、段差に沿ってバリヤ層３２０を形成する。バリヤ層３２０は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成することが望ましい。
【００８２】
図１９を参照すると、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域３１８及び前記ビアホール３１２ａ内に前記導電物質を埋め込む。続いて、導電物質が蒸着された半導体基板３００を化学機械的研磨（以下、ＣＭＰと称する）し、平坦化する。この際、ハードマスク層３０８ｂ上にあるバリヤ層３２０もＣＭＰによって除去される。前記ＣＭＰによって、配線領域３１８内に金属配線層３２２が形成されて、ビアホール３１２ａ内には半導体基板３００にある導電層３０２と前記金属配線層３２２とを連結するビアコンタクト３２４が形成される。一方、ハードマスク層３０８ｂは、前記平坦化を層間絶縁膜３０６ｂが露出するまで実施することにより除去できるが、或いは、除去しないでそのまま残しても良い。
【００８３】
次に本発明の第２実施形態について説明する。本発明の第２実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【００８４】
図２０〜図２６は、本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【００８５】
図２０を参照すると、所定の導電層４０２が形成された半導体基板４００上に第１ストッパー膜４０４を形成する。ここで導電層４０２は、半導体基板４００に形成された不純物ドーピング領域、銅配線層またはその他異なる金属配線層で有り得、特に銅配線層が好ましい。第１ストッパー膜４０４は、その上部に形成される第１層間絶縁膜４０５に対して高いエッチング選択比を有する物質で形成することが好ましく、第１層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素（Ｓｉ3Ｎ4、以下同様）または炭化ケイ素（ＳｉＣ、以下同様）で形成することが望ましい。
【００８６】
続いて、第１ストッパー膜４０４上に第１層間絶縁膜４０５を形成する。第１層間絶縁膜４０５は、第１ストッパー膜４０４に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜であることが好ましく、例えば、第１実施形態の説明において記載したものと同様に、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜のような低誘電率を有する物質膜で形成することが望ましい。
【００８７】
続いて、第１層間絶縁膜４０５上に第２ストッパー膜４０６を形成する。第２ストッパー膜４０６は、その上部に形成される第２層間絶縁膜４０７に対して高いエッチング選択比を有する物質で形成することが好ましく、第２層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素または炭化ケイ素膜で形成することが望ましい。
【００８８】
次に、第２ストッパー膜４０６上に第２層間絶縁膜４０７を形成し、前記第２層間絶縁膜４０７上にハードマスク層４０８を形成する。。第２層間絶縁膜４０７は、第２ストッパー膜４０６及び前記ハードマスク層４０８に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜であることが好ましく、例えば、第１実施形態の説明において記載したものと同様に、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜のような低誘電率を有する物質膜で形成することが望ましい。ハードマスク層４０８は、第２層間絶縁膜４０７及び第１層間絶縁膜４０５に対して高いエッチング選択比を有する物質で形成することが好ましく、第２層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素膜または炭化ケイ素膜で形成することが望ましい。なお、第２層間絶縁膜４０７は第１層間絶縁膜４０５と異なる物質膜で形成できるが、第１層間絶縁膜４０５と同一な物質膜で形成することが望ましい。
【００８９】
続いて、ハードマスク層４０８上に第１幅Ｗ1を有してハードマスク層４０８の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン４１０を形成する。具体的に第１フォトレジストパターン４１０は、ハードマスク層４０８上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第１フォトレジストパターン４１０を形成することが好ましい。
【００９０】
図２１を参照すると、第１フォトレジストパターン４１０をエッチングマスクとしてハードマスク層４０８、第２層間絶縁膜４０７及び第２ストッパー膜４０６をエッチングして、第２層間絶縁膜４０７ａに、第１幅Ｗ1を有するパーシャルビアホール４１２を形成する。
【００９１】
次に、第１フォトレジストパターン４１０を除去する。第１フォトレジストパターン４１０の除去は、通常の方法、例えばアッシング工程を利用して除去できる。
【００９２】
図２２を参照すると、パーシャルビアホール４１２が形成された半導体基板４００上に、前記パーシャルビアホール４１２を埋め込むために有機物質膜４１４を塗布する。ここで有機物質膜４１４は、パーシャルビアホール４１２内にのみ形成される場合もあり、ハードマスク層４０８ａ上にも薄く形成される場合もある。有機物質膜４１４はＢＡＲＣ膜で形成することが望ましい。ＢＡＲＣ膜の好ましい例は上記第１の実施形態と同様である。有機物質膜４１４はスピンコーティング方法によって形成できる。この際、スピンコータの回転数は１０００〜５０００ｒｐｍ程度が望ましい。例えばスピンコーティング方法で有機物質膜４１４を塗布した後、１００℃〜１５０℃程度の温度でベークを実施することが好ましい。
【００９３】
図２３を参照すると、ハードマスク層４０８ａ上にも有機物質膜が形成されている場合について説明すれば、有機物質膜４１４が形成されている半導体基板４００上に、前記パーシャルビアホールに対応するように位置する前記第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン４１６を形成する。第２開口部Ｈ2はパーシャルビアホール４１２の位置に対応するように、パーシャルビアホール４１２の上部に位置させる。
【００９４】
図２４を参照すると、第２フォトレジストパターン４１６をエッチングマスクとして第２層間絶縁膜４０７ａ上部の有機物質膜４１４及び前記ハードマスク層４０８ａをエッチングする。ここでのエッチングは、乾式エッチングであることが好ましい。前記エッチングにおいては、Ｏ2を含むガス、または、Ｎ2及びＨ2を含むガスをエッチングガスとして用いることが好ましい。或いは、ＣxＦy系ガス、ＣxＨyＦz系ガス、アルゴン（Ａｒ）のような不活性ガス、ＣＯ、及びＯ2ガスからなる群より選択される一つを含むエッチングガスを用いることもできる。
この際、必要に応じ、エッチング条件を調節することによって、パーシャルビアホール４１２内の有機物質膜４１４を全て除去しないである程度残しても良いし、ほとんどすべて除去しても良い。
【００９５】
図２５を参照すると、第２フォトレジストパターン４１６及び有機物質膜４１４を同時に除去する。第２フォトレジストパターン４１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。この際、ハードマスク層４０８ｂ上部及びパーシャルビアホール４１２内に存在する有機物質膜４１４も第２フォトレジストパターン４１６除去工程、例えばアッシング工程で共に除去される。第２フォトレジストパターン４１６及び有機物質膜４１４が除去されると、第２幅Ｗ2を有する開口部を備えたハードマスク層４０８ｂが露出する。
【００９６】
図２６を参照すると、ハードマスク層４０８ｂをエッチングマスクとして第２層間絶縁膜４０７ａ及び第１層間絶縁膜４０５をエッチングして、第２層間絶縁膜４０７ａに第２幅Ｗ2を有する配線領域４１８、および、第１層間絶縁膜４０５ａに前記第２幅Ｗ2よりは小さな第１幅Ｗ1を有するビアホール４１２ａを形成する。ここでのエッチングは、乾式エッチングであることが好ましい。
【００９７】
このようにして配線領域及びビアホールを形成した後、前記第１ストッパー膜４０４を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに行うことが好ましい。なおここで、ビアホール４１２ａを通して露出した第１ストッパー膜４０４をエッチングして除去する際、ハードマスク層４０８ｂも共にエッチングして除去してもよく、ハードマスク層４０８ｂを除去せずそのまま残して後続工程を進めてもよい。それ以外の段階については、前述した第１実施形態と同様に行われ、バリヤ層も同様のものが好ましく用いられるため、ここでの記載を省略する。
【００９８】
次に本発明の第３実施形態について説明する。本発明の第３実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が塗布された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【００９９】
図２７〜図３１は、本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【０１００】
図２７を参照すると、前述の第１実施形態と同様の方法によって、所定の導電層５０２が形成された半導体基板５００上にストッパー膜５０４、層間絶縁膜及びハードマスク層を順次に形成して、ハードマスク層上に第１幅Ｗ1を有し、ハードマスク層の上面を一部露出させる開口部を備えた第１フォトレジストパターン（図示せず）を形成して、前記第１フォトレジストパターンをエッチングマスクとしてハードマスク層及び層間絶縁膜の一部をエッチングして第１幅Ｗ1を有するパーシャルビアホール５１２を形成した後、前記第１フォトレジストパターンを除去する。ここで、導電層、ストッパー膜、層間絶縁膜、ハードマスク層を形成する物質の説明や好ましい種類等は、前述した第１実施形態の説明において記載されたものと同一のものが好ましく使用されるため、ここでの記載を省略する。ただし層間絶縁膜は、上述した中でも特に低誘電率を有するＳｉＯＣ膜で形成することが好ましい。
【０１０１】
また、第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じであることが好ましい。
【０１０２】
続いて、パーシャルビアホール５１２が形成されてた半導体基板５００上にパーシャルビアホールを埋め込むためにＳＯＧ膜５１４をスピンコーティング方法で形成する。この際、ＳＯＧ膜５１４を塗布した後、２５０℃〜３５０℃程度の温度で３０秒〜５分程度ベークを実施することが望ましい。ＳＯＧ膜５１４は、層間絶縁膜５０６ａに対して高い湿式エッチング選択比を有する物質で形成することが好ましく、例えば無機物である水素シルセスキオキサン（ＨＳＱ）膜またはＳｉＯ2膜であることが望ましい。ＨＳＱ膜で形成されたＳＯＧ膜５１４は、フッ化水素酸水溶液によるエッチング速度が非常に速い一方、層間絶縁膜５０６ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液にほとんどエッチングされないため、本発明において好ましい。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１０３】
図２８を参照すると、ＳＯＧ膜５１４が塗布された半導体基板上に、パーシャルビアホール５１２に対応するように位置する第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン５１６を形成する。続いて、第２フォトレジストパターン５１６をエッチングマスクとして、ＳＯＧ膜５１４及びハードマスク層５０８ａをエッチングする。この工程によって、層間絶縁膜５０６ａに形成されたパーシャルビアホール５１２が露出する。
【０１０４】
図２９を参照すると、第２フォトレジストパターン５１６をエッチングマスクとして、層間絶縁膜５０６ａ上部のＳＯＧ膜５１４及びハードマスク層５０８ａを乾式エッチングすることが好ましい。前記乾式エッチングはＣxＦy系ガス、ＣxＨyＦz系ガス、Ａｒのような不活性ガス、ＣＯ、ＣＯ2またはＯ2ガスを含むエッチングガスを用いることが好ましい。前記乾式エッチングは５〜５０ｍＴｏｒｒの圧力で、１０００Ｗ〜５０００Ｗ程度のパワーで１〜２分程度実施することが望ましい。必要に応じ、エッチング条件を調節することによって、前記エッチングの間にパーシャルビアホール５１２内に埋め込められたＳＯＧ膜５１４を全て除去しないである程度残しても良いし、ほとんどすべて除去しても良い。
【０１０５】
図３０を参照すると、第２フォトレジストパターン５１６を除去する。第２フォトレジストパターン５１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。
【０１０６】
続いて、ハードマスク層５０８ｂ上部及びパーシャルビアホール５１２内に形成されたＳＯＧ膜５１４ａを湿式エッチングして除去する。当該エッチングは、層間絶縁膜５０６ａに対するＳＯＧ膜５１４ａのエッチング速度が速く、ＳＯＧ膜５１４ａのみを選択的に除去できるエッチング液を用いることが好ましく、例えばフッ化水素酸水溶液を用いることが望ましい。ＨＳＱ膜のようなＳＯＧ膜５１４ａは、フッ化水素酸水溶液でエッチング速度が非常に速い一方、層間絶縁膜５０６ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液でほとんどエッチングされないため、本発明において好ましい。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１０７】
第２フォトレジストパターン５１６及びＳＯＧ膜５１４ａが除去されると、第２幅Ｗ2を有する開口部が形成されているハードマスク層５０８ｂが露出する。
【０１０８】
図３１を参照すると、ハードマスク層５０８ｂをエッチングマスクとして層間絶縁膜５０６ａをエッチングして、第２幅Ｗ2を有する配線領域５１８及び第１幅Ｗ1を有するビアホール５１２ａを同時に形成する。それ以外の段階については、前述した第１実施形態と同様に行われ、バリヤ層も同様のものが好ましく用いられるため、ここでの記載を省略する。
【０１０９】
次に本発明の第４実施形態について説明する。本発明の第４実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【０１１０】
図３２〜図３６は、本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【０１１１】
図３２を参照すると、前記第２実施形態と同様にして、所定の導電層６０２が形成された半導体基板６００上に第１ストッパー膜６０４、第１層間絶縁膜６０５、第２ストッパー膜６０６、第２層間絶縁膜及びハードマスク層を順次に形成して、ハードマスク層上に第１幅Ｗ1でハードマスク層の上面を一部露出させる開口部を有する第１フォトレジストパターン（図示せず）を形成する。続いて、前記第１フォトレジストパターンをエッチングマスクとしてハードマスク層、第２層間絶縁膜及び第２ストッパー膜６０６をエッチングしてパーシャルビアホール６１２を形成した後、前記第１フォトレジストパターンを除去する。ここで、導電層、第１ストッパー膜、第２ストッパー膜、第１層間絶縁膜、第２層間絶縁膜、ハードマスク層を形成する物質の定義や種類等は、前述した第２実施形態の説明において記載されたものと同一のものが好ましく使用されるため、ここでの記載を省略する。
【０１１２】
また、第２層間絶縁膜は、第２実施形態で述べた物質からなる膜のなかでも、ＳｉＯＣ膜であることがより好ましい。また、第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成されることが好ましい。
【０１１３】
続いて、パーシャルビアホール６１２が形成されている半導体基板６００上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜６１４をＳＯＧ膜をスピンコーティング方法で塗布する。この際、ＳＯＧ膜６１４を塗布した後、２５０℃〜３５０℃程度の温度で３０秒〜５分程度ベークを実施することが望ましい。ＳＯＧ膜６１４は第２層間絶縁膜６０７ａに対して高いエッチング選択比、特に高い湿式エッチング選択比を有する物質からなる膜、例えば無機物であるＨＳＱ膜またはＳｉＯ2膜であることが望ましい。ＨＳＱ膜で形成されたＳＯＧ膜６１４は、フッ化水素酸水溶液によるエッチング速度が非常に速い一方、第２層間絶縁膜６０７ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液でほとんどエッチングされないため、本発明において好ましい。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１１４】
図３３を参照すると、ＳＯＧ膜６１４が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン６１６を形成する。ここで第２開口部Ｈ2は、パーシャルビアホール６１２の位置に対応するように形成される。続いて、第２フォトレジストパターン６１６をエッチングマスクとして、ＳＯＧ膜６１４及びハードマスク層６０８ａをエッチングすると、第２層間絶縁膜６０７ａに形成されたパーシャルビアホール６１２が露出する。
【０１１５】
図３４を参照すると、第２フォトレジストパターン６１６をエッチングマスクとして第２層間絶縁膜６０７ａ上部のＳＯＧ膜６１４及びハードマスク層６０８ａを乾式エッチングする。前記乾式エッチングはＣxＦy系ガス、ＣxＨyＦz系ガス、Ａｒのような不活性ガス、ＣＯ、ＣＯ2またはＯ2ガスを含むエッチングガスを用いることが好ましい。前記乾式エッチングは５〜５０ｍＴｏｒｒの圧力で、１０００〜５０００Ｗ程度のパワーで１〜２分程度実施することが望ましい。必要に応じ、エッチング条件を調節することによって、前記エッチングの間にパーシャルビアホール６１２内に埋め込められたＳＯＧ膜６１４を全て除去しないである程度残しても良いし、ほとんどすべて除去してもよい。
【０１１６】
図３５を参照すると、第２フォトレジストパターン６１６を除去する。第２フォトレジストパターン６１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。
【０１１７】
続いて、ハードマスク層６０８ｂ上部及び前記パーシャルビアホール６１２内に形成されたＳＯＧ膜６１４ａを湿式エッチングして除去する。当該エッチングは、第２層間絶縁膜６０７ａに対するＳＯＧ膜６１４ａのエッチング速度が速く、ＳＯＧ膜６１４ａのみを選択的に除去できるエッチング液を用いることが好ましく、例えばフッ化水素酸水溶液を用いることが望ましい。ＨＳＱ膜のようなＳＯＧ膜６１４ａはフッ化水素酸水溶液でエッチング速度が非常に速い一方、第２層間絶縁膜６０７ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液でほとんどエッチングされない。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１１８】
第２フォトレジストパターン６１６及びＳＯＧ膜６１４ａが除去されると、第２幅Ｗ2を有する開口部が形成されているハードマスク層６０８ｂが露出する。
【０１１９】
図３６を参照すると、ハードマスク層６０８ｂをエッチングマスクとして第２層間絶縁膜６０７ａ及び第１層間絶縁膜６０５を乾式エッチングして、第２層間絶縁膜６０７ｂに第２幅Ｗ2を有する配線領域６１８、及び、第１層間絶縁膜６０５ａに前記第２幅Ｗ2よりは小さな第１幅Ｗ1を有するビアホール６１２ａを同時に形成する。
【０１２０】
このようにして配線領域及びビアホールを形成した後、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに行うことが好ましい。なおここで、ビアホール６１２ａを通して露出された第１ストッパー膜６０４をエッチングして除去する際、ハードマスク層６０８ｂも共にエッチングして除去しても良くハードマスク層６０８ｂを除去しないでそのまま残して後続工程をめても良い。それ以外の段階については、前述した第１実施形態と同様に行われ、バリヤ層も同様のものが好ましく用いられるため、ここでの記載を省略する。
【０１２１】
以上、本発明の望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【０１２２】
【発明の効果】
本発明の半導体素子の金属配線層形成方法によれば、層間絶縁膜（または第２層間絶縁膜及び第１層間絶縁膜）をエッチングして配線領域及びビアホールを形成する時に、ストッパー膜（または第１ストッパー膜）がエッチングされて導電層が外部に露出されることはない。したがって、第２フォトレジストパターン除去工程で導電層の上部に金属酸化物層が形成される、というような従来の問題を防止することができる。また、本発明はパーシャルビアホールを形成し、第２フォトレジストパターンを形成する前に、パーシャルビアホールを有機物または無機物で埋め込むために、第２フォトレジストパターンを形成する時にパーシャルビアホールの底にフォトレジストが残留してビアホールが開口されない、というような従来の問題を防止することができる。また、本発明は、パーシャルビアホールを形成し、第２フォトレジストパターンを形成する前に、パーシャルビアホールを有機物または無機物で埋め込むために、第２フォトレジストパターンのミスアラインが発生しても従来のようなビアホールのプロファイル不良を防止することができる。更に、本発明は第２フォトレジストパターンを除去した後でハードマスク層をエッチングマスクとして配線領域及びビアホールを形成するために、従来のような層間絶縁膜の表面にアッシング工程によって損傷を受けることを防止できる。
【図面の簡単な説明】
【図１】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図２】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図３】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図４】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図５】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図６】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図７】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図８】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図９】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１０】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１１】 本発明の第１実施例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１２】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１３】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１４】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１５】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１６】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１７】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１８】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１９】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２０】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２１】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２２】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２３】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２４】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２５】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２６】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２７】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２８】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２９】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３０】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３１】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３２】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３３】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３４】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３５】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３６】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【符号の説明】
１００、２００、３００、４００、５００、６００ 半導体基板、
１０２、２０２、３０２、４０２、５０２、６０２ 導電層、
１０４、２０４、３０４、５０４ ストッパー膜
４０４、６０４ 第１ストッパー膜、
４０６、６０６ 第２ストッパー膜
１０６、２０６、３０６、５０６ 層間絶縁膜
４０５、６０５ 第１層間絶縁膜、
４０７、６０７ 第２層間絶縁膜
２１０、３１２、４１２、５１２、６１２ パーシャルビアホール
１１０、１１０ａ、２１０ａ、３１２ａ、４１２ａ、５１２ａ、６１２ａ ビアホール
１１４、２１４、３１８、４１８、５１８、６１８ 配線領域
１１６ 金属酸化物層、
１０８、２０８、３１０、４１０ 第１フォトレジストパターン、
１１２、２１２、３１６、４１６、５１６、６１６ 第２フォトレジストパターン、
３０８、４０８、５０８、６０８ ハードマスク層、
３２２ 金属配線層、
３２４ ビアコンタクト、
５１４、６１４ ＳＯＧ膜、
Ｈ1 第１開口部、
Ｈ2 第２開口部、
Ｗ1 第１幅、
Ｗ2 第２幅。
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特にデュアルダマシン工程による半導体素子の金属配線層形成方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が増加するにつれて、多層配線構造を有する金属配線層が必要になり、半導体素子内で金属配線間の間隔が次第に狭くなってきている。これにより、同一層上で相互に隣接した金属配線層間または上下に隣接した各配線層間に存在する寄生抵抗（Ｒ）及びキャパシタンス（Ｃ）が半導体のパフォーマンスに影響を及ぼす可能性が問題になっている。
【０００３】
このような金属配線システムにおいて、寄生抵抗及びキャパシタンスは、ＲＣ遅延によって素子の電気的性能を劣化させる。また、配線層間に存在する寄生抵抗及びキャパシタンスは、チップの総電力消耗量を増やして信号漏れ量を増やす。
【０００４】
したがって、超高集積半導体素子において、ＲＣが小さな多層配線技術を開発することが非常に重要な課題である。
【０００５】
ＲＣが小さな高性能の多層配線構造を形成するためには、比抵抗の低い金属を用いて配線層を形成したり、誘電率が低い絶縁膜を用いたりする必要がある。そこで、金属配線層における抵抗を低めるための、金属配線層を形成する金属材料として、比抵抗の低い金属、例えば銅を用いる研究が現在活発に進められている。
【０００６】
銅配線はフォトエッチング技術によって直接パターニングして得ることはむずかしい。したがって、銅配線を形成するためにデュアルダマシン工程が主に利用される。
【０００７】
図１〜図５は、従来の半導体素子の金属配線層形成方法の一例を、工程順序に沿って示した断面図である。
【０００８】
図１を参照すると、所定の導電層１０２が形成された半導体基板１００上にストッパー膜１０４を形成する。
【０００９】
続いて、ストッパー膜１０４上に層間絶縁膜１０６を形成する。
【００１０】
次に、層間絶縁膜１０６上に第１幅Ｗ1を有して層間絶縁膜１０６の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン１０８を形成する。この第１フォトレジストパターン１０８は、層間絶縁膜１０６上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像することによって形成される。
【００１１】
図２を参照すると、第１フォトレジストパターン１０８をエッチングマスクとして層間絶縁膜１０６をエッチングする。前記エッチングはストッパー膜１０４が露出されるまで実施する。前記エッチングによって層間絶縁膜１０６ａに第１幅Ｗ1を有するビアホール１１０が形成される。
【００１２】
次に、第１フォトレジストパターン１０８を通常の方法、例えばアッシング工程を利用して除去する。
【００１３】
図３を参照すると、ビアホール１１０が形成されている層間絶縁膜１０６ａ上に前記第１幅Ｗ1より大きな第２幅Ｗ2を有して層間絶縁膜１０６ａを一部露出させる第２開口部Ｈ2を備えた第２フォトレジストパターン１１２を形成する。第２開口部Ｈ2の位置はビアホール１１０の位置に対応するように形成される。
【００１４】
図４を参照すると、第２フォトレジストパターン１１２をエッチングマスクとして前記層間絶縁膜１０６ａを乾式エッチングする。前記エッチングによって、層間絶縁膜１０６ｂ内に第２幅Ｗ2を有する配線領域１１４が形成され、配線領域１１４の下部には導電層１０２と配線領域１１４を連結するための第１幅Ｗ1を有するビアホール１１０ａが形成される。しかし、前記エッチングを行っている間に、ビアホール（１１０；図３参照）を通して露出しているストッパー膜１０４も共にエッチングされて、導電層１０２が外部に露出してしまう。層間絶縁膜１０６ｂはストッパー膜１０４ａに対して高いエッチング選択比を有する物質を用いたとしても、前記層間絶縁膜１０６ａエッチング時にビアホール（１１０；図３参照）を通して露出しているストッパー膜１０４も所定速度でエッチングされる。したがって、層間絶縁膜１０６ｂのエッチングが完了した後には露出しているストッパー膜１０４が完全にエッチングされて導電層１０２がエッチング雰囲気に露出される場合もありうる。導電層１０２、例えば銅配線層がエッチング雰囲気に露出されると、側壁に沿ってハードポリマー（図示せず）が形成されることがある。前記ハードポリマーはその除去が容易でない短所がある。このような現像は、エッチングしなければならない層間絶縁膜１０６ａの深さが深く、ストッパー膜１０４ａの厚さが薄く、層間絶縁膜１０６ｂに対するストッパー膜１０４ａのエッチング選択比が小さい場合に、より一層顕著である。
【００１５】
図５を参照すると、第２フォトレジストパターン１１２をアッシング工程を利用して除去する。一般的にアッシング工程は酸素系プラズマを用いる。したがって、第２フォトレジストパターン１１２除去工程の間、すなわちアッシング工程の間に露出している導電層１０２が酸素と結合して金属酸化物層１１６が形成される。金属酸化物層１１６が形成されると、電気抵抗が急激に上昇するようになって配線領域１１４及びビアホール１１０ａ内に導電物質が埋め込まれても金属配線（図示せず）と導電層１０２とが電気的に連結されずに浮き上がる現象、すなわちリフティング現象が生じる場合もある。また、配線領域１１４及びビアホール１１０ａを形成した後で酸素系プラズマによるアッシング工程を行った場合、層間絶縁膜１０６ｂの表面に前記アッシング工程による損傷が生じる。具体的には、前記アッシング工程によりＨ2Ｏ、−ＯＨ（水酸基）、ＣＯ2、Ｈ2などが誘導されて層間絶縁膜１０６ｂの表面に固着する現象が起こる。この現象は層間絶縁膜１０６ｂの誘電率を急激に上昇させる原因となる。
【００１６】
図６〜９は、従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って示した断面図である。
【００１７】
図６を参照すると、所定の導電層２０２が形成された半導体基板２００上にストッパー膜２０４を形成する。
【００１８】
続いて、ストッパー膜２０４上に層間絶縁膜２０６を形成する。
【００１９】
次に、層間絶縁膜２０６上に第１幅Ｗ1を有して層間絶縁膜２０６の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン２０８を形成する。すなわち、層間絶縁膜２０６上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第１フォトレジストパターン２０８を形成する。
【００２０】
図７を参照すると、第１フォトレジストパターン２０８をエッチングマスクとして一部の層間絶縁膜２０６をエッチングする。前記エッチングは層間絶縁膜２０６の一部のみをエッチングして、所定厚さの層間絶縁膜２０６をエッチングしないで残す。前記エッチングによって層間絶縁膜２０６ａに第１幅Ｗ1を有するパーシャルビアホール２１０が形成される。
【００２１】
次に、第１フォトレジストパターン２０８を通常の方法、例えばアッシング工程を利用して除去する。
【００２２】
図８Ａを参照すると、パーシャルビアホール２１０が形成されている層間絶縁膜２０６ａ上に前記第１幅Ｗ1より大きな第２幅Ｗ2を有し、層間絶縁膜２０６ａを一部露出させる第２開口部Ｈ2を備えた第２フォトレジストパターン２１２を形成する。第２開口部Ｈ2の位置はパーシャルビアホール２１０の位置に対応するように形成する。しかし、層間絶縁膜２０６ａ上に第２フォトレジストパターン２１２を形成する時、パーシャルビアホール２１０の底にフォトレジスト（図中、ビアホール内の２１２で示す部分）が残留する場合がある。パーシャルビアホール２１０の底に残留したフォトレジストは、後続の層間絶縁膜２０６ａのエッチング時、エッチングに対するバリヤとして作用し、残りの層間絶縁膜２０６ａをエッチングした後、底が開口していないビアホールが形成されてしまう。これについては後で詳述する。
【００２３】
一方、図８Ｂはミスアラインされている第２フォトレジストパターンの例を図示したものである。また、図示されていないが、図８Ａを参照して説明したように、この場合にもパーシャルビアホール２１０の底にフォトレジストが残留する場合がある。
【００２４】
図９Ａを参照すると、第２フォトレジストパターン２１２をエッチングマスクとして層間絶縁膜２０６ａを乾式エッチングする。前記エッチングによって、層間絶縁膜２０６ｂ内に第２幅Ｗ2を有する配線領域２１４が形成され、配線領域２１４の下部には導電層２０２と配線領域２１４を連結するための第１幅Ｗ1を有するビアホール２１０ａが形成される。しかし、前記エッチングの間にパーシャルビアホール（２１０；図８Ａ参照）の底に残留したフォトレジスト（図中、ビアホール内の２１２で示す部分）は前記エッチングに対してバリヤとして作用する。したがって、パーシャルビアホール（２１０；図８Ａ参照）の下部に存在する層間絶縁膜２０６ｂはそれ以上エッチングされず、結局開口していないビアホール２１０ａが生じる。
【００２５】
一方、図９Ｂは、ミスアラインされている第２フォトレジストパターン２１２が形成された場合、ミスアラインされた第２フォトレジストパターン２１２をエッチングマスクとして層間絶縁膜２０６ａをエッチングして、配線領域２１４及びビアホール２１０ａを形成した状態を図示したものである。図９Ｂに示したように、ミスアラインが発生した場合、ビアホール２１０ａの幅は第１幅Ｗ1より狭くなってしまい、ビアホール２１０ａのプロファイルが不良になる。また、図９Ａを参照して説明したように、パーシャルビアホール（２１０；図８Ｂ参照）の底にフォトレジストが残留する場合には、開口していないビアホール（図示せず）が形成される場合もある。
【００２６】
図１０Ａは、未開口のビアホールを有した金属配線層の例を示したものである。図９Ａと図１０Ａとを参照すると、第２フォトレジストパターン２１２を、アッシング工程を利用して除去する。前記アッシング工程中にビアホール（２１０ａ；図９Ａ参照）内に残っているフォトレジスト２１２も共に除去される。しかし、前述したように、開口していないビアホール２１０ａが形成され、配線領域２１４と導電層２０２とが連結されなくなる。また、配線領域２１４及びビアホール２１０ａを形成した後で酸素系プラズマによるアッシング工程を行った場合、層間絶縁膜２０６ｂの表面に前記アッシング工程による損傷が生じる。具体的には、アッシング工程によりＨ2Ｏ、−ＯＨ、ＣＯ2、Ｈ2などが誘導されて、層間絶縁膜２０６ｂの表面に固着する現象が起こる。この現象は層間絶縁膜２０６ｂの誘電率を急激に上昇させる原因となる。
【００２７】
一方、図１０Ｂは、第２フォトレジストパターン２１２のミスアラインが発生した場合、第２フォトレジストパターン２１２が除去された後の状態を図示したものである。図１０Ｂに示したように、第１幅Ｗ1より小さな幅を有するビアホール２１０ａが形成されてビアホール２１０ａのプロファイルが不良になる。また、前述したように、パーシャルビアホール（２１０；図８Ｂ参照）の底にフォトレジストが残留する場合には、開口していないビアホール（図示せず）が形成されて配線領域２１４と導電層２０２とが連結されない場合もある。
【００２８】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、層間絶縁膜をエッチングして配線領域及びビアホールを形成する時に、ストッパー膜がエッチングされて導電層が外部に露出されることによって、第２フォトレジストパターン除去工程で導電層の上部に金属酸化物層が形成される問題を防止でき、アッシング工程による損傷を防止でき、また第２フォトレジストパターンを形成する時に、パーシャルビアホール内にフォトレジストが残留してビアホールが開口されない問題を解決することができ、第２フォトレジストパターンのミスアラインが発生してもビアホールのプロファイル不良の発生を防止できる、半導体素子の金属配線層形成方法を提供することである。
【００２９】
【課題を解決するための手段】
従って本発明の第１は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に、前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に、前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする半導体素子の金属配線層形成方法である。
【００３０】
さらに本発明の第１において、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じであるであることが好ましい。
【００３１】
さらに本発明の第１において、前記導電層は銅配線層で形成されることが好ましい。
【００３２】
さらに本発明の第１において、前記ストッパー膜は、前記層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜で形成されることが好ましい。
【００３３】
さらに本発明の第１において、前記層間絶縁膜は、前記ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的には、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜で形成されることが好ましい。
【００３４】
さらに本発明の第１において、前記ハードマスク層は、前記層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜で形成されることが好ましい。
【００３５】
さらに本発明の第１において、前記有機物質膜は下部反射防止膜で形成されることが好ましい。
【００３６】
さらに本発明の第１において、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＯ2を含むガスもしくはＮ2及びＨ2を含むガスを用いるか、または、ＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯ及びＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００３７】
さらに本発明の第１において、配線領域及びビアホールを形成する段階以後に、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００３８】
また本発明の第２は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする金属配線層形成方法である。
【００３９】
さらに本発明の第２において、前記導電層は銅配線層で形成されることが好ましい。
【００４０】
さらに本発明の第２において、前記第１ストッパー膜は、前記第１層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましく、前記第２ストッパー膜は、前記第２層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００４１】
さらに本発明の第２において、前記第１層間絶縁膜または前記第２層間絶縁膜はそれぞれ、前記第１ストッパー膜または前記第２ストッパー膜、及び、前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的には、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜で形成されることが好ましい。
【００４２】
さらに本発明の第２において、前記第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成されることが好ましい。
【００４３】
さらに本発明の第２において、前記ハードマスク層は、前記第２層間絶縁膜及び前記第１層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００４４】
さらに本発明の第２において、前記有機物質膜は下部反射防止膜で形成されることが好ましい。
【００４５】
さらに本発明の第２において、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＯ2を含むガスもしくはＮ2及びＨ2を含むガス、または、ＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯおよびＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００４６】
さらに本発明の第２において、配線領域及びビアホールを形成する段階以後に、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００４７】
また本発明の第３は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が塗布された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする金属配線層形成方法である。
【００４８】
さらに本発明の第３において、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じであることが好ましい。
【００４９】
さらに本発明の第３において、前記導電層は銅配線層で形成されることが好ましい。
【００５０】
さらに本発明の第３において、前記ストッパー膜は、前記層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれか一つを含むことが好ましい。
【００５１】
さらに本発明の第３において、前記層間絶縁膜は、前記ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的にはＳｉＯＣ膜であることが好ましい。
【００５２】
さらに本発明の第３において、前記ハードマスク層は、前記層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成されることが好ましい。
【００５３】
さらに本発明の第３において、前記ＳＯＧ膜は、前記層間絶縁膜と高いエッチング選択比を有する無機物である水素シルセスキオキサン膜またはＳｉＯ2膜のいずれかで形成されることが好ましく、前記ＳＯＧ膜の湿式エッチングは、前記層間絶縁膜に対して前記ＳＯＧ膜のみを選択的にエッチングすることができるフッ化水素酸水溶液を用いることが好ましい。
【００５４】
さらに本発明の第３において、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯ、ＣＯ2およびＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００５５】
さらに本発明の第３において、配線領域及びビアホールを形成する段階以後に、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００５６】
また本発明の第４は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする金属配線層形成方法である。
【００５７】
さらに本発明の第４において、前記導電層は銅配線層で形成されることが好ましい。
【００５８】
さらに本発明の第４において、前記第１ストッパー膜は、前記第１層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００５９】
さらに本発明の第４において、前記第２ストッパー膜は、前記第２層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成されることが好ましい。
【００６０】
さらに本発明の第４において、前記第１層間絶縁膜は、前記第１ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的には、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜であることが好ましく、前記第２層間絶縁膜は、前記第２ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましく、具体的にはＳｉＯＣ膜であることが好ましい。
【００６１】
さらに本発明の第４において、前記第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成されることが好ましい。
【００６２】
さらに本発明の第４において、前記ハードマスク層は、前記第２層間絶縁膜及び前記第１層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成されることが好ましい。
【００６３】
さらに本発明の第４において、前記ＳＯＧ膜は、前記第２層間絶縁膜と高いエッチング選択比を有する無機物質である水素シルセスキオキサン膜またはＳｉＯ2膜のいずれかで形成されることが好ましく、前記ＳＯＧ膜の湿式エッチングは、前記第２層間絶縁膜に対して前記ＳＯＧ膜のみを選択的にエッチングできるフッ化水素酸水溶液を用いることが好ましい。
【００６４】
さらに本発明の第４において、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣxＦy系ガス、ＣxＨyＦz系ガス、不活性ガス、ＣＯ、ＣＯ2及びＯ2ガスからなる群より選択される一つを含むガスを用いることが好ましい。
【００６５】
さらに本発明の第４において、配線領域及びビアホールを形成する段階以後に、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含むことが好ましく、前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成されることが好ましい。
【００６６】
【発明の実施の形態】
以下、添付された図面を参照しながら本発明の望ましい実施形態を詳細に説明する。しかし、本発明はこれら実施形態に限定されるものではなく、当業者によって多様な他の形態に変形することができる。また、以下の説明で示されるある層が他の層の上に存在すると記述される時、これは他の層の真上に存在する場合、または、その間に第３の層が介在される場合のいずれをも含む。また、図面において、各層の厚さや大きさは、説明の便宜上及び明確性のために誇張されて記載されてある。また図面上で同一符号は同一な要素を示すものとする。
【００６７】
まず本発明の第１実施形態について説明する。本発明の第１実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【００６８】
図１１〜図１９は、本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【００６９】
図１１を参照すると、所定の導電層３０２が形成された半導体基板３００上にストッパー膜３０４を形成する。ここで導電層３０２は、半導体基板３００に形成された不純物ドーピング領域、銅配線層またはその他異なる金属配線層で有り得、なかでも銅配線層が好ましい。また、ストッパー膜３０４は、その上部に形成される層間絶縁膜３０６と高いエッチング選択比を有する物質で形成することが好ましく、層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素（Ｓｉ3Ｎ4）膜または炭化ケイ素（ＳｉＣ）膜で形成することが望ましい。
【００７０】
続いて、ストッパー膜３０４上に層間絶縁膜３０６を形成し、前記層間絶縁膜３０６上にハードマスク層３０８を形成する。層間絶縁膜３０６は、ストッパー膜３０４およびハードマスク層３０８に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成されることが好ましい。前記層間絶縁膜３０６として例えば、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ（リン含有ケイ酸塩ガラス）膜、ＢＰＳＧ膜（ホウ素リン含有ケイ酸ガラス）、ＵＳＧ（アンドープケイ酸塩ガラス）膜、ＦＳＧ（フッ素ドープケイ酸塩ガラス）膜、ＨＤＰ（高密度プラズマ）膜、ＰＥ−ＴＥＯＳ（plasma enhanced-tetra ethyl ortho silicate）膜またはＳＯＧ（Spin on Glass）膜のような低誘電率を有する物質膜で形成することが好ましい。なお、ＳＯＧ膜の材料としては、水素シルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）などが好ましく用いられる。またハードマスク層３０８は、上述のような層間絶縁膜３０６に対して高いエッチング選択比を有する物質で形成されていればよく、例えば窒化ケイ素膜または炭化ケイ素膜で形成することが好ましい。ここで窒化ケイ素膜とは、例えばＳｉＮ、Ｓｉ3Ｎ4、Ｓｉ2Ｎ3などから形成される膜であり、なかでもＳｉ3Ｎ4膜が好ましい。以下、窒化ケイ素膜と記載されていた場合、同様の定義である。
【００７１】
続いて、ハードマスク層３０８上に第１幅Ｗ1を有してハードマスク層３０８の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン３１０を形成する。具体的にこの第１フォトレジストパターンは、ハードマスク層３０８上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像することによって形成されることが好ましい。
【００７２】
図１２を参照すると、第１フォトレジストパターン３１０をエッチングマスクとして、ハードマスク層３０８及び層間絶縁膜３０６の一部をエッチングして第１幅を有するパーシャルビアホール３１２を形成する。この際、層間絶縁膜３０６ａは、所定厚さをエッチングしないで残すことが好ましい。さらに好ましくは、エッチングされた層間絶縁膜３０６ａの深さ、すなわちパーシャルビアホール３１２の深さと、エッチングされないで残った層間絶縁膜３０６ａの厚さとは、実質的に同じになるように形成することが好ましい。前記エッチングによって、層間絶縁膜３０６ａに第１幅Ｗ1を有するパーシャルビアホール３１２が形成される。
【００７３】
次に、第１フォトレジストパターン３１０を除去する。除去は従来周知の方法を用いることができ、例えばアッシング工程を利用して除去できる。
【００７４】
図１３を参照すると、パーシャルビアホール３１２が形成された半導体基板３００上に前記パーシャルビアホール３１２を埋め込むために有機物質膜３１４を塗布する。有機物質膜３１４はパーシャルビアホール３１２内にのみ形成される場合もあり、ハードマスク層３０８ａ上にも薄く形成される場合もある。有機物質膜３１４は、下部反射防止膜（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ；以下、ＢＡＲＣ膜と称する）で形成されることが望ましい。ＢＡＲＣ膜としては、有機物質で形成された膜が好ましく用いられ、従来周知の有機物質膜が使用可能である。有機物質膜３１４はスピンコーティング方法によって形成できる。この際、スピンコータの回転数は１０００〜５０００ｒｐｍ程度が望ましい。例えばスピンコーティング方法で有機物質膜３１４を塗布した後、１００℃〜１５０℃程度の温度でベークを実施することが好ましい。
【００７５】
図１４を参照すると、ハードマスク層３０８ａ上にも有機物質膜が形成されている場合について説明すれば、前記パーシャルビアホール３１２に対応するように位置する前記第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン３１６を形成する。第２開口部Ｈ2は、パーシャルビアホール３１２の位置に対応するように、パーシャルビアホール３１２の上部に位置させる。
【００７６】
図１５を参照すると、第２フォトレジストパターン３１６をエッチングマスクとして層間絶縁膜３０６ａ上部の有機物質膜３１４及びハードマスク層３０８ａを乾式エッチングする。前記乾式エッチングとしては、Ｏ2を含むガス、または、Ｎ2及びＨ2を含むガスをエッチングガスとして用いることが好ましい。或いは、ＣxＦy系ガス、ＣxＨyＦz系ガス、アルゴン（Ａｒ）のような不活性ガス、ＣＯ、及びＯ2ガスからなる群より選択される一つを含むエッチングガスを用いることもできる。この際、パーシャルビアホール３１２内の有機物質膜３１４も、前記エッチングによって、ある程度は除去され得る。
【００７７】
図１６を参照すると、第２フォトレジストパターン３１６及び前記有機物質膜３１４を同時に除去する。第２フォトレジストパターン３１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。この際、ハードマスク層３０８ｂ上部及びパーシャルビアホール３１２内に存在する有機物質膜３１４も第２フォトレジストパターン３１６除去工程、例えばアッシング工程で共に除去される。第２フォトレジストパターン３１６及び有機物質膜３１４が除去されると、第２幅Ｗ2を有する開口部を備えたハードマスク層３０８ｂが露出する。
【００７８】
図１７を参照すると、前記ハードマスク層３０８ｂをエッチングマスクとして前記層間絶縁膜３０６ａをエッチングして、第２幅を有する配線領域３１８および第１幅を有するビアホール３１２ａを形成する。すなわち、層間絶縁膜３０６ａ内に、第２幅Ｗ2を有する配線領域３１８を形成して、配線領域３１８の下部には前記第２幅Ｗ2よりは小さな第１幅Ｗ1を有するビアホール３１２ａを形成する。一方、ハードマスク層３０８ｂをエッチングマスクとして用いるのでハードマスク層３０８ｂは、層間絶縁膜３０６ａのエッチングの間を耐え得るのに十分な厚さを有していることが好ましい。なお、ここでのエッチングは乾式エッチングであることが好ましい。
【００７９】
このようにして配線領域及びビアホールを形成した後、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに行うことが好ましい。
【００８０】
詳述すれば、まず、ビアホール３１２ａを通して露出した前記ストッパー膜３０４を除去する。除去は、従来周知の方法でなされるが、好ましくはエッチングして除去することである。この際、ハードマスク層３０８ｂも共にエッチングして除去できるが、或いは、ハードマスク層３０８ｂを除去せずそのまま残して後続工程を進める場合もある。ここではハードマスク層３０８ｂをそのまま残して後続工程を進める場合を説明する。
【００８１】
図１８を参照すると、ストッパー膜３０４が除去された半導体基板３００上に、段差に沿ってバリヤ層３２０を形成する。バリヤ層３２０は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成することが望ましい。
【００８２】
図１９を参照すると、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域３１８及び前記ビアホール３１２ａ内に前記導電物質を埋め込む。続いて、導電物質が蒸着された半導体基板３００を化学機械的研磨（以下、ＣＭＰと称する）し、平坦化する。この際、ハードマスク層３０８ｂ上にあるバリヤ層３２０もＣＭＰによって除去される。前記ＣＭＰによって、配線領域３１８内に金属配線層３２２が形成されて、ビアホール３１２ａ内には半導体基板３００にある導電層３０２と前記金属配線層３２２とを連結するビアコンタクト３２４が形成される。一方、ハードマスク層３０８ｂは、前記平坦化を層間絶縁膜３０６ｂが露出するまで実施することにより除去できるが、或いは、除去しないでそのまま残しても良い。
【００８３】
次に本発明の第２実施形態について説明する。本発明の第２実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【００８４】
図２０〜図２６は、本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【００８５】
図２０を参照すると、所定の導電層４０２が形成された半導体基板４００上に第１ストッパー膜４０４を形成する。ここで導電層４０２は、半導体基板４００に形成された不純物ドーピング領域、銅配線層またはその他異なる金属配線層で有り得、特に銅配線層が好ましい。第１ストッパー膜４０４は、その上部に形成される第１層間絶縁膜４０５に対して高いエッチング選択比を有する物質で形成することが好ましく、第１層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素（Ｓｉ3Ｎ4、以下同様）または炭化ケイ素（ＳｉＣ、以下同様）で形成することが望ましい。
【００８６】
続いて、第１ストッパー膜４０４上に第１層間絶縁膜４０５を形成する。第１層間絶縁膜４０５は、第１ストッパー膜４０４に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜であることが好ましく、例えば、第１実施形態の説明において記載したものと同様に、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜のような低誘電率を有する物質膜で形成することが望ましい。
【００８７】
続いて、第１層間絶縁膜４０５上に第２ストッパー膜４０６を形成する。第２ストッパー膜４０６は、その上部に形成される第２層間絶縁膜４０７に対して高いエッチング選択比を有する物質で形成することが好ましく、第２層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素または炭化ケイ素膜で形成することが望ましい。
【００８８】
次に、第２ストッパー膜４０６上に第２層間絶縁膜４０７を形成し、前記第２層間絶縁膜４０７上にハードマスク層４０８を形成する。。第２層間絶縁膜４０７は、第２ストッパー膜４０６及び前記ハードマスク層４０８に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜であることが好ましく、例えば、第１実施形態の説明において記載したものと同様に、ＳｉＯＣ膜、多孔性ＳｉＯ2膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜のような低誘電率を有する物質膜で形成することが望ましい。ハードマスク層４０８は、第２層間絶縁膜４０７及び第１層間絶縁膜４０５に対して高いエッチング選択比を有する物質で形成することが好ましく、第２層間絶縁膜を形成する物質によって適宜選択することが好ましい。例えば窒化ケイ素膜または炭化ケイ素膜で形成することが望ましい。なお、第２層間絶縁膜４０７は第１層間絶縁膜４０５と異なる物質膜で形成できるが、第１層間絶縁膜４０５と同一な物質膜で形成することが望ましい。
【００８９】
続いて、ハードマスク層４０８上に第１幅Ｗ1を有してハードマスク層４０８の上面を一部露出させる第１開口部Ｈ1を備えた第１フォトレジストパターン４１０を形成する。具体的に第１フォトレジストパターン４１０は、ハードマスク層４０８上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第１フォトレジストパターン４１０を形成することが好ましい。
【００９０】
図２１を参照すると、第１フォトレジストパターン４１０をエッチングマスクとしてハードマスク層４０８、第２層間絶縁膜４０７及び第２ストッパー膜４０６をエッチングして、第２層間絶縁膜４０７ａに、第１幅Ｗ1を有するパーシャルビアホール４１２を形成する。
【００９１】
次に、第１フォトレジストパターン４１０を除去する。第１フォトレジストパターン４１０の除去は、通常の方法、例えばアッシング工程を利用して除去できる。
【００９２】
図２２を参照すると、パーシャルビアホール４１２が形成された半導体基板４００上に、前記パーシャルビアホール４１２を埋め込むために有機物質膜４１４を塗布する。ここで有機物質膜４１４は、パーシャルビアホール４１２内にのみ形成される場合もあり、ハードマスク層４０８ａ上にも薄く形成される場合もある。有機物質膜４１４はＢＡＲＣ膜で形成することが望ましい。ＢＡＲＣ膜の好ましい例は上記第１の実施形態と同様である。有機物質膜４１４はスピンコーティング方法によって形成できる。この際、スピンコータの回転数は１０００〜５０００ｒｐｍ程度が望ましい。例えばスピンコーティング方法で有機物質膜４１４を塗布した後、１００℃〜１５０℃程度の温度でベークを実施することが好ましい。
【００９３】
図２３を参照すると、ハードマスク層４０８ａ上にも有機物質膜が形成されている場合について説明すれば、有機物質膜４１４が形成されている半導体基板４００上に、前記パーシャルビアホールに対応するように位置する前記第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン４１６を形成する。第２開口部Ｈ2はパーシャルビアホール４１２の位置に対応するように、パーシャルビアホール４１２の上部に位置させる。
【００９４】
図２４を参照すると、第２フォトレジストパターン４１６をエッチングマスクとして第２層間絶縁膜４０７ａ上部の有機物質膜４１４及び前記ハードマスク層４０８ａをエッチングする。ここでのエッチングは、乾式エッチングであることが好ましい。前記エッチングにおいては、Ｏ2を含むガス、または、Ｎ2及びＨ2を含むガスをエッチングガスとして用いることが好ましい。或いは、ＣxＦy系ガス、ＣxＨyＦz系ガス、アルゴン（Ａｒ）のような不活性ガス、ＣＯ、及びＯ2ガスからなる群より選択される一つを含むエッチングガスを用いることもできる。
この際、必要に応じ、エッチング条件を調節することによって、パーシャルビアホール４１２内の有機物質膜４１４を全て除去しないである程度残しても良いし、ほとんどすべて除去しても良い。
【００９５】
図２５を参照すると、第２フォトレジストパターン４１６及び有機物質膜４１４を同時に除去する。第２フォトレジストパターン４１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。この際、ハードマスク層４０８ｂ上部及びパーシャルビアホール４１２内に存在する有機物質膜４１４も第２フォトレジストパターン４１６除去工程、例えばアッシング工程で共に除去される。第２フォトレジストパターン４１６及び有機物質膜４１４が除去されると、第２幅Ｗ2を有する開口部を備えたハードマスク層４０８ｂが露出する。
【００９６】
図２６を参照すると、ハードマスク層４０８ｂをエッチングマスクとして第２層間絶縁膜４０７ａ及び第１層間絶縁膜４０５をエッチングして、第２層間絶縁膜４０７ａに第２幅Ｗ2を有する配線領域４１８、および、第１層間絶縁膜４０５ａに前記第２幅Ｗ2よりは小さな第１幅Ｗ1を有するビアホール４１２ａを形成する。ここでのエッチングは、乾式エッチングであることが好ましい。
【００９７】
このようにして配線領域及びビアホールを形成した後、前記第１ストッパー膜４０４を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに行うことが好ましい。なおここで、ビアホール４１２ａを通して露出した第１ストッパー膜４０４をエッチングして除去する際、ハードマスク層４０８ｂも共にエッチングして除去してもよく、ハードマスク層４０８ｂを除去せずそのまま残して後続工程を進めてもよい。それ以外の段階については、前述した第１実施形態と同様に行われ、バリヤ層も同様のものが好ましく用いられるため、ここでの記載を省略する。
【００９８】
次に本発明の第３実施形態について説明する。本発明の第３実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が塗布された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【００９９】
図２７〜図３１は、本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【０１００】
図２７を参照すると、前述の第１実施形態と同様の方法によって、所定の導電層５０２が形成された半導体基板５００上にストッパー膜５０４、層間絶縁膜及びハードマスク層を順次に形成して、ハードマスク層上に第１幅Ｗ1を有し、ハードマスク層の上面を一部露出させる開口部を備えた第１フォトレジストパターン（図示せず）を形成して、前記第１フォトレジストパターンをエッチングマスクとしてハードマスク層及び層間絶縁膜の一部をエッチングして第１幅Ｗ1を有するパーシャルビアホール５１２を形成した後、前記第１フォトレジストパターンを除去する。ここで、導電層、ストッパー膜、層間絶縁膜、ハードマスク層を形成する物質の説明や好ましい種類等は、前述した第１実施形態の説明において記載されたものと同一のものが好ましく使用されるため、ここでの記載を省略する。ただし層間絶縁膜は、上述した中でも特に低誘電率を有するＳｉＯＣ膜で形成することが好ましい。
【０１０１】
また、第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じであることが好ましい。
【０１０２】
続いて、パーシャルビアホール５１２が形成されてた半導体基板５００上にパーシャルビアホールを埋め込むためにＳＯＧ膜５１４をスピンコーティング方法で形成する。この際、ＳＯＧ膜５１４を塗布した後、２５０℃〜３５０℃程度の温度で３０秒〜５分程度ベークを実施することが望ましい。ＳＯＧ膜５１４は、層間絶縁膜５０６ａに対して高い湿式エッチング選択比を有する物質で形成することが好ましく、例えば無機物である水素シルセスキオキサン（ＨＳＱ）膜またはＳｉＯ2膜であることが望ましい。ＨＳＱ膜で形成されたＳＯＧ膜５１４は、フッ化水素酸水溶液によるエッチング速度が非常に速い一方、層間絶縁膜５０６ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液にほとんどエッチングされないため、本発明において好ましい。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１０３】
図２８を参照すると、ＳＯＧ膜５１４が塗布された半導体基板上に、パーシャルビアホール５１２に対応するように位置する第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン５１６を形成する。続いて、第２フォトレジストパターン５１６をエッチングマスクとして、ＳＯＧ膜５１４及びハードマスク層５０８ａをエッチングする。この工程によって、層間絶縁膜５０６ａに形成されたパーシャルビアホール５１２が露出する。
【０１０４】
図２９を参照すると、第２フォトレジストパターン５１６をエッチングマスクとして、層間絶縁膜５０６ａ上部のＳＯＧ膜５１４及びハードマスク層５０８ａを乾式エッチングすることが好ましい。前記乾式エッチングはＣxＦy系ガス、ＣxＨyＦz系ガス、Ａｒのような不活性ガス、ＣＯ、ＣＯ2またはＯ2ガスを含むエッチングガスを用いることが好ましい。前記乾式エッチングは５〜５０ｍＴｏｒｒの圧力で、１０００Ｗ〜５０００Ｗ程度のパワーで１〜２分程度実施することが望ましい。必要に応じ、エッチング条件を調節することによって、前記エッチングの間にパーシャルビアホール５１２内に埋め込められたＳＯＧ膜５１４を全て除去しないである程度残しても良いし、ほとんどすべて除去しても良い。
【０１０５】
図３０を参照すると、第２フォトレジストパターン５１６を除去する。第２フォトレジストパターン５１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。
【０１０６】
続いて、ハードマスク層５０８ｂ上部及びパーシャルビアホール５１２内に形成されたＳＯＧ膜５１４ａを湿式エッチングして除去する。当該エッチングは、層間絶縁膜５０６ａに対するＳＯＧ膜５１４ａのエッチング速度が速く、ＳＯＧ膜５１４ａのみを選択的に除去できるエッチング液を用いることが好ましく、例えばフッ化水素酸水溶液を用いることが望ましい。ＨＳＱ膜のようなＳＯＧ膜５１４ａは、フッ化水素酸水溶液でエッチング速度が非常に速い一方、層間絶縁膜５０６ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液でほとんどエッチングされないため、本発明において好ましい。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１０７】
第２フォトレジストパターン５１６及びＳＯＧ膜５１４ａが除去されると、第２幅Ｗ2を有する開口部が形成されているハードマスク層５０８ｂが露出する。
【０１０８】
図３１を参照すると、ハードマスク層５０８ｂをエッチングマスクとして層間絶縁膜５０６ａをエッチングして、第２幅Ｗ2を有する配線領域５１８及び第１幅Ｗ1を有するビアホール５１２ａを同時に形成する。それ以外の段階については、前述した第１実施形態と同様に行われ、バリヤ層も同様のものが好ましく用いられるため、ここでの記載を省略する。
【０１０９】
次に本発明の第４実施形態について説明する。本発明の第４実施形態に係る金属配線層形成方法は、導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、前記第１フォトレジストパターンを除去する段階と、パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、ＳＯＧ膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含むことを特徴とする。以下、図面に従って詳細に説明する。
【０１１０】
図３２〜図３６は、本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【０１１１】
図３２を参照すると、前記第２実施形態と同様にして、所定の導電層６０２が形成された半導体基板６００上に第１ストッパー膜６０４、第１層間絶縁膜６０５、第２ストッパー膜６０６、第２層間絶縁膜及びハードマスク層を順次に形成して、ハードマスク層上に第１幅Ｗ1でハードマスク層の上面を一部露出させる開口部を有する第１フォトレジストパターン（図示せず）を形成する。続いて、前記第１フォトレジストパターンをエッチングマスクとしてハードマスク層、第２層間絶縁膜及び第２ストッパー膜６０６をエッチングしてパーシャルビアホール６１２を形成した後、前記第１フォトレジストパターンを除去する。ここで、導電層、第１ストッパー膜、第２ストッパー膜、第１層間絶縁膜、第２層間絶縁膜、ハードマスク層を形成する物質の定義や種類等は、前述した第２実施形態の説明において記載されたものと同一のものが好ましく使用されるため、ここでの記載を省略する。
【０１１２】
また、第２層間絶縁膜は、第２実施形態で述べた物質からなる膜のなかでも、ＳｉＯＣ膜であることがより好ましい。また、第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成されることが好ましい。
【０１１３】
続いて、パーシャルビアホール６１２が形成されている半導体基板６００上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜６１４をＳＯＧ膜をスピンコーティング方法で塗布する。この際、ＳＯＧ膜６１４を塗布した後、２５０℃〜３５０℃程度の温度で３０秒〜５分程度ベークを実施することが望ましい。ＳＯＧ膜６１４は第２層間絶縁膜６０７ａに対して高いエッチング選択比、特に高い湿式エッチング選択比を有する物質からなる膜、例えば無機物であるＨＳＱ膜またはＳｉＯ2膜であることが望ましい。ＨＳＱ膜で形成されたＳＯＧ膜６１４は、フッ化水素酸水溶液によるエッチング速度が非常に速い一方、第２層間絶縁膜６０７ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液でほとんどエッチングされないため、本発明において好ましい。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１１４】
図３３を参照すると、ＳＯＧ膜６１４が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅Ｗ1より大きな第２幅Ｗ2を有する第２開口部Ｈ2を備えた第２フォトレジストパターン６１６を形成する。ここで第２開口部Ｈ2は、パーシャルビアホール６１２の位置に対応するように形成される。続いて、第２フォトレジストパターン６１６をエッチングマスクとして、ＳＯＧ膜６１４及びハードマスク層６０８ａをエッチングすると、第２層間絶縁膜６０７ａに形成されたパーシャルビアホール６１２が露出する。
【０１１５】
図３４を参照すると、第２フォトレジストパターン６１６をエッチングマスクとして第２層間絶縁膜６０７ａ上部のＳＯＧ膜６１４及びハードマスク層６０８ａを乾式エッチングする。前記乾式エッチングはＣxＦy系ガス、ＣxＨyＦz系ガス、Ａｒのような不活性ガス、ＣＯ、ＣＯ2またはＯ2ガスを含むエッチングガスを用いることが好ましい。前記乾式エッチングは５〜５０ｍＴｏｒｒの圧力で、１０００〜５０００Ｗ程度のパワーで１〜２分程度実施することが望ましい。必要に応じ、エッチング条件を調節することによって、前記エッチングの間にパーシャルビアホール６１２内に埋め込められたＳＯＧ膜６１４を全て除去しないである程度残しても良いし、ほとんどすべて除去してもよい。
【０１１６】
図３５を参照すると、第２フォトレジストパターン６１６を除去する。第２フォトレジストパターン６１６は通常の方法によって除去することができ、例えばアッシング工程を利用して除去できる。
【０１１７】
続いて、ハードマスク層６０８ｂ上部及び前記パーシャルビアホール６１２内に形成されたＳＯＧ膜６１４ａを湿式エッチングして除去する。当該エッチングは、第２層間絶縁膜６０７ａに対するＳＯＧ膜６１４ａのエッチング速度が速く、ＳＯＧ膜６１４ａのみを選択的に除去できるエッチング液を用いることが好ましく、例えばフッ化水素酸水溶液を用いることが望ましい。ＨＳＱ膜のようなＳＯＧ膜６１４ａはフッ化水素酸水溶液でエッチング速度が非常に速い一方、第２層間絶縁膜６０７ａ、例えばＳｉＯＣ膜はフッ化水素酸水溶液でほとんどエッチングされない。例えば、約４９％（ｗｔ／ｖｏｌ）フッ化水素酸水溶液を１／５００に稀釈した溶液で９０秒間湿式エッチングする場合、エッチング深さは、ＨＳＱ膜は４７０Å程度であり、ＳｉＯＣ膜は１５〜３１Å程度であり、炭化ケイ素膜は１３Å程度である。
【０１１８】
第２フォトレジストパターン６１６及びＳＯＧ膜６１４ａが除去されると、第２幅Ｗ2を有する開口部が形成されているハードマスク層６０８ｂが露出する。
【０１１９】
図３６を参照すると、ハードマスク層６０８ｂをエッチングマスクとして第２層間絶縁膜６０７ａ及び第１層間絶縁膜６０５を乾式エッチングして、第２層間絶縁膜６０７ｂに第２幅Ｗ2を有する配線領域６１８、及び、第１層間絶縁膜６０５ａに前記第２幅Ｗ2よりは小さな第１幅Ｗ1を有するビアホール６１２ａを同時に形成する。
【０１２０】
このようにして配線領域及びビアホールを形成した後、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに行うことが好ましい。なおここで、ビアホール６１２ａを通して露出された第１ストッパー膜６０４をエッチングして除去する際、ハードマスク層６０８ｂも共にエッチングして除去しても良くハードマスク層６０８ｂを除去しないでそのまま残して後続工程をめても良い。それ以外の段階については、前述した第１実施形態と同様に行われ、バリヤ層も同様のものが好ましく用いられるため、ここでの記載を省略する。
【０１２１】
以上、本発明の望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【０１２２】
【発明の効果】
本発明の半導体素子の金属配線層形成方法によれば、層間絶縁膜（または第２層間絶縁膜及び第１層間絶縁膜）をエッチングして配線領域及びビアホールを形成する時に、ストッパー膜（または第１ストッパー膜）がエッチングされて導電層が外部に露出されることはない。したがって、第２フォトレジストパターン除去工程で導電層の上部に金属酸化物層が形成される、というような従来の問題を防止することができる。また、本発明はパーシャルビアホールを形成し、第２フォトレジストパターンを形成する前に、パーシャルビアホールを有機物または無機物で埋め込むために、第２フォトレジストパターンを形成する時にパーシャルビアホールの底にフォトレジストが残留してビアホールが開口されない、というような従来の問題を防止することができる。また、本発明は、パーシャルビアホールを形成し、第２フォトレジストパターンを形成する前に、パーシャルビアホールを有機物または無機物で埋め込むために、第２フォトレジストパターンのミスアラインが発生しても従来のようなビアホールのプロファイル不良を防止することができる。更に、本発明は第２フォトレジストパターンを除去した後でハードマスク層をエッチングマスクとして配線領域及びビアホールを形成するために、従来のような層間絶縁膜の表面にアッシング工程によって損傷を受けることを防止できる。
【図面の簡単な説明】
【図１】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図２】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図３】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図４】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図５】 従来の半導体素子の金属配線層形成方法の一例を工程順序に沿って説明するための断面図である。
【図６】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図７】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図８】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図９】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１０】 従来の他の例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１１】 本発明の第１実施例による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１２】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１３】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１４】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１５】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１６】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１７】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１８】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図１９】 本発明の第１実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２０】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２１】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２２】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２３】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２４】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２５】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２６】 本発明の第２実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２７】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２８】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図２９】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３０】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３１】 本発明の第３実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３２】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３３】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３４】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３５】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【図３６】 本発明の第４実施形態による半導体素子の金属配線層形成方法を工程順序に沿って説明するための断面図である。
【符号の説明】
１００、２００、３００、４００、５００、６００ 半導体基板、
１０２、２０２、３０２、４０２、５０２、６０２ 導電層、
１０４、２０４、３０４、５０４ ストッパー膜
４０４、６０４ 第１ストッパー膜、
４０６、６０６ 第２ストッパー膜
１０６、２０６、３０６、５０６ 層間絶縁膜
４０５、６０５ 第１層間絶縁膜、
４０７、６０７ 第２層間絶縁膜
２１０、３１２、４１２、５１２、６１２ パーシャルビアホール
１１０、１１０ａ、２１０ａ、３１２ａ、４１２ａ、５１２ａ、６１２ａ ビアホール
１１４、２１４、３１８、４１８、５１８、６１８ 配線領域
１１６ 金属酸化物層、
１０８、２０８、３１０、４１０ 第１フォトレジストパターン、
１１２、２１２、３１６、４１６、５１６、６１６ 第２フォトレジストパターン、
３０８、４０８、５０８、６０８ ハードマスク層、
３２２ 金属配線層、
３２４ ビアコンタクト、
５１４、６１４ ＳＯＧ膜、
Ｈ1 第１開口部、
Ｈ2 第２開口部、
Ｗ1 第１幅、
Ｗ2 第２幅。
Claims (54)
- 導電層が形成された半導体基板上にストッパー膜を形成する段階と、
前記ストッパー膜上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上にハードマスク層を形成する段階と、
前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングされないで残すようにエッチングして第１幅を有するパーシャルビアホールを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
パーシャルビアホールが形成された前記半導体基板上に、前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、
有機物質膜が形成された前記半導体基板上に、前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、
前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、
前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含むことを特徴とする半導体素子の金属配線層形成方法。 - 前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングされないで残すようにエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じである、請求項１に記載の金属配線層形成方法。
- 前記導電層は銅配線層で形成される、請求項１または２に記載の金属配線層形成方法。
- 前記ストッパー膜は、前記層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜で形成される、請求項１〜３のいずれか一項に記載の金属配線層形成方法。
- 前記層間絶縁膜は、前記ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成される、請求項１〜４のいずれか一項に記載の金属配線層形成方法。
- 前記層間絶縁膜は、ＳｉＯＣ膜、多孔性ＳｉＯ ２ 膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜またはＳＯＧ膜で形成される、請求項５に記載の金属配線層形成方法。
- 前記ハードマスク層は、前記層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜で形成される、請求項１〜６のいずれか一項に記載の金属配線層形成方法。
- 前記有機物質膜は、下部反射防止膜で形成される、請求項１〜７のいずれか一項に記載の金属配線層形成方法。
- 前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＯ ２ を含むガスまたはＮ ２ 及びＨ ２ を含むガスを用いる、請求項１〜８のいずれか一項に記載の金属配線層形成方法。
- 前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣｘＦｙ系ガス、ＣｘＨｙＦｚ系ガス、不活性ガス、ＣＯ及びＯ ２ ガスからなる群より選択される一つを含むガスを用いる、請求項１〜９のいずれか一項に記載の金属配線層形成方法。
- 配線領域及びビアホールを形成する段階以後に、前記ストッパー膜を除去する段階と、前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含む、請求項１〜１０のいずれか一項に記載の金属配線層形成方法。
- 前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成される、請求項１１に記載の金属配線層形成方法。
- 導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、
前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にハードマスク層を形成する段階と、
前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むために有機物質膜を塗布する段階と、
有機物質膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階と、
前記第２フォトレジストパターン及び前記有機物質膜を同時に除去する段階と、
前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、
前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含む、半導体素子の金属配線層形成方法。 - 前記導電層は銅配線層で形成される、請求項１３に記載の金属配線層形成方法。
- 前記第１ストッパー膜は、前記第１層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成される、請求項１３または１４に記載の金属配線層形成方法。
- 前記第２ストッパー膜は、前記第２層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のうちいずれかで形成される、請求項１３〜１５のいずれか一項に記載の金属配線層形成方法。
- 前記第１層間絶縁膜は、前記第１ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成される、請求項１３〜１６のいずれか一項に記載の金属配線層形成方法。
- 前記第１層間絶縁膜は、ＳｉＯＣ膜、多孔性ＳｉＯ ２ 膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜及びＳＯＧ膜からなる群より選択される一つである、請求項１７に記載の金属配線層形成方法。
- 前記第２層間絶縁膜は、前記第２ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成される、請求項１３〜１８のいずれか一項に記載の金属配線層形成方法。
- 前記第２層間絶縁膜は、ＳｉＯＣ膜、多孔性ＳｉＯ ２ 膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜及びＳＯＧ膜からなる群より選択される一つである、請求項１９に記載の金属配線層形成方法。
- 前記第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成される、請求項１３〜２０のいずれか一項に記載の金属配線層形成方法。
- 前記ハードマスク層は、前記第２層間絶縁膜及び前記第１層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成される、請求項１３〜２１のいずれか一項に記載の金属配線層形成方法。
- 前記有機物質膜は下部反射防止膜で形成される、請求項１３〜２２のいずれか一項に記載の金属配線層形成方法。
- 前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＯ２を含むガスまたはＮ２及びＨ２を含むガスを用いる、請求項１３〜２３のいずれか一項に記載の金属配線層形成方法。
- 前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記有機物質膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣｘＦｙ系ガス、ＣｘＨｙＦｚ系ガス、不活性ガス、ＣＯおよびＯ２ガスからなる群より選択される一つを含むガスを用いる、請求項１３〜２４のいずれか一項に記載の金属配線層形成方法。
- 配線領域及びビアホールを形成する段階以後に、前記第１ストッパー膜を除去する段階と、前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含む、請求項１３〜２５のいずれか一項に記載の金属配線層形成方法。
- 前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成される、請求項２６に記載の金属配線層形成方法。
- 導電層が形成された半導体基板上にストッパー膜を形成する段階と、
前記ストッパー膜上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上にハードマスク層を形成する段階と、
前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングされないで残すようにエッチングして第１幅を有するパーシャルビアホールを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、
ＳＯＧ膜が塗布された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、
前記第２フォトレジストパターンを除去する段階と、
前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、
前記ハードマスク層をエッチングマスクとして前記層間絶縁膜をエッチングして、第２幅を有する配線領域および第１幅を有するビアホールを形成する段階と、を含む、半導体素子の金属配線層形成方法。 - 前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜の一部をエッチングすることにおいて、エッチングされた層間絶縁膜の深さとエッチングされないで残った層間絶縁膜の厚さは実質的に同じである、請求項２８に記載の金属配線層形成方法。
- 前記導電層は銅配線層で形成される、請求項２８または２９に記載の金属配線層形成方法。
- 前記ストッパー膜は、前記層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成される、請求項２８〜３０のいずれか一項に記載の金属配線層形成方法。
- 前記層間絶縁膜は、前記ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成される、請求項２８〜３１のいずれか一項に記載の金属配線層形成方法。
- 前記層間絶縁膜は、ＳｉＯＣ膜である、請求項３２に記載の金属配線層形成方法。
- 前記ハードマスク層は、前記層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成される、請求項２８〜３３のいずれか一項に記載の金属配線層形成方法。
- 前記ＳＯＧ膜は、前記層間絶縁膜と高いエッチング選択比を有する無機物である水素シルセスキオキサン膜またはＳｉＯ２膜のいずれかで形成される、請求項２８〜３４のいずれか一項に記載の金属配線層形成方法。
- 前記ＳＯＧ膜の湿式エッチングは、前記層間絶縁膜に対して前記ＳＯＧ膜のみを選択的にエッチングすることができるフッ化水素酸水溶液を用いる、請求項２８〜３５のいずれか一項に記載の金属配線層形成方法。
- 前記第２フォトレジストパターンをエッチングマスクとして前記層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣｘＦｙ系ガス、ＣｘＨｙＦｚ系ガス、不活性ガス、ＣＯ、ＣＯ２およびＯ２ガスからなる群より選択される一つを含むガスを用いる、請求項２８〜３６のいずれか一項に記載の金属配線層形成方法。
- 配線領域及びビアホールを形成する段階以後に、前記ストッパー膜を除去する段階と、
前記ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、
前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、
前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含む、請求項２８〜３７のいずれか一項に記載の金属配線層形成方法。 - 前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成される、請求項３８に記載の金属配線層形成方法。
- 導電層が形成された半導体基板上に第１ストッパー膜を形成する段階と、
前記第１ストッパー膜上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に第２ストッパー膜を形成する段階と、
前記第２ストッパー膜上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にハードマスク層を形成する段階と、
前記ハードマスク層上に第１幅を有して前記ハードマスク層の上面を一部露出させる第１開口部を備えた第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして前記ハードマスク層、第２層間絶縁膜及び第２ストッパー膜をエッチングして第１幅を有するパーシャルビアホールを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
パーシャルビアホールが形成された前記半導体基板上に前記パーシャルビアホールを埋め込むためにＳＯＧ膜を塗布する段階と、
ＳＯＧ膜が形成された前記半導体基板上に前記パーシャルビアホールに対応するように位置する前記第１幅より大きな第２幅を有する第２開口部を備えた第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階と、
前記第２フォトレジストパターンを除去する段階と、前記ハードマスク層上部及び前記パーシャルビアホール内に形成された前記ＳＯＧ膜を湿式エッチングして除去する段階と、
前記ハードマスク層をエッチングマスクとして前記第２層間絶縁膜及び前記第１層間絶縁膜をエッチングして、前記第２層間絶縁膜に第２幅を有する配線領域および前記第１層間絶縁膜に第１幅を有するビアホールを形成する段階と、を含む、半導体素子の金属配線層形成方法。 - 前記導電層は銅配線層で形成される、請求項４０に記載の金属配線層形成方法。
- 前記第１ストッパー膜は、前記第１層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成される、請求項４０または４１に記載の金属配線層形成方法。
- 前記第２ストッパー膜は、前記第２層間絶縁膜と高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成される、請求項４０〜４２のいずれか一項に記載の金属配線層形成方法。
- 前記第１層間絶縁膜は、前記第１ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成される、請求項４０〜４３のいずれか一項に記載の金属配線層形成方法。
- 前記第１層間絶縁膜は、ＳｉＯＣ膜、多孔性ＳｉＯ２膜、ＰＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜、ＦＳＧ膜、ＨＤＰ膜、ＰＥ−ＴＥＯＳ膜およびＳＯＧ膜からなる群より選択される一つである、請求項４４に記載の金属配線層形成方法。
- 前記第２層間絶縁膜は、前記第２ストッパー膜及び前記ハードマスク層に対して高いエッチング選択比を有し、低誘電率を有する物質からなる膜で形成される、請求項４０〜４５のいずれか一項に記載の金属配線層形成方法。
- 前記第２層間絶縁膜はＳｉＯＣ膜である、請求項４６に記載の金属配線層形成方法。
- 前記第２層間絶縁膜及び第１層間絶縁膜は、同一物質からなる膜で形成される、請求項４０〜４７のいずれか一項に記載の金属配線層形成方法。
- 前記ハードマスク層は、前記第２層間絶縁膜及び前記第１層間絶縁膜に対して高いエッチング選択比を有する窒化ケイ素膜または炭化ケイ素膜のいずれかで形成される、請求項４０〜４８のいずれか一項に記載の金属配線層形成方法。
- 前記ＳＯＧ膜は、前記第２層間絶縁膜と高いエッチング選択比を有する無機物質である水素シルセスキオキサン膜またはＳｉＯ２膜のいずれかで形成される、請求項４０〜４９のいずれか一項に記載の金属配線層形成方法。
- 前記ＳＯＧ膜の湿式エッチングは、前記第２層間絶縁膜に対して前記ＳＯＧ膜のみを選択的にエッチングできるフッ化水素酸水溶液を用いる、請求項４０〜５０のいずれか一項に記載の金属配線層形成方法。
- 前記第２フォトレジストパターンをエッチングマスクとして前記第２層間絶縁膜上部の前記ＳＯＧ膜及び前記ハードマスク層をエッチングする段階は、エッチングガスとしてＣｘＦｙ系ガス、ＣｘＨｙＦｚ系ガス、不活性ガス、ＣＯ、ＣＯ２及びＯ２ガスからなる群より選択される一つを含むガスを用いる、請求項４０〜５１のいずれか一項に記載の金属配線層形成方法。
- 配線領域及びビアホールを形成する段階以後に、前記第１ストッパー膜を除去する段階と、
前記第１ストッパー膜が除去された前記半導体基板上に段差に沿ってバリヤ層を形成する段階と、
前記バリヤ層が形成された前記半導体基板上に導電物質を蒸着して前記配線領域及び前記ビアホール内に前記導電物質を埋め込む段階と、
前記導電物質が埋め込められている前記半導体基板を化学機械的研磨する段階と、をさらに含む、請求項４０〜５２のいずれか一項に記載の金属配線層形成方法。 - 前記バリヤ層は、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜またはこれらの組合せからなる膜で形成される、請求項５３に記載の金属配線層形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20010026966 | 2001-05-17 | ||
| KR2001-026966 | 2001-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023069A JP2003023069A (ja) | 2003-01-24 |
| JP4903345B2 true JP4903345B2 (ja) | 2012-03-28 |
Family
ID=19709584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002141175A Expired - Fee Related JP4903345B2 (ja) | 2001-05-17 | 2002-05-16 | 半導体素子の金属配線層形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6861347B2 (ja) |
| JP (1) | JP4903345B2 (ja) |
| KR (1) | KR100421055B1 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992391B2 (en) * | 2001-09-28 | 2006-01-31 | Intel Corporation | Dual-damascene interconnects without an etch stop layer by alternating ILDs |
| KR100532446B1 (ko) * | 2003-07-10 | 2005-11-30 | 삼성전자주식회사 | 반도체 소자의 금속배선층 형성방법 |
| US7157366B2 (en) * | 2002-04-02 | 2007-01-02 | Samsung Electronics Co., Ltd. | Method of forming metal interconnection layer of semiconductor device |
| KR100454130B1 (ko) * | 2002-05-28 | 2004-10-26 | 삼성전자주식회사 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
| JP2004014841A (ja) * | 2002-06-07 | 2004-01-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR20040001478A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 금속 배선 형성 방법 |
| US20040132280A1 (en) * | 2002-07-26 | 2004-07-08 | Dongbu Electronics Co. Ltd. | Method of forming metal wiring in a semiconductor device |
| KR100434508B1 (ko) * | 2002-08-01 | 2004-06-05 | 삼성전자주식회사 | 변형된 듀얼 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법 |
| US7119006B2 (en) * | 2002-11-26 | 2006-10-10 | Texas Instruments Incorporated | Via formation for damascene metal conductors in an integrated circuit |
| EP1595282A1 (en) * | 2003-02-07 | 2005-11-16 | Koninklijke Philips Electronics N.V. | Metal etching method for an interconnect structure and metal interconnect structure obtained by such method |
| US7176122B2 (en) * | 2003-03-04 | 2007-02-13 | Intel Corporation | Dielectric with sidewall passivating layer |
| KR100486693B1 (ko) | 2003-03-17 | 2005-05-03 | 삼성전자주식회사 | 금속 매립 방법 |
| US7309448B2 (en) * | 2003-08-08 | 2007-12-18 | Applied Materials, Inc. | Selective etch process of a sacrificial light absorbing material (SLAM) over a dielectric material |
| US7915085B2 (en) * | 2003-09-18 | 2011-03-29 | Cree, Inc. | Molded chip fabrication method |
| KR100583957B1 (ko) | 2003-12-03 | 2006-05-26 | 삼성전자주식회사 | 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법 |
| KR100519250B1 (ko) | 2003-12-04 | 2005-10-06 | 삼성전자주식회사 | 반도체 소자의 금속배선용 패턴 형성방법 |
| US7157380B2 (en) * | 2003-12-24 | 2007-01-02 | Intel Corporation | Damascene process for fabricating interconnect layers in an integrated circuit |
| KR100611474B1 (ko) * | 2003-12-30 | 2006-08-09 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 제조 방법 |
| US7241682B2 (en) | 2004-02-27 | 2007-07-10 | Taiwan Seminconductor Manufacturing Co., Ltd. | Method of forming a dual damascene structure |
| KR100593446B1 (ko) * | 2004-05-19 | 2006-06-28 | 삼성전자주식회사 | 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들 |
| US7232748B2 (en) * | 2004-07-22 | 2007-06-19 | Texas Instruments Incoporated | BARC/resist via etchback process |
| KR100568257B1 (ko) * | 2004-07-29 | 2006-04-07 | 삼성전자주식회사 | 듀얼 다마신 배선의 제조방법 |
| US7098130B1 (en) * | 2004-12-16 | 2006-08-29 | Lam Research Corporation | Method of forming dual damascene structure |
| KR100641553B1 (ko) * | 2004-12-23 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자에서 패턴 형성 방법 |
| KR100657756B1 (ko) * | 2004-12-29 | 2006-12-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 듀얼 다마신 구조 형성 방법 |
| KR100640965B1 (ko) * | 2004-12-30 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 형성방법 |
| US20060148243A1 (en) * | 2004-12-30 | 2006-07-06 | Jeng-Ho Wang | Method for fabricating a dual damascene and polymer removal |
| US7332428B2 (en) * | 2005-02-28 | 2008-02-19 | Infineon Technologies Ag | Metal interconnect structure and method |
| JP5186086B2 (ja) * | 2005-04-11 | 2013-04-17 | アイメック | デュアル・ダマシン・パターニング・アプローチ |
| US20060246727A1 (en) * | 2005-04-27 | 2006-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated dual damascene clean apparatus and process |
| KR101094953B1 (ko) * | 2005-06-02 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| KR100618907B1 (ko) * | 2005-07-30 | 2006-09-01 | 삼성전자주식회사 | 다중 반사 방지층을 포함한 반도체 구조물 및 그 구조물을이용한 ｐｒ 패턴 형성 방법 및 반도체 소자의 패턴 형성방법 |
| WO2007078011A1 (ja) * | 2006-01-06 | 2007-07-12 | Nec Corporation | 多層配線の製造方法と多層配線構造 |
| US7828987B2 (en) * | 2006-03-20 | 2010-11-09 | Applied Materials, Inc. | Organic BARC etch process capable of use in the formation of low K dual damascene integrated circuits |
| US7582560B2 (en) * | 2006-06-29 | 2009-09-01 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| KR100824892B1 (ko) * | 2006-12-21 | 2008-04-23 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| JP2008282852A (ja) * | 2007-05-08 | 2008-11-20 | Toshiba Corp | 半導体装置の製造方法 |
| KR20090037103A (ko) * | 2007-10-11 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8748323B2 (en) | 2008-07-07 | 2014-06-10 | Macronix International Co., Ltd. | Patterning method |
| DE102008063430B4 (de) * | 2008-12-31 | 2016-11-24 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten |
| KR102167618B1 (ko) * | 2013-11-27 | 2020-10-19 | 삼성전자주식회사 | 배선 형성 방법 |
| US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
| US9917027B2 (en) * | 2015-12-30 | 2018-03-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with aluminum via structures and methods for fabricating the same |
| CN109863587B (zh) * | 2019-01-25 | 2021-04-27 | 长江存储科技有限责任公司 | 在半导体器件中形成孔结构的方法 |
| CN111769074A (zh) * | 2019-04-02 | 2020-10-13 | 长鑫存储技术有限公司 | 半导体互连结构及其制作方法 |
| CN111211095B (zh) * | 2020-03-02 | 2024-05-10 | 合肥晶合集成电路股份有限公司 | 导电互连线的制造方法 |
| CN112415799A (zh) * | 2020-11-10 | 2021-02-26 | Tcl华星光电技术有限公司 | 阵列基板及其制备方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288385A (ja) * | 1995-04-13 | 1996-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPH11204638A (ja) * | 1998-01-12 | 1999-07-30 | Toshiba Corp | 平坦化方法、パターン形成方法およびパターン加工方法 |
| US6042999A (en) * | 1998-05-07 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company | Robust dual damascene process |
| US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
| US6204166B1 (en) * | 1998-08-21 | 2001-03-20 | Micron Technology, Inc. | Method for forming dual damascene structures |
| JP3312604B2 (ja) * | 1998-11-06 | 2002-08-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000150644A (ja) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
| JP3214475B2 (ja) * | 1998-12-21 | 2001-10-02 | 日本電気株式会社 | デュアルダマシン配線の形成方法 |
| US6461955B1 (en) * | 1999-04-29 | 2002-10-08 | Texas Instruments Incorporated | Yield improvement of dual damascene fabrication through oxide filling |
| US6037255A (en) * | 1999-05-12 | 2000-03-14 | Intel Corporation | Method for making integrated circuit having polymer interlayer dielectric |
| JP4173307B2 (ja) * | 1999-06-24 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体集積回路の製造方法 |
| KR100532404B1 (ko) * | 1999-07-16 | 2005-11-30 | 삼성전자주식회사 | 듀얼다마신 배선 형성방법 |
| US6323121B1 (en) * | 2000-05-12 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | Fully dry post-via-etch cleaning method for a damascene process |
| US6368979B1 (en) * | 2000-06-28 | 2002-04-09 | Lsi Logic Corporation | Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure |
| US6323123B1 (en) * | 2000-09-06 | 2001-11-27 | United Microelectronics Corp. | Low-K dual damascene integration process |
| US6465358B1 (en) * | 2000-10-06 | 2002-10-15 | Intel Corporation | Post etch clean sequence for making a semiconductor device |
| US6583047B2 (en) * | 2000-12-26 | 2003-06-24 | Honeywell International, Inc. | Method for eliminating reaction between photoresist and OSG |
| US6448177B1 (en) * | 2001-03-27 | 2002-09-10 | Intle Corporation | Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure |
| US6798043B2 (en) * | 2001-06-28 | 2004-09-28 | Agere Systems, Inc. | Structure and method for isolating porous low-k dielectric films |
-
2002
- 2002-04-02 US US10/114,274 patent/US6861347B2/en not_active Expired - Lifetime
- 2002-05-16 JP JP2002141175A patent/JP4903345B2/ja not_active Expired - Fee Related
- 2002-05-17 KR KR10-2002-0027442A patent/KR100421055B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003023069A (ja) | 2003-01-24 |
| US20020173143A1 (en) | 2002-11-21 |
| KR20020088399A (ko) | 2002-11-27 |
| KR100421055B1 (ko) | 2004-03-04 |
| US6861347B2 (en) | 2005-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4903345B2 (ja) | 半導体素子の金属配線層形成方法 | |
| KR100350811B1 (ko) | 반도체 장치의 금속 비아 콘택 및 그 형성방법 | |
| JP4347637B2 (ja) | トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置 | |
| JP4005431B2 (ja) | デュアルダマシン工程を利用した配線形成方法 | |
| KR100366632B1 (ko) | 도전층의 박리를 억제할 수 있는 반도체 소자 및 그의제조 방법 | |
| JP2004274053A (ja) | ビアコンタクト構造体形成方法 | |
| US6815331B2 (en) | Method for forming metal wiring layer of semiconductor device | |
| KR100266749B1 (ko) | 반도체 장치의 콘택 플러그 형성 방법 | |
| US20030054629A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100307295B1 (ko) | 절연층 및 그 형성방법 | |
| JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
| US6674146B1 (en) | Composite dielectric layers | |
| TWI690003B (zh) | 用於形成雙鑲嵌互連結構的方法 | |
| JP4243099B2 (ja) | 半導体素子の金属配線形成方法 | |
| JPH10116904A (ja) | 半導体装置の製造方法 | |
| KR100268459B1 (ko) | 반도체 장치의 콘택 플러그 형성 방법 | |
| US6399482B1 (en) | Method and structure for a conductive and a dielectric layer | |
| US20060148244A1 (en) | Method for cleaning a semiconductor substrate | |
| US7704820B2 (en) | Fabricating method of metal line | |
| JP4472286B2 (ja) | 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法 | |
| JP3803516B2 (ja) | ドライエッチング方法及び半導体装置の製造方法 | |
| JP3099813B2 (ja) | 半導体装置の製造方法 | |
| JP4296013B2 (ja) | 半導体装置の製造方法 | |
| KR100481889B1 (ko) | 반도체 소자의 제조방법 | |
| KR100415988B1 (ko) | 반도체 장치의 비아홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090729 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090915 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20091113 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110322 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110325 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111109 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120105 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4903345 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |