CN111769074A - 半导体互连结构及其制作方法 - Google Patents
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Abstract
本公开提供一种半导体互连结构及其制作方法。半导体互连结构包括：第一半导体结构，上表面为第一介质层，第一介质层包括第一导电结构；第二半导体结构，键合于第一介质层，上表面为第二介质层；第二导电结构，位于第二介质层；第三导电结构，位于第二介质层的上表面；第四导电结构，下表面连接于第二导电结构，上表面连接于第三导电结构；第五导电结构，经过第一介质层和第二半导体结构，下表面连接于第一导电结构，上表面连接于第三导电结构；其中，第三导电结构、第四导电结构和第五导电结构通过同一次导电材料填充制程形成。本公开提供的半导体互连结构可以降低半导体互连结构的电阻、增强结构强度。
Description
技术领域
本公开涉及半导体制造技术领域，具体而言，涉及一种通过一次导电材料填充制程制作的半导体互连结构及其制作方法。
背景技术
在半导体结构制作过程中，制作连接晶圆下方导电结构(例如焊盘、导线等)的互连结构的方式通常为首先对晶圆制作TSV(Through Silicon Via，硅垂直通孔)，然后制作介质层，最后在介质层中制作电连接于TSV的导线，形成连接晶圆下方导线结构的导线。
在这种方式中，由于TSV和导线先后制作，制程复杂，工艺精度要求较高；在制作连接TSV的导线时，容易在导线与TSV的交界面残留介质层，提高互连结构的电阻值。尤其是在制作多层堆叠结构时，往往需要制作多个TSV和多层导线，才能制作出连通下层导电结构的互连结构，每个TSV和导线的交界面都会存在残留介质层，造成电阻值增加的积累以及造成元件参数误差的增加，影响半导体元件的精度。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种通过一次导电材料填充制程制作的半导体互连结构及其制作方法，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的半导体互连结构制作过程复杂、TSV与导线之间残留介质层的问题。
根据本公开的第一方面，提供一种半导体互连结构制作方法，包括：
提供上表面为第一介质层的第一半导体结构，所述第一介质层包括第一导电结构；
于所述第一介质层上制作第二半导体结构，所述第二半导体结构的上表面包括第二介质层，所述第二介质层包括第二导电结构；
在所述第二介质层进行光刻制程，以制作底部露出所述第一导电结构的第一垂直通孔、底部露出所述第二导电结构的第二垂直通孔以及位于所述第二介质层中与所述第一垂直通孔、所述第二垂直通孔上表面相交的导线沟槽，其中所述第一垂直通孔且经过所述第一介质层和所述第二半导体结构；
一次性填充导电材料于所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以形成连接所述第一导电结构和所述第二导电结构的互连结构，所述互连结构包括位于所述第二介质层的第三导电结构、连通所述第二导电结构和所述第三导电结构的第四导电结构和连通所述第一导电结构和所述第三导电结构的第五导电结构。
在本公开的一种示例性实施例中，所述在所述第二介质层进行光刻制程包括：
通过第一光刻制程在所述第二介质层上蚀刻所述导线沟槽；
通过第二光刻制程在所述导线沟槽的下表面蚀刻所述第一垂直通孔，使所述第一垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；
通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构。
在本公开的一种示例性实施例中，所述在所述第二介质层进行光刻制程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层上蚀刻所述导线沟槽；
通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构。
在本公开的一种示例性实施例中，所述在所述第二介质层进行光刻制程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层中蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
通过第三光刻制程在所述第二介质层上蚀刻连通所述第一垂直通孔和所述第二垂直通孔的所述导线沟槽。
在本公开的一种示例性实施例中，所述第一导电结构为焊盘或导线，所述第二导电结构为焊盘或导线，所述第三导电结构为导线。
根据本公开的一个方面，提供一种半导体互连结构，包括：
第一半导体结构，上表面为第一介质层，所述第一介质层包括第一导电结构；
第二半导体结构，键合于所述第一介质层，上表面为第二介质层；
第二导电结构，位于所述第二介质层；
第三导电结构，位于所述第二介质层的上表面；
第四导电结构，下表面连接于所述第二导电结构，上表面连接于所述第三导电结构；
第五导电结构，经过所述第一介质层和所述第二半导体结构，下表面连接于所述第一导电结构，上表面连接于所述第三导电结构；
其中，所述第三导电结构、所述第四导电结构和所述第五导电结构通过同一次导电材料填充制程形成。
在本公开的一种示例性实施例中，第三导电结构、所述第四导电结构和所述第五导电结构的制作过程包括：
通过第一光刻制程在所述第二介质层上蚀刻所述导线沟槽；
通过第二光刻制程在所述导线沟槽的下表面蚀刻所述第一垂直通孔，使所述第一垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；
通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
一次性填充导电材料至所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以一次性形成所述第三导电结构、所述第四导电结构和所述第五导电结构。
在本公开的一种示例性实施例中，第三导电结构、所述第四导电结构和所述第五导电结构的制作过程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层上蚀刻所述导线沟槽；
通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
一次性填充导电材料至所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以一次性形成所述第三导电结构、所述第四导电结构和所述第五导电结构。
在本公开的一种示例性实施例中，第三导电结构、所述第四导电结构和所述第五导电结构的制作过程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层中蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
通过第三光刻制程在所述第二介质层上蚀刻连通所述第一垂直通孔和所述第二垂直通孔的所述导线沟槽；
一次性填充导电材料至所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以一次性形成所述第三导电结构、所述第四导电结构和所述第五导电结构。
在本公开的一种示例性实施例中，所述第一垂直通孔与所述导线沟槽的连接处包括第一倒角和第二倒角。
在本公开的一种示例性实施例中，所述第一导电结构为焊盘或导线，所述第二导电结构为焊盘或导线，所述第三导电结构为导线。
本公开实施例通过使用三次光刻制程制造互连结构的沟槽和垂直通孔，使用同一次导电材料填充制程一次性形成半导体互连结构，可以根据需要更好实现特定的电路连接、信号连接，而且可以提高半导体互连结构的制造效率，降低制造成本，降低半导体互连结构的电阻，避免相关技术分次制作TSV和导线所引起的制程复杂、交界面残留介质层等问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开示例性实施例中提供的半导体互连结构的示意图。
图2是本公开一种示例性实施例中第三导电结构、第四导电结构和第五导电结构的制作过程流程图。
图3A～图3H是图2所示制作过程的示意图。
图4是第一倒角T1和第二倒角T2的示意图。
图5是另一个实施例中第三导电结构、第四导电结构和第五导电结构的制作过程流程图。
图6A～6E是图5所示制作过程的示意图。
图7是再一个实施例中第三导电结构、第四导电结构和第五导电结构的制作过程流程图。
图8A～8C是图7所示制作过程的示意图。
图9是本公开另一个实施例中半导体互连结构的示意图。
图10是本公开再一个实施例中半导体互连结构的示意图。
图11是本公开再一个实施例中半导体互连结构的示意图。
图12是本公开一个实施例中第三导电结构的俯视示意图。
图13是本公开实施例提供的一种半导体互连结构制作方法的流程图。
图14是本公开一个实施例中步骤S133的子流程图。
图15是本公开另一个实施例中步骤S133的子流程图。
图16是本公开再一个实施例中步骤S133的子流程图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1是本公开示例性实施例中提供的半导体互连结构的示意图。
参考图1，半导体互连结构100可以包括：
第一半导体结构11，上表面为第一介质层111，第一介质层111包括第一导电结构A；
第二半导体结构12，键合于第一半导体结构11，上表面为第二介质层121；
第二导电结构B，位于第二介质层121；
第三导电结构C，位于第二介质层121的上表面；
第四导电结构D，下表面连接于第二导电结构B，上表面连接于第三导电结构C；
第五导电结构E，经过第一介质层111和第二半导体结构12，下表面连接于第一导电结构A，上表面连接于第三导电结构C；
其中，第三导电结构C、第四导电结构D和第五导电结构E通过同一次导电材料填充制程形成。
图2是本公开一种示例性实施例中第三导电结构、第四导电结构和第五导电结构的制作过程流程图。
参考图2，第三导电结构C、第四导电结构D和第五导电结构E的制作过程可以包括：
步骤S21，通过第一光刻制程在第二介质层上蚀刻导线沟槽；
步骤S22，通过第二光刻制程在导线沟槽的下表面蚀刻第一垂直通孔，使第一垂直通孔经过第二半导体结构和第一介质层，底部露出第一导电结构；
步骤S23，通过第三光刻制程在导线沟槽的下表面蚀刻第二垂直通孔，使第二垂直通孔的底部露出第二导电结构；
步骤S24，一次性填充导电材料至第一垂直通孔、第二垂直通孔和导线沟槽，以一次性形成第三导电结构、第四导电结构和第五导电结构。
图3A～图3F是图2所示制作过程的示意图。
在图3A，首先可以提供上表面为第一介质层111的第一半导体结构11，第一介质层111包括第一导电结构A。
在图3B，将第二半导体结构12键合于第一介质层111上，第二半导体结构12的上表面为第二介质层121，第二介质层121包括第二导电结构B。
在本公开实施例中，不论是第一半导体结构11还是第二半导体结构12，均可以包括多层通过键合连接的晶圆和介质层，各介质层中也可以包括导线、焊盘等导电结构，本公开不对第一半导体结构11和第二半导体结构12的详细结构进行限制。由于各层半导体结构通过键合连接而非如相关技术中所呈现的通过制作凸点连接，可以通过一次蚀刻制程来制作经过多层的通孔。
在图3C，在第二介质层121上进行第一光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出导线沟槽位122。
在图3D，对导线沟槽位122进行蚀刻，以形成导线沟槽123。
在图3E，在导线沟槽123上进行第二光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出第一垂直通孔位124。
在图3F，对第一垂直通孔位124进行蚀刻，形成经过第二半导体结构12和第一介质层111、底部露出第一导电结构A的第一垂直通孔125。
在图3G，在导线沟槽123上进行第三光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出第二垂直通孔位126；
在图3H，对第二垂直通孔位126进行蚀刻，形成底部露出第二导电结构B的第二垂直通孔127。
在上述制程中，图3E、图3F所示制程与图3G、图3H所示制程的顺序可以对调，即可以先蚀刻第二垂直通孔127、后蚀刻第一垂直通孔125。
接下来，通过一次导电材料填充制程对导线沟槽123和第一垂直通孔125、第二垂直通孔127填充导电材料，形成如图1所示的连接第一导电结构A和第二导电结构B的第三导电结构C、第四导电结构D、第五导电结构E。可以理解的是，导电材料填充制程包括但不限于绝缘壁沉积制程、籽金属沉积制程、金属生长制程、化学机械抛光(CMP)制程等，填充的导电材料包括但不限于铜，本领域技术人员可以自行设置导电材料填充制程的具体过程。
在相关技术中，要形成如图1所示的半导体互连结构，往往需要先对第二半导体结构中的晶圆制作TSV，顺次对晶圆之上的介质层制作导线、对介质层之上的晶圆制作TSV、对晶圆之上的介质层制作导线……形成连接第一导电结构A的垂直互连结构后，再在第二介质层中制作连接该垂直互连结构和第二导电结构B的“π”型引线。制程复杂，不但需要多次定位各层TSV的位置和各介质层中导线的位置，容易造成定位不准的问题，还存在TSV和导线之间介质层残留、电阻增大、定位(对准)误差等问题。
相比于相关技术中先制作TSV，再在介质层中制作导线的技术方案，图3A～图3H提供的制作方法仅通过一次导电材料填充制程同时制作了贯穿多层且连接第一导电结构A的第五导电结构E、连接第二导电结构B和第五导电结构E的第三导电结构C和第四导电结构D，避免了相关技术的问题，可以有效降低整体导电结构的电阻，增强纵向导电结构的强度。
值得注意的是，在图3A～图3H所示制程中，由于第一垂直通孔125在导线沟槽123之后制作，蚀刻第一垂直通孔125的过程会在第一垂直通孔125和导线沟槽123的连接处形成两个倒角。
图4是第一倒角T1和第二倒角T2的示意图。
两个倒角的形成使导电材料填充制程中的导体流动性更好，减少互连结构中的空隙，提高了导电材料填充效率。
图5是另一个实施例中第三导电结构、第四导电结构和第五导电结构的制作过程流程图。
参考图5，在本公开的一种示例性实施例中，第三导电结构C、第四导电结构D和第五导电结构E的制作过程包括：
步骤S51，通过第一光刻制程在第二半导体结构和第一介质层中蚀刻第一垂直通孔，使垂直通孔的底部露出第一导电结构；
步骤S52，通过第二光刻制程在第二介质层上蚀刻导线沟槽；
步骤S53，通过第三光刻制程在导线沟槽的下表面蚀刻第二垂直通孔，使第二垂直通孔的底部露出第二导电结构；
步骤S54，一次性填充导电材料至第一垂直通孔、第二垂直通孔和导线沟槽，以一次性形成第三导电结构、第四导电结构和第五导电结构。
图6A～6C是图5所示制作过程的示意图。在图6A所示制程之前，可以进行如图3A和图3B的制程，于此不再赘述。
在图6A，在第二介质层121上进行第一光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出第二垂直通孔位126。
在图6B，对第二垂直通孔位126进行蚀刻，以形成第二垂直通孔127。
在图6C，在第二介质层121上进行第二光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出导线沟槽位122。
在图6D，对导线沟槽位122进行蚀刻，形成导线沟槽123；
在图6E，在导线沟槽123上进行第三光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出第一垂直通孔位124。
接下来，对第一垂直通孔位124进行蚀刻，形成如图3H所示的导线沟槽123、经过第二半导体结构12和第一介质层111且底部露出第一导电结构A的第一垂直通孔125和第二垂直通孔127，然后通过一次导电材料填充制程对导线沟槽123、第一垂直通孔125和第二垂直通孔127填充导电材料，形成如图1所示的连接第一导电结构A和第二导电结构B的第三导电结构C、第四导电结构D、第五导电结构E。
在上述制程中，图6A、图6B所示制程与图6E所示制程可以互换，即可以先蚀刻第一垂直通孔125、后蚀刻导线沟槽123，再在导线沟槽123上蚀刻第二垂直通孔127。
图6A～图6E提供的制作方法同样仅通过一次导电材料填充制程同时制作了贯穿多层晶圆和介质层的第三导电结构C、第四导电结构D、第五导电结构E，避免了相关技术中制作多层TSV和多个导线的方案引起的介质层残留、电阻增大等问题，可以有效降低整体导电结构的电阻，增强纵向导电结构的强度。同理，当第一垂直通孔125或第二垂直通孔127中的任意一个在导线沟槽123之后制作时，交界面同样存在如图4所示的第一倒角和第二倒角，能够提高金属填充效率，避免通孔延长引起的填充空隙。
图7是再一个实施例中第三导电结构、第四导电结构和第五导电结构的制作过程流程图。
参考图7，在本公开的一种示例性实施例中，第三导电结构C、第四导电结构D和第五导电结构E的制作过程包括：
步骤S71，通过第一光刻制程在第二半导体结构和第一介质层中蚀刻第一垂直通孔，使垂直通孔的底部露出第一导电结构；
步骤S72，通过第二光刻制程在第二介质层中蚀刻第二垂直通孔，使第二垂直通孔的底部露出第二导电结构；
步骤S73，通过第三光刻制程在第二介质层上蚀刻连通第一垂直通孔和第二垂直通孔的导线沟槽；
步骤S74，一次性填充导电材料至第一垂直通孔、第二垂直通孔和导线沟槽，以一次性形成第三导电结构、第四导电结构和第五导电结构。
图8A～8C是图7所示制作过程的示意图。在图8A所示制程之前，可以进行如图3A、图3B、图6A、图6B所示制程，于此不再赘述。
在图8A，在第二介质层121上进行第二光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出第二垂直通孔位124。
在图8B，对第二垂直通孔位124进行蚀刻，形成第二垂直通孔125；
在图8C，在第二介质层121上进行第三光刻制程，经过涂覆光刻胶、曝光、显影等相关制程后，露出导线沟槽位122。
接下来，对导线沟槽位122进行蚀刻，形成如图3H所示的导线沟槽123、第一垂直通孔125和第二垂直通孔127。
在图8C所示制程后，可以通过一次导电材料填充制程对导线沟槽123、第一垂直通孔125和第二垂直通孔127填充导电材料，形成如图1所示的连接第一导电结构A和第二导电结构B的第三导电结构C、第四导电结构D、第五导电结构E。
在上述制程中，还可以先蚀刻第二垂直通孔127、后蚀刻第一垂直通孔125，最后蚀刻导线沟槽123。
图8A～图8C提供的制作方法同样仅通过一次导电材料填充制程同时制作了贯穿多层晶圆和介质层的第三导电结构C、第四导电结构D、第五导电结构E，避免了相关技术中制作多层TSV和多个导线的方案引起的介质层残留、电阻增大等问题，可以有效降低整体导电结构的电阻，增强纵向导电结构的强度。
可以理解的是，虽然本公开实施例仅公开了包括一个第四导电结构D和一个第五导电结构E的技术方案，但是在本公开的其他实施例中，当第二介质层中存在多个连接于同一信号的导电结构时，还可以存在如图9所示的多个第四导电结构；同理，当第二半导体结构中还存在多个连接于同一信号的导电结构(这些导电结构不必位于同一层)时，还可以存在如图10所示的多个第五导电结构；推广而来，也可以同时存在如图11所示的多个第四导电结构和第五导电结构。
此外，虽然在本公开实施例中第三导电结构C为导线的直线型横截面，但是可以理解的是，在第二介质层121的俯视图上，第三导电结构C还可以为如图12所示的包括多个转角的导线，本公开不以此为限。同理，第一导电结构A和第二导电结构B的位置也可以不呈直线排列，如图12所示。
最后，在本公开实施例中，第一导电结构既可以为焊盘也可以为导线，第二导电结构既可以为焊盘也可以为导线，第三导电结构为导线。即第三导电结构、第四导电结构和第五导线结构可以作为连通导线与导线、焊盘与焊盘、导线与焊盘的互连结构。
综上所述，在半导体互连结构100中，由于第五导电结构E贯穿整个第二半导体结构，且仅通过一次导电材料填充制程制作，中间不存在TSV和导线的交界面，也就不存在介质层残留，能够有效降低半导体互连结构100在垂直方向的电阻，增加半导体互连结构100的强度。此外，由于第三导电结构C、第四导电结构D和第五导电结构E通过一次导电材料填充制程制作，三者不存在明确的交界面，也不存在介质层残留，因此能够进一步降低半导体互连结构100的电阻。当第二半导体结构包括多层晶圆和介质层时，半导体互连结构100降低电阻的优势更加明显。最后，第一倒角和第二倒角能够使导电材料填充制程中的导体流动性更好，具有更高的导电材料填充效率，在第三导电结构C穿过多层晶圆和介质层时也能够减少互连结构中的空隙，克服因增加通孔长度而可能导致的填充空隙等情况。
图13是本公开实施例提供的一种半导体互连结构制作方法的流程图。
参考图13，方法1300可以包括：
步骤S131，提供上表面为第一介质层的第一半导体结构，所述第一介质层包括第一导电结构；
步骤S132，于所述第一介质层上制作第二半导体结构，所述第二半导体结构的上表面包括第二介质层，所述第二介质层包括第二导电结构；
步骤S133，在所述第二介质层进行光刻制程，以制作底部露出所述第一导电结构的第一垂直通孔、底部露出所述第二导电结构的第二垂直通孔以及位于所述第二介质层中与所述第一垂直通孔、所述第二垂直通孔上表面相交的导线沟槽，其中所述第一垂直通孔且经过所述第一介质层和所述第二半导体结构；
步骤S134，一次性填充导电材料于所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以形成连接所述第一导电结构和所述第二导电结构的互连结构，所述互连结构包括位于所述第二介质层的第三导电结构、连通所述第二导电结构和所述第三导电结构的第四导电结构和连通所述第一导电结构和所述第三导电结构的第五导电结构。
参考图14，在一个实施例中，步骤S133可以包括：
步骤S1331，通过第一光刻制程在所述第二介质层上蚀刻所述导线沟槽；
步骤S1332，通过第二光刻制程在所述导线沟槽的下表面蚀刻所述第一垂直通孔，使所述第一垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；
步骤S1333，通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构。
本实施例的详细制作流程可以参考对图3A～图3H所示实施例的描述，本公开于此不再赘述。在图14所示实施例中，由于第一垂直通孔在导线沟槽之后制作，蚀刻垂直通孔的过程会在第一垂直通孔和导线沟槽的连接处形成两个倒角T1和T2，如图4所示。这两个倒角的形成使导电材料填充制程中的导体流动性更好，减少互连结构中的空隙，提高了导电材料填充效率。即使第二半导体结构包括多层晶圆和介质层、垂直通孔较深，也能保证金属填充效率。
参考图15，在另一个实施例中，步骤S133可以包括：
步骤S1334，通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
步骤S1335，通过第二光刻制程在所述第二介质层上蚀刻所述导线沟槽；
步骤S1336，通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构。
本实施例的详细制作流程可以参考图6A～图6E所示实施例的相关描述，本公开于此不再赘述。
参考图16，在再一个实施例中，步骤S133可以包括：
步骤S1337，通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
步骤S1338，通过第二光刻制程在所述第二介质层中蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
步骤S1339，通过第三光刻制程在所述第二介质层上蚀刻连通所述第一垂直通孔和所述第二垂直通孔的所述导线沟槽。
本实施例的详细制作流程可以参考对图8A～图8C所示实施例的描述，本公开于此不再赘述。
同图1～图12所示结构实施例相同，图13～图16所示的方法同样可以用于制作如图9所示的多个第四导电结构、如图10所示的多个第五导电结构或图11所示的多个第四导电结构和第五导电结构。此外，第三导电结构也同样可以为如图12所示的包括多个转角的导线。
最后，在图13～图16所示的方法实施例中，第一导电结构既可以为焊盘也可以为导线，第二导电结构既可以为焊盘也可以为导线，第三导电结构为导线。即第三导电结构、第四导电结构和第五导线结构可以作为连通导线与导线、焊盘与焊盘、导线与焊盘的互连结构。
综上所述，本公开实施例提供的半导体互连结构制作方法通过使用一次导电材料填充制程形成连通第一导电结构和第二导电结构的第三互连结构、第四导电结构、第五导电结构，可以消除传统方法导致的TSV和导线的交界面，进而消除残留介质层，降低半导体互连结构的电阻。此外，通过一次光刻制程制作穿透第二半导体结构的通孔，可以有效减少传统方法在多层晶圆和介质层堆叠状态下导致的多个TSV和导线的交界面，进一步降低半导体互连结构的电阻，增强半导体互连结构的强度。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。
Claims (11)
1.一种半导体互连结构制作方法，其特征在于，包括：
提供上表面为第一介质层的第一半导体结构，所述第一介质层包括第一导电结构；
于所述第一介质层上制作第二半导体结构，所述第二半导体结构的上表面包括第二介质层，所述第二介质层包括第二导电结构；
在所述第二介质层进行光刻制程，以制作底部露出所述第一导电结构的第一垂直通孔、底部露出所述第二导电结构的第二垂直通孔以及位于所述第二介质层中与所述第一垂直通孔、所述第二垂直通孔上表面相交的导线沟槽，其中所述第一垂直通孔且经过所述第一介质层和所述第二半导体结构；
一次性填充导电材料于所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以形成连接所述第一导电结构和所述第二导电结构的互连结构，所述互连结构包括位于所述第二介质层的第三导电结构、连通所述第二导电结构和所述第三导电结构的第四导电结构和连通所述第一导电结构和所述第三导电结构的第五导电结构。
2.如权利要求1所述的半导体互连结构制作方法，其特征在于，所述在所述第二介质层进行光刻制程包括：
通过第一光刻制程在所述第二介质层上蚀刻所述导线沟槽；
通过第二光刻制程在所述导线沟槽的下表面蚀刻所述第一垂直通孔，使所述第一垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；
通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构。
3.如权利要求1所述的半导体互连结构制作方法，其特征在于，所述在所述第二介质层进行光刻制程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层上蚀刻所述导线沟槽；
通过第三光刻制程在所述导线沟槽的下表面蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构。
4.如权利要求1所述的半导体互连结构制作方法，其特征在于，所述在所述第二介质层进行光刻制程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻所述第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层中蚀刻所述第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
通过第三光刻制程在所述第二介质层上蚀刻连通所述第一垂直通孔和所述第二垂直通孔的所述导线沟槽。
5.如权利要求1所述的半导体互连结构制作方法，其特征在于，所述第一导电结构为焊盘或导线，所述第二导电结构为焊盘或导线，所述第三导电结构为导线。
6.一种半导体互连结构，其特征在于，包括：
第一半导体结构，上表面为第一介质层，所述第一介质层包括第一导电结构；
第二半导体结构，键合于所述第一介质层，上表面为第二介质层；
第二导电结构，位于所述第二介质层；
第三导电结构，位于所述第二介质层的上表面；
第四导电结构，下表面连接于所述第二导电结构，上表面连接于所述第三导电结构；
第五导电结构，经过所述第一介质层和所述第二半导体结构，下表面连接于所述第一导电结构，上表面连接于所述第三导电结构；
其中，所述第三导电结构、所述第四导电结构和所述第五导电结构通过同一次导电材料填充制程形成。
7.如权利要求6所述的半导体互连结构，其特征在于，所述第三导电结构、所述第四导电结构和所述第五导电结构的制作过程包括：
通过第一光刻制程在所述第二介质层上蚀刻导线沟槽；
通过第二光刻制程在所述导线沟槽的下表面蚀刻第一垂直通孔，使所述第一垂直通孔经过所述第二半导体结构和所述第一介质层，底部露出所述第一导电结构；
通过第三光刻制程在所述导线沟槽的下表面蚀刻第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
一次性填充导电材料至所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以一次性形成所述第三导电结构、所述第四导电结构和所述第五导电结构。
8.如权利要求6所述的半导体互连结构，其特征在于，所述第三导电结构、所述第四导电结构和所述第五导电结构的制作过程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层上蚀刻导线沟槽；
通过第三光刻制程在所述导线沟槽的下表面蚀刻第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
一次性填充导电材料至所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以一次性形成所述第三导电结构、所述第四导电结构和所述第五导电结构。
9.如权利要求6所述的半导体互连结构，其特征在于，所述第三导电结构、所述第四导电结构和所述第五导电结构的制作过程包括：
通过第一光刻制程在所述第二半导体结构和所述第一介质层中蚀刻第一垂直通孔，使所述垂直通孔的底部露出所述第一导电结构；
通过第二光刻制程在所述第二介质层中蚀刻第二垂直通孔，使所述第二垂直通孔的底部露出所述第二导电结构；
通过第三光刻制程在所述第二介质层上蚀刻连通所述第一垂直通孔和所述第二垂直通孔的导线沟槽；
一次性填充导电材料至所述第一垂直通孔、所述第二垂直通孔和所述导线沟槽，以一次性形成所述第三导电结构、所述第四导电结构和所述第五导电结构。
10.如权利要求7～9任一项所述的半导体互连结构，其特征在于，所述第一垂直通孔与所述导线沟槽的连接处包括第一倒角和第二倒角。
11.如权利要求6所述的半导体互连结构，其特征在于，所述第一导电结构为焊盘或导线，所述第二导电结构为焊盘或导线，所述第三导电结构为导线。
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