CN203536430U - 集成电路裸片 - Google Patents

集成电路裸片 Download PDF

Info

Publication number
CN203536430U
CN203536430U CN201320583017.5U CN201320583017U CN203536430U CN 203536430 U CN203536430 U CN 203536430U CN 201320583017 U CN201320583017 U CN 201320583017U CN 203536430 U CN203536430 U CN 203536430U
Authority
CN
China
Prior art keywords
metal
dielectric layer
integrated circuit
inter
metal trace
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201320583017.5U
Other languages
English (en)
Inventor
J·H·张
L·A·克莱文杰
C·拉登斯
徐移恒
W·克利迈耶
C·戈德堡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
International Business Machines Corp
Original Assignee
STMicroelectronics lnc USA
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics lnc USA, International Business Machines Corp filed Critical STMicroelectronics lnc USA
Application granted granted Critical
Publication of CN203536430U publication Critical patent/CN203536430U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

根据本实用新型的一个方面，提供一种集成电路裸片，包括：半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。

Description

集成电路裸片
技术领域
本公开涉及集成电路设计的领域。本公开更具体地涉及在集成电路裸片内的金属互连。
背景技术
随着集成电路技术持续缩小尺寸至更小的技术节点，线互连的后端工艺变得非常有挑战性且难以实现。使用诸如双图案化之类的复杂图案化方案来提供越来越小的互连特征部。由于集成电路内的过孔和金属线变得越来越小且越来越靠近，在集成电路内可能出现许多问题。这些问题可以包括在制造期间光刻掩膜的对准困难以及集成电路的寿命期间的与时间有关的电击穿和电迁移。
实用新型内容
鉴于前述背景技术，因此本实用新型的目的在于提供一种至少部分地克服上述技术问题的技术方案。
根据本实用新型的一个方面，提供一种集成电路裸片，包括：半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。
优选地，所述集成电路裸片包括在所述第二孔隙中的在所述第一导电插塞和所述第二导电插塞的侧壁上的密封电介质层，所述密封电介质层是与所述第一金属间电介质层不同的材料。
优选地，所述密封电介质层在所述第一导电插塞和所述第二导电插塞之间的所述第二孔隙中限定了中空空间。
优选地，所述集成电路裸片包括在所述第一金属间电介质层和所述密封电介质层之上的第二金属间电介质层。
优选地，所述密封电介质层包括氮化硅。
优选地，所述导电材料是铜。
优选地，所述集成电路裸片包括：第二金属间电介质层，所述第二金属间电介质层位于所述第一金属迹线和所述第二金属迹线之上并且位于所述第一金属间电介质层之下；在所述第一金属迹线和所述第二金属迹线之上的所述第二金属间电介质层上形成第三金属迹线和第四金属迹线；以及通过刻蚀所述第一金属间电介质层和所述第二金属间电介质层来形成所述第一孔隙。
通过使用根据本实用新型的实施例可以至少获得部分的对应有益效果。
附图说明
图1是根据一个实施例的集成电路裸片的截面图。
图2是根据一个实施例的在第一金属间电介质层中形成了第一沟槽的集成电路裸片的截面图。
图3是根据一个实施例的在第一沟槽中打开了更多沟槽的集成电路裸片的截面图。
图4是根据一个实施例的具有沉积在沟槽中的阻挡层的集成电路裸片的截面图。
图5是根据一个实施例的具有填充沟槽的导电材料的集成电路裸片的截面图。
图6是根据一个实施例的导电材料被平坦化的集成电路裸片的截面图。
图7A是根据一个实施例的具有在限定金属插塞的导电材料中刻蚀的第三沟槽的集成电路裸片的截面图。
图7B是根据替选实施例的具有在限定金属插塞的导电材料中刻蚀的第三沟槽的集成电路裸片的截面图。
图8是根据一个实施例的保护电介质层形成在金属插塞上和在第三沟槽的侧壁上之后的集成电路裸片的截面图。
图9是根据一个实施例的保护电介质层形成在金属插塞上和填充第三沟槽之后的集成电路裸片的截面图。
图10A是根据一个实施例的具有包括双足分支结构的金属互连的集成电路裸片的截面图。
图10B是根据替选实施例的具有包括双足分支结构的金属互连的集成电路裸片的截面图。
具体实施方式
图1是包括半导体衬底32和电介质层36的集成电路裸片30的截面图。晶体管34形成在衬底32中。第一掩膜迹线38a和38b形成在衬底32上。每个金属迹线38a、38b由薄阻挡层40加衬。第一金属迹线38a和38b以及电介质层36被覆盖在电介质覆盖层42中。虽然在图1中示出了六个第一金属迹线，但是在本文中仅仅标出了两个第一金属迹线38a和38b。
电介质层36在图1中示出为单层，然而实际上，电介质层36可以包括设置在其中形成了晶体管34的半导体衬底32的顶部上的导电层和电介质层。尽管没有示出，但是在电介质层36之下的电介质层中可以形成其它的金属迹线、过孔和信号线。第一金属迹线38a和38b是导电信号承载线，其允许信号穿通集成电路裸片30，包括传送至集成电路裸片30以外的晶体管34和金属接触，诸如接触焊盘、焊料球或引线等。在图1中所示的集成电路裸片30中，在第一金属层的第一金属迹线38a和38b之下可以存在许多没有示出的部件。
在一个实施例中，衬底32包括半导体衬底32上的二氧化硅层、低K电介质层、氮化硅层或其它合适的电介质层。半导体衬底32例如是可以形成在晶体管34中或上的硅或其它合适的半导体层。
在一个例子中，第一金属迹线38a和38b可以由铜形成。阻挡层40是钛、氮化钛、钽、氮化钽或其它合适的阻挡层中的一个或多个层。第一金属迹线38a和38b例如是60-100nm的厚度。根据所实施的技术节点或最小尺度，第一金属迹线38a和38b按照32nm、20nm或任意其它合适的距离来分隔。
在许多集成电路中，由于在加工铜线和过孔中的困难，金属迹线由铝形成或者铝铜形成。然而，随着技术节点减少到越来越小的尺度，由于铜的高导电性和其它参数，优选将铜用于集成电路裸片中的金属迹线和过孔。然而，可以将任意其它合适的金属用于金属迹线、过孔和阻挡层。
覆盖层42例如是氮化硅或者优选是包括碳的氮化硅层。覆盖层42厚度处于
Figure BSA0000095336390000041
之间。针对图1所述的特征部，可以使用其它合适的材料和尺度。
在图2中，在覆盖层42上沉积了第一金属间电介质层44。第一金属间电介质层44例如是厚度在
Figure BSA0000095336390000042
之间的纳米多孔电介质层。由于集成电路的特征部的尺度持续缩小，集成电路的导电特征部之间的电容开始增加。例如，由于特征部之间的距离缩小，在形成在集成电路裸片30中的金属迹线之间的电容、或者在形成在集成电路裸片30中的金属迹线和过孔之间的电容增加。集成电路的导电特征部之间的电容还与它们之间的材料的电介质常数成比例。为此，第一金属间电介质层44是低K电介质层。这表示金属间电介质层44的电介质常数相对较小。这有助于减少形成在第一金属间电介质层44中、之上或之下的特征部之间的电容。金属间电介质层44可以例如是多孔电介质材料，例如多孔二氧化硅或其它多孔材料。备选地，第一金属间电介质层44可以是除了多孔电介质层以外的材料，但仍然由具有非常低的电介质常数的材料形成。
在图3中，第一金属间电介质层44被图案化且被刻蚀以在第一金属间电介质层44中打开沟槽46。第一金属间电介质层44没有被一直刻蚀到覆盖层42。实际上，使用基于时间的控制来刻蚀金属间电介质层44，以选择性刻蚀到一定深度。图3中的沟槽46的深度例如是可以使用反应离子刻蚀来打开第一金属间电介质层44中的沟槽46。控制反应离子刻蚀的深度的基于时间的控制例如是步进高度先进工艺控制。这种先进工艺控制允许刻蚀进行到特定深度而不再继续。可以根据集成电路裸片30的需要的参数，来为沟槽46选择许多其它合适的尺度。此外，除了描述的技术以外，可以根据需要使用其它刻蚀技术来实现相同或相似的效果。
在图4中，薄的阻挡层52被沉积在保护电介质层42上和沟槽46中。阻挡层52提供了阻挡来防止移动的金属原子进入电介质层。阻挡层还用作用于后续沉积的金属层的粘合层。阻挡层52例如是一层或多层的钛、氮化钛、钽或氮化钽。备选地，可以使用其它合适的材料来形成阻挡层52。当使用Ti和/或TiN时，阻挡层52厚度例如是
Figure BSA0000095336390000052
当将Ta和/或TaN用于阻挡层52时，阻挡层52厚度例如是
Figure BSA0000095336390000053
当然，可以使用其它合适的厚度和材料。
在图5中，将厚的导电材料层54沉积在阻挡层52上和在沟槽46中。导电层54填充沟槽46且在第一金属间电介质层44的上表面之上延伸。导电材料54与阻挡层52直接接触。
导电材料54例如是铜。然而，也可以使用其它合适的材料来用于导电材料54。可以使用电镀和无电镀工艺来形成导电材料。具体来说，可以通过用物理气相沉积(PVD)工艺先沉积非常薄的铜种层来沉积导电材料54。种层厚度例如是10nm。随后是沉积约400nm厚的铜层的电镀工艺。可以使用其它合适的工艺来沉积导电材料54。
在图6中，已经执行了平坦化步骤来从保护电介质层42去除过量的导电材料。平坦化步骤例如是被配置成停止在保护电介质层42上的化学机械平坦化步骤。
在图7A中，导电材料54被刻蚀以形成沟槽56a、56b和56c。沟槽56a、56b和56c延伸通过导电材料54和阻挡层52以暴露电介质层36。沟槽56a、56b和56c延伸通过导电材料54和阻挡层52以暴露电介质层36。在一个示例中，使用光刻技术来形成沟槽56a、56b和56c，以在导电材料54和金属间电介质层44上形成光刻胶的图案化掩膜。然后，执行反应离子刻蚀，以刻蚀被图案化掩膜暴露的位置处的导电材料54。反应离子刻蚀刻蚀通过导电材料54和阻挡层52。当电介质层36暴露时，反应离子刻蚀停止。如图7A所示，在反应离子刻蚀停止前，少量的电介质层36也可能被刻蚀。在一个示例中，沟槽56a、56b和56c宽度为32nm，但是沟槽56a、56b和56c宽度也可以是10-50nm。
沟槽56a、56b和56c将导电材料54的相应部分彼此电隔离。具体来说，沟槽56a、56b和56c限定了多个导电插塞60a和60b以及第二金属迹线62a和62b。导电插塞60a和60b与相应的第一金属迹线38a和38b接触。导电插塞60a和60b电连接至相应的第一金属迹线38a和38b。导电插塞60a和60b与相应的第二金属迹线62a和62b集成在一起。因此，导电插塞60a将第一金属迹线38a与第二金属迹线62a电连接。导电插塞60将第一金属迹线38b与第一金属迹线62b电连接。虽然在图7A中没有具体标出，其它的导电插塞将相应的第一金属迹线连接至相应的第二金属迹线。
第一金属迹线38a和38b以及第二金属迹线62a和62b是导电信号承载线，其允许信号穿通集成电路裸片30，包括传送至集成电路裸片30以外的晶体管34和金属接触，诸如接触焊盘、焊料球或引线等。尽管第一金属迹线被描述为由第一金属层形成而第二金属迹线62a和62b被描述为形成在第二金属层中，应理解也可以出现位于第一金属迹线之下的其它金属层。集成电路裸片中的第一金属迹线38a和38b、导电插塞60a和60b、第二金属迹线62a和62b以及其它的金属互连允许形成在半导体衬底中的晶体管34之间的连接以及与集成电路裸片30以外的部件的连接。以此方式，电信号可以在集成电路裸片30内传递。
在一个示例中，导电插塞60a和60b以及第二金属迹线62a和62b由铜形成。在许多集成电路中，由于在加工铜线和过孔中的困难，金属迹线由铝形成或者铝铜形成。然而，随着技术节点减少到越来越小的尺度，由于铜的高导电性和其它参数，优选将铜用于集成电路裸片中的金属迹线和过孔。也可以将任意其它合适的金属和其它材料用于金属迹线、过孔和阻挡层。
第二金属迹线62a和62b例如厚度是60-100nm。沟槽56a、56b和56c例如宽度是20nm，或者也可以根据技术节点和最小尺度来实施任意合适的宽度。
以上结合图1-图7描述的导电插塞60a和60b以及第二金属迹线62a和62b的形成结合了用于先进后端工艺线互连的大马士革工艺和减薄金属工艺。这提供了许多优点。
根据本公开构思形成的导电插塞60a和60b以及第二金属迹线62a和62b相比于之前的设计具有许多优点。
因为导电材料54沉积在图3和4所公开的相对较宽的沟槽48a、48b和48c中，可以形成较大的铜颗粒。随着导电材料54中的铜颗粒(grain)尺寸增加，互连结构的导电性和可靠性增加。在通过铜形成金属互连的一些工艺中，铜被沉积到非常窄的沟槽中和形成在电介质层中的其它特征部中。因为铜被沉积成相对较窄，因此铜的颗粒尺寸相对较小。如果颗粒尺寸变得过小，则通过其形成的互连结构可能在承载电信号方面存在降低的可靠性，且甚至可能完全失效。然而，在根据本实用新型构思的工艺中，导电材料54沉积在相对较宽的特征部中，允许形成较大的铜颗粒。与具有较小铜颗粒尺寸的特征部相比，随后通过导电材料54形成的金属互连可以具有改善的电特性。
在先前的通过铜形成金属互连的方法中，由于在铜衬垫中的弱台阶覆盖，所述铜衬垫在形成铜互连结构之前经常被拉下，金属互连结构出现了弱可靠性。具体来说，在形成铜插塞和迹线之前，通常先沉积非常薄的铜种层。铜种层通常通过非常慢的物理气相沉积工艺来沉积，所述非常慢的物理气相沉积工艺允许薄的铜种层形成在将要沉积较厚的铜层的小沟槽和其它特征部的所有内表面上。由于根据较小技术节点金属互连的尺寸减少，通过种层的整个台阶覆盖的可靠性减少。有时，种层没有准确形成在具有较高纵横比的沟槽的所有表面上。随后形成在种层上的较厚铜层可能不完全地形成在具有较高纵横比的沟槽内。如果在这些沟槽内的较厚的铜层由于种层的弱台阶覆盖而形成地较差，则金属互连可能不同正常工作，且电信号可能不能可靠地通过集成电路裸片30。
然而，根据本实用新型构思形成的金属互连并不遭受这些相同缺点。具体来说，因为导电材料54形成在图3所示的非常宽的沟槽48a、48b和48c中，缓解了在具有高的纵横比的沟槽中的种层的弱台阶覆盖的问题。因而，导电材料54完整且正确地形成在沟槽48a、48b和48c中。由此，根据本实用新型原理的通过导电材料54形成的金属互连的物理和电学特性更具有鲁棒性，且没有出现先前描述的缺点。
根据本实用新型的形成金属互连的进一步的优点在于可以减少关键掩膜的数量。例如，在先前形成具有非常小特征部的金属互连的工艺中，需要高精准的掩膜对准。通常，通过在电介质材料中刻蚀高纵横比的过孔以暴露下面的较窄的金属迹线，来形成接触过孔。因为金属迹线相对较小，即使用于形成沟槽的掩膜的较小的不对准也会造成过孔与金属迹线的致命的不对准。通常，在现有工艺中使用双光刻刻蚀来满足对准要求。这是非常复杂且具有挑战性的，且可以造成制造集成电路的更高成本和集成电路的减低的可靠性。
然而，根据本实用新型构思形成的互连并不遭受相同的缺点。具体来说，如图6所示，在之前描述的宽沟槽48a、48b和48c中沉积的导电材料54与第一金属迹线38a和38b完全电接触。如图7所示，沟槽可以形成为具有宽松的光刻要求。因为沟槽56a、56b和56c不需要暴露出非常薄的金属迹线，可以放宽光刻要求。直接刻蚀到导电材料54中的沟槽56a、56b和56c仅需要与导电插塞60a和60b相互电隔离。只要沟槽56a、56b和56c被对准成没有使得一个导电插塞错误地接触两个第一金属迹线，就符合光刻要求。
要求非常高精度的对准步骤在集成电路制造中是最昂贵的工艺。光刻要求越严格，对准步骤越昂贵。在如图1-图7A所示的根据本实用新型构思的工艺中，可以使用宽松的光刻标准。这可以减少制作集成电路裸片30的成本，并可以提高集成电路裸片30的可靠性。另外，导电插塞60a和60b、以及第二金属迹线62a和62b在单次刻蚀步骤中并限定。这进一步减少了制造集成电路裸片30所需的掩膜数目。
尽管导电材料54被描述成铜，但是也可以使用其它导电材料。具体来说，铝、铜和铝的组合、金、铝、钨或其它合适的导电材料也可以用来形成金属互连。
图7B示出了一个替选实施例，其中沟槽56c形成在金属间电介质层44的升高部分上。这说明沟槽可以以与图7A所示方式不同的方式形成在导电材料中。如依据本实用新型对本领域技术人员而言是明显的那样，用于在导电材料54中形成沟槽的许多其它方式也是可能的。
在图8中，密封电介质材料66形成在第二金属迹线62a和62b上以及在沟槽56a、56b和56c中。具体来说，密封电介质材料66形成在沟槽56a、56b和56c的侧壁上。在沟槽56a、56b和56c中留有中空空间68。这是因为在密封电介质材料66的沉积期间，电介质材料在沟槽56a、56b和56c的顶部附近聚集的更快。在沟槽56a、56b和56c的顶部通过密封电介质材料66的聚集而被封闭时，电介质材料停止在沟槽56a、56b和56c的侧壁和底部上聚集。因而，电介质材料66的厚度在沟槽56a、56b和56c的底部附近比在沟槽56a、56b和56c的顶部附近要小。例如，密封电介质层66在第二金属迹线62a和62b的顶部上的厚度为20nm，在沟槽56a、56b和56c的底部附近的侧壁上厚度为约10nm。例如，密封电介质材料66与电介质覆盖层42为相同材料。
图8所示的密封电介质层提供了一些优点。中空空间68在导电插塞60a和60b之间提供气隙。这些气隙可以显著缓解导电插塞60a和60b之间的电容。这对尽可能减少集成电路裸片中的除了需要电容的位置处以外的、在导电插塞和金属互连之间的电容是有益的。集成电路裸片中的金属互连之间的电容可以造成金属互连之间的不需要的串扰。这可以造成信号错误地穿过其不应穿过的金属互连。这也可以造成电信号没有通过其本应通过的导电特征部。由于两个金属结构越来越接近，它们之间的电容增加。由此，随着集成电路裸片上的特征部变得越来越小，电容由于金属结构变得彼此更加接近而增加。两个导电结构之间的电容随着它们之间的材料的电介质常数减少而减少。因此，一种减少金属互连结构之间的电容的方法是减少它们之间的材料的电介质常数。为此，通常使用极低K值的电介质材料作为金属层之间的金属间电介质层。空气具有比极低K值的电介质材料更低的电介质常数。空气的电介质常数大约为1。因此，利用空气填充导电插塞60a和60b之间的空间是有益的。这减少了导电插塞60a和60b之间的电容，并提高了金属互连结构的电特性的可靠性。
具有密封电介质层66的进一步的优点在于：可以保护导电插塞和金属迹线的电磁特性。由于信号和电流流经集成电路裸片的导电插塞和金属迹线，存在包围插塞和金属迹线的电介质材料随着时间而退化的风险。当在大多数情况下电介质材料是极低K值的电介质材料时，这个问题最为突出。由于电介质材料击穿，金属原子可以从导电插塞和金属迹线扩散到电介质材料。然而，由于图8的导电插塞60a、60b以及第二金属迹线62a、62b被密封在密封电介质层66中，可以缓解电迁移和电介质击穿的问题。
如上所述，密封电介质层66是比通常使用在金属间电介质层中的材料更具有鲁棒性的电介质材料。具体来说，密封电介质层66由氮化硅或包括具有氮和碳的硅的其它电介质材料形成。这种材料更难于被击穿且将不允许发生电迁移。如以下将进一步详细讨论的那样，在替选实施例中，第二金属迹线62a、62b可以被彻底地密封在密封电介质层66中。
尽管图8中没有示出，可以在第二金属迹线62a、62b之上形成进一步的金属互连。具体来说，如前所述那样，可以沉积进一步的金属间电介质层，在金属间电介质层中刻蚀出宽沟槽，在宽沟槽中沉积导电材料用于形成大颗粒，然后可以刻蚀导电材料以在互连结构之间形成沟槽。这可以执行多次，与在集成电路裸片30中使用的金属层的数目一样多。在此之后，可以在集成电路裸片30的顶部上形成钝化层和接触焊盘。导电引线、焊料球或管脚可以耦合到导电焊盘，以允许从集成电路裸片30的外部经由金属互连结构到集成电路裸片内的晶体管34的电连接。然后，集成电路裸片30可以被密封在模制化合物中，或者被置于引线框内，或者被置于配置成保护集成电路裸片30免受后续损伤的任意其它合适的封装中。在形成根据本实用新型构思的集成电路裸片时，可以使用许多其它的材料和工艺。所有这些其它的材料、工艺和尺度也将落入本公开的范围内。
图9示出了根据一个实施例的集成电路裸片30。图9的集成电路裸片30在许多方面与图8的集成电路裸片30类似，除了密封电介质材料66彻底填充导电插塞之间的沟槽56a、56b和56c以外。尽管这样做没有提供在沟槽中具有气隙的优点，但是对一些集成电路工艺而言是更灵活的解决方案。在一些实施例中，可以利用电介质材料(诸如二氧化硅、低k电介质材料或其它合适的电介质材料)来填充沟槽56a、56b和56c。
图10示出根据一个实施例的集成电路裸片30。集成电路裸片30包括第一金属迹线38a、38b和38c，如前所述。集成电路裸片30还包括第三金属迹线70a、70b和70c。第三金属迹线70a、70b和70c被完全密封在密封电介质层72a、72b和72c中。密封电介质层72a、72b和72c用作用于宽沟槽的刻蚀停止部，在所述宽沟槽中沉积导电材料以形成图10所示的导电插塞75a和75b。在申请号为13/629,411和13/629,402的美国专利申请中可以找到在包括密封电介质层的集成电路裸片中形成金属接触的更多细节，这些专利申请通过引用全文合并于此。
具体来说，在形成第三金属迹线70a、70b和70c之后，在第二金属间电介质层44和密封电介质层72a、72b和72c的顶部上形成第三金属间电介质层74。然后，第三金属间电介质层74被图案化并被刻蚀以形成与图3所示的沟槽48a、48b和48c类似的宽沟槽。由于密封电介质层72a与第一和第二金属间电介质层74和44之间的高刻蚀选择性，刻蚀金属间电介质层74和44的刻蚀没有对密封电介质层72a、72b和72c进行刻蚀。另外，刻蚀第二金属间电介质层44以暴露第一金属迹线38a、38b和38c。然后利用与之前描述的导电材料54类似的导电材料来填充沟槽。然后在导电材料中刻蚀沟槽，以限定第一导电插塞75a与第二导电插塞75b以及图10中的没有编号的其它导电插塞。然后，密封电介质层76形成在导电材料之上以及在之前描述的沟槽中。
根据用于形成集成电路裸片的已知工艺，进一步的电介质层可以形成在第四金属间电介质层90之上。最终，钝化层可以形成在密封电介质层76之上，接触焊盘可以形成在钝化层上以提供经由集成电路裸片30中的过孔和金属迹线的至晶体管34的连接。最终，可以将集成电路裸片30密封在模制化合物中并被提供有耦合至接触焊盘的焊料球、引线或管脚，使得集成电路裸片可以被安装在电子组件中，诸如电路板上或其它合适位置上。
图10B示出了替选实施例，其中沟槽56a形成在金属迹线70a之上。这说明沟槽可以通过与图10A所示方式不同的方式形成在导电材料中。用于形成导电材料54中的沟槽的许多其它方式也是可能的，且依据本公开内容这些方式对本领域技术人员而言也是明显的。
在本实用新型中没有详细描述用于形成集成电路裸片的许多工艺和结构。这些其它的工艺和结构对本领域技术人员而言是已知的，且可以依据本公开内容来实施。
附图中的特征部没有必要完全按比例绘制。结合图1至图10B描述的工艺和结构作为示例而给出。根据本实用新型的构思，也可以使用其它类型的材料、厚度、宽度、结构和图案。所有这种替选实施例落入本实用新型的范围内。
上述的多个实施例可以组合起来以提供其它实施例。
可以依据上述的详细描述来对实施例进行这些或其它的改变。一般而言，在所附权利要求中，所使用的术语不应被解释成将权利要求限定于说明书和权利要求中公开的特定实施例，而是应被解释成包括所有可能的实施例以及所授予的权利要求的等同的全部范围。因而，权利要求不限于本公开。

Claims (7)

1.一种集成电路裸片，其特征在于，包括：
半导体衬底；
所述半导体衬底中的多个晶体管；
位于所述半导体衬底之上的第一金属迹线和第二金属迹线；
在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；
在所述第一金属间电介质层中的第一孔隙；
在所述第一孔隙中的导电材料；以及
在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。
2.如权利要求1所述的集成电路裸片，其特征在于，包括在所述第二孔隙中的在所述第一导电插塞和所述第二导电插塞的侧壁上的密封电介质层，所述密封电介质层是与所述第一金属间电介质层不同的材料。
3.如权利要求2所述的集成电路裸片，其特征在于，所述密封电介质层在所述第一导电插塞和所述第二导电插塞之间的所述第二孔隙中限定了中空空间。
4.如权利要求3所述的集成电路裸片，其特征在于，包括在所述第一金属间电介质层和所述密封电介质层之上的第二金属间电介质层。
5.如权利要求2所述的集成电路裸片，其特征在于，所述密封电介质层包括氮化硅。
6.如权利要求1所述的集成电路裸片，其特征在于，所述导电材料是铜。
7.如权利要求1所述的集成电路裸片，其特征在于，包括：
第二金属间电介质层，所述第二金属间电介质层位于所述第一金属迹线和所述第二金属迹线之上并且位于所述第一金属间电介质层之下；
在所述第一金属迹线和所述第二金属迹线之上的所述第二金属间电介质层上形成第三金属迹线和第四金属迹线；以及
通过刻蚀所述第一金属间电介质层和所述第二金属间电介质层来形成所述第一孔隙。
CN201320583017.5U 2012-12-31 2013-09-16 集成电路裸片 Expired - Fee Related CN203536430U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/731,878 2012-12-31
US13/731,878 US8900990B2 (en) 2012-12-31 2012-12-31 System and method of combining damascenes and subtract metal etch for advanced back end of line interconnections

Publications (1)

Publication Number Publication Date
CN203536430U true CN203536430U (zh) 2014-04-09

Family

ID=50422608

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201320583017.5U Expired - Fee Related CN203536430U (zh) 2012-12-31 2013-09-16 集成电路裸片
CN201310433537.2A Pending CN103915375A (zh) 2012-12-31 2013-09-16 用于先进后端工艺线互连的组合大马士革和减薄金属刻蚀的系统及方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201310433537.2A Pending CN103915375A (zh) 2012-12-31 2013-09-16 用于先进后端工艺线互连的组合大马士革和减薄金属刻蚀的系统及方法

Country Status (2)

Country Link
US (1) US8900990B2 (zh)
CN (2) CN203536430U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915375A (zh) * 2012-12-31 2014-07-09 意法半导体公司 用于先进后端工艺线互连的组合大马士革和减薄金属刻蚀的系统及方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247253B2 (en) * 2009-08-11 2012-08-21 Pixart Imaging Inc. MEMS package structure and method for fabricating the same
US20150162277A1 (en) 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US9214429B2 (en) 2013-12-05 2015-12-15 Stmicroelectronics, Inc. Trench interconnect having reduced fringe capacitance
TWI540944B (zh) * 2014-07-14 2016-07-01 啟碁科技股份有限公司 基板結構的製造方法、基板結構以及金屬構件
US10177031B2 (en) 2014-12-23 2019-01-08 International Business Machines Corporation Subtractive etch interconnects
US9431292B1 (en) 2015-04-29 2016-08-30 Globalfoundries Inc. Alternate dual damascene method for forming interconnects
US9449871B1 (en) * 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
US10074472B2 (en) * 2015-12-15 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. InFO coil on metal plate with slot
KR102645957B1 (ko) * 2016-03-22 2024-03-08 삼성전자주식회사 반도체 장치 및 그의 제조 방법
US10727114B2 (en) 2017-01-13 2020-07-28 International Business Machines Corporation Interconnect structure including airgaps and substractively etched metal lines
US10224242B1 (en) 2017-11-14 2019-03-05 International Business Machines Corporation Low-resistivity metallic interconnect structures
US10475701B2 (en) 2017-12-13 2019-11-12 International Business Machines Corporation Mixed wire structure and method of making the same
US11488864B2 (en) * 2020-10-02 2022-11-01 Samsung Electronics Co., Ltd. Self-aligned supervia and metal direct etching process to manufacture self-aligned supervia

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1055788C (zh) * 1997-03-14 2000-08-23 联华电子股份有限公司 在半导体器件内制作内连线的方法
CN100461393C (zh) * 2003-12-30 2009-02-11 中芯国际集成电路制造(上海)有限公司 用于将铜与金属-绝缘体-金属电容器结合的方法和结构
US7052932B2 (en) * 2004-02-24 2006-05-30 Chartered Semiconductor Manufacturing Ltd. Oxygen doped SiC for Cu barrier and etch stop layer in dual damascene fabrication
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
DE112006001516T5 (de) * 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US8269273B2 (en) * 2008-09-25 2012-09-18 Force Mos Technology Co., Ltd. Trench MOSFET with etching buffer layer in trench gate
CN101996932B (zh) * 2009-08-20 2013-03-06 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
US8633520B2 (en) * 2010-10-21 2014-01-21 Samsung Electronics Co., Ltd. Semiconductor device
CN102324403B (zh) * 2011-10-13 2013-07-10 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
US8900990B2 (en) * 2012-12-31 2014-12-02 Stmicroelectronics, Inc. System and method of combining damascenes and subtract metal etch for advanced back end of line interconnections

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915375A (zh) * 2012-12-31 2014-07-09 意法半导体公司 用于先进后端工艺线互连的组合大马士革和减薄金属刻蚀的系统及方法

Also Published As

Publication number Publication date
US20140183735A1 (en) 2014-07-03
US8900990B2 (en) 2014-12-02
CN103915375A (zh) 2014-07-09

Similar Documents

Publication Publication Date Title
CN203536430U (zh) 集成电路裸片
US10861742B2 (en) Interconnect structure having an etch stop layer over conductive lines
US9728451B2 (en) Through silicon vias for semiconductor devices and manufacturing method thereof
US7892972B2 (en) Methods for fabricating and filling conductive vias and conductive vias so formed
KR101319701B1 (ko) ＴＳＶｓ에 연결된 웨이퍼 후면의 상호접속 구조
US9099465B2 (en) High aspect ratio vias for high performance devices
JP6072265B2 (ja) 犠牲プラグを用いた基板貫通ビアの形成に係るデバイス、システム、および方法
CN110100307B (zh) 三维存储器件及其制作方法
TWI575658B (zh) 用於積體電路之頸形互連熔絲結構
US9484254B2 (en) Size-filtered multimetal structures
US9018092B2 (en) Encapsulated metal interconnect
JP4057800B2 (ja) 半導体素子及びその形成方法
CN103943641A (zh) 半导体晶片封装体及其制造方法
US20140084481A1 (en) System and method of novel encapsulated multi metal branch foot structures for advanced back end of line
US20080014742A1 (en) Method of manufacturing a semiconductor device with through-chip vias
CN210640230U (zh) 半导体结构
CN104701248A (zh) 用于半导体器件的互连结构
US7030011B2 (en) Method for avoiding short-circuit of conductive wires
US11798872B2 (en) Interconnection structure and semiconductor package including the same
CN104576507A (zh) 基于硅通孔技术的三维封装方法
KR20200037091A (ko) 전도성 라인 하위 금속 캡을 가진 비아

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140409

Termination date: 20160916