JP2003282627A - ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法 - Google Patents

ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法

Info

Publication number
JP2003282627A
JP2003282627A JP2003070797A JP2003070797A JP2003282627A JP 2003282627 A JP2003282627 A JP 2003282627A JP 2003070797 A JP2003070797 A JP 2003070797A JP 2003070797 A JP2003070797 A JP 2003070797A JP 2003282627 A JP2003282627 A JP 2003282627A
Authority
JP
Japan
Prior art keywords
bonding pad
insulating film
semiconductor device
metal layer
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003070797A
Other languages
English (en)
Other versions
JP3923440B2 (ja
Inventor
Jin-Hyuk Lee
進 赫 李
Sa Yoon Kang
思 尹 姜
Dong-Whee Kwon
東 輝 権
Ji-Yong You
智 龍 劉
Hye-Soo Shin
恵 ▲しゅう▼ 申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2003282627A publication Critical patent/JP2003282627A/ja
Application granted granted Critical
Publication of JP3923440B2 publication Critical patent/JP3923440B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • H01L2224/05096Uniform arrangement, i.e. array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 補強されたボンディングパッド下部構造を有
する半導体素子及びその製造方法を提供する。 【解決手段】 ボンディングパッド用金属層の下部に、
露光工程では互いに連結されずに一定間隔で離隔された
複数の点が全体的にメッシュ形態をなすように配列され
たパターン210Aがフォトレジスト膜212上に転写
され現像及びエッチング工程を経て複数の点が互いに連
結されて全体としてメッシュ形態に形成されてなるコン
タクト用トレンチ部を含む層間絶縁膜を有する。したが
って、現在のフォト工程では形成できない微細な線幅の
メッシュ型コンタクト用トレンチ部を具現して収率を向
上させ、ボンディング能及び半導体素子の信頼性を改善
できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、より詳細には半導体素子のうちボンデ
ィングパッド下部に形成される層間絶縁膜の構造及びそ
の製造方法に関する。
【0002】
【従来の技術】半導体素子を製造する工程技術の発達に
伴って半導体チップの集積度は増加し、そのサイズは縮
小されてきている。したがって一定の面積に形成せねば
ならない金属配線の数は増加してきている。このように
一定面積あたりの金属配線数が増加することによって、
金属配線の幅、および隣接する金属配線間の間隔で定義
されるピッチを小さくする結果を招き、さらに金属配線
の厚さを薄くする必要も生じる。
【0003】特に半導体素子の製造工程のうちの金属配
線工程で最後に形成される金属配線は、ボンディングパ
ットが形成されるものであり、この金属配線の薄型化
は、後続の半導体パッケージング工程時におけるワイヤ
ボンディング工程の不良率を高めるおそれがある。ワイ
ヤボンディング工程は、ボンディングパットを外部に連
結する工程である。ここで、ボンディングパッドとは、
金属配線が露出された部分であって、半導体チップの内
部に集積化された回路パターンを半導体チップの外部に
連結するための通路としての端子として機能するもので
ある。通常では、ボンディングパッドは半導体パッケー
ジング工程時に金線、ソルダボール及びソルダバンプを
利用して外部に連結される。
【0004】一般的に半導体パッケージ工程のうちワイ
ヤボンディング工程時の不良率を抑制するためには、ボ
ンディングパッドが形成される最終の金属配線を厚くす
るか、あるいはボンディングパッドの下部構造を補強せ
ねばならない。しかし、最終の金属配線を厚くする方法
は半導体チップの高集積化に逆行する方法であるために
採用することが難しい。したがって、ボンディングパッ
ドの下部構造、すなわち、金属層間絶縁(Interm
etal Dielectric;IMD)膜を補強す
る方法が、ワイヤボンディング工程時の不良率を抑制す
るための案として主流をなしている。
【0005】前記IMD膜の構造を補強するための方法
としては、IMD膜内に形成されるコンタクト部を、一
体型のプラグ形態ではなく、メッシュ形態(網目形態)
と呼ばれるライン形態にして、ボンディングパッドの機
械的強度を高め、ワイヤがボンディングされる際におけ
る耐久性を与える方法が提示されている。
【0006】このような前記メッシュ形態のコンタクト
部では、メッシュ形態を構成する各ライン型コンタクト
の線幅はできるだけ細くする一方、ライン型コンタクト
の相互間の間隔はできるだけ広くするほど、好ましいメ
ッシュ形態をよく具現できるといえる。
【0007】図1は、従来の技術による半導体素子のボ
ンディングパッド下部構造及びその製造方法を説明する
ために示した断面図である。
【0008】図1を参照すれば、従来の技術による半導
体素子では、一般的に半導体基板100上にトランジス
タを含む下部構造102、例えばトランジスタやビット
ラインのような半導体素子の固有の機能を行う回路パタ
ーンを形成する。そして、その後、絶縁膜104を前記
下部構造102上に形成する。次いで、前記絶縁膜10
4上に下部金属層106を形成し、前記下部金属層10
6上にIMD膜108を蒸着する。
【0009】引続き、前記IMD膜108にボンディン
グパッド114の下部構造を補強するためのパターニン
グを行う。前記IMD膜108に行なわれるパターニン
グにより、メッシュ形態のコンタクト用トレンチ部(溝
部)110がIMD膜108に形成される。この結果物
にコンタクトプラグとして使われる導電物質を積層し
て、前記導電物質を前記トレンチを埋め込んで前記半導
体基板を覆うようにする。その後、化学機械的研磨(C
hemical Mechanical Polish
ing;CMP)やエッチバックのような平坦化工程を
進め、メッシュ形態のコンタクト用トレンチ部110を
導電物質埋め込んで形成されたコンタクトプラグが得ら
れる。そして、前記コンタクトプラグが形成された結果
物上に最終の金属配線112を積層した後、パターニン
グする。引続き、前記最終の金属配線112上に最終の
保護膜116を蒸着した後、パターニングを進めてワイ
ヤボンディングが行われるボンディングパッド114を
露出させる。
【0010】図2及び図3は、図1のIMD膜を形成す
る工程を説明するための平面図である。図2は露光工程
時の転写パターンの平面図であり、図3は現像及びエッ
チング工程後の結果物の平面図である。
【0011】図2に示されるマスクパターンから明らか
なように、IMD膜108に形成されるメッシュ形態の
コンタクト用トレンチ部110は微細な線幅で設計され
る。また、メッシュ形態のコンタクト用トレンチ部11
0でそれぞれのライン間の距離が、なるべく離れるよう
に設計される。このような設計は、後続工程でメッシュ
形状のコンタクト用トレンチがメッシュ形態をそのまま
維持できるようにすることを目的としてなされる。
【0012】しかし、前記露光工程は、ボンディングパ
ッド下部にあるIMD膜108の領域のみに対して行わ
れるのではなく、半導体基板全体に対して行われる。こ
の際、ボンディングパッド下部領域に形成されるメッシ
ュ形態のコンタクト用トレンチ部110では線幅が細い
が、これに比べてボンディングパッド下部領域を除外し
た領域(例えば半導体メモリー素子の場合、メインセル
領域で形成されるコンタクトホール)は、前記メッシュ
形態のコンタクト用トレンチ部に比べて線幅が相対的に
大きい。すなわち、ボンディングパッドが形成される領
域にはメインセル領域のコンタクトホールサイズより相
対的に小さな線幅のトレンチが形成される。
【0013】図3に示されるとおり、メッシュ形態のコ
ンタクト用トレンチ110は、現像及びエッチング工程
を経るにつれて、マスク109のおけるメッシュ形態の
コンタクト用トレンチのパターンに比べて、線幅が順次
に拡張されて形成されてしまう。この現象は、上述した
ように相対的に相異なるサイズを有するトレンチ及びコ
ンタクトホールをボンディングパッド下部領域及び残り
の半導体基板領域に形成することに起因する。このよう
に、コンタクト用トレンチの線幅が拡張して形成されて
しまうため、所望の形態及び寸法を実現し難い。また、
所望のメッシュ形状を形成したにしても、後続のエッチ
バック工程及びボンディングパッド用金属層の形成工程
の後、ボンディングパッド用金属層表面に屈曲が発生す
るといった問題が発生するおそれがある。
【0014】このような理由で、ボンディングパッド下
部の層間絶縁膜108にメッシュ形態のコンタクト部1
10を形成する技術は実際の工程に適用することが難い
という問題があった。
【0015】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、メッシュ形態のコンタクト用トレン
チ部の形成時にエッチングマージンに大きく制限されず
に、所望の形態及び寸法を具現できる、ボンディングパ
ッド下部に補強構造を有する半導体素子を提供すること
である。
【0016】本発明が解決しようとする他の技術的課題
は、前記ボンディングパッド下部に補強構造有する半導
体素子の製造方法を提供することである。
【0017】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、半導体基板と、前記半導体基板上に
形成された下部構造と、露光工程では互いに連結されず
に一定間隔で離隔された複数の点が全体的にメッシュ形
態に配列されており、前記互いに離隔された複数の点が
現像及びエッチング工程を経て互いに連結されて全体と
してメッシュ形態に形成されてなるコンタクト用トレン
チ部を含み、前記下部構造上に形成された層間絶縁膜
と、前記層間絶縁膜のメッシュ形態のコンタクト用トレ
ンチ部を導電物質で埋め込んで形成されたコンタクトプ
ラグと、前記層間絶縁膜上に形成されたボンディングパ
ッド用金属層と、を具備することを特徴とするボンディ
ングパッド下部に補強構造を有する半導体素子を提供す
る。
【0018】前記下部構造は、トランジスタを含む回路
部と、前記回路部上に形成された絶縁膜と、前記絶縁膜
上に形成された下部金属層とを具備することが望まし
い。この時、前記回路部上に形成された絶縁膜は平坦化
の処理がされていることが望ましい。
【0019】前記ボンディングパッド用金属層の上部
に、ボンディングパッドに相当する領域を露出させつ
つ、残りの半導体基板全体の領域を覆う保護膜をさらに
具備することが望ましい。また、前記互いに連結されず
に一定間隔で離隔された複数の点は、隣接する点間で離
隔された距離が点の直径の5〜95%範囲であることが
望ましい。
【0020】前記コンタクトプラグは、タングステンあ
るいはボンディングパッド用金属層と同じ材質で形成さ
れていることが望ましい。前記ボンディングパッド用金
属層は単一層あるいは多層膜である。
【0021】また、前記下部構造と前記層間絶縁膜との
間に、上記の層間絶縁膜、コンタクトプラグ、及びボン
ディングパッド用金属層と同じ構造を有する他の層間絶
縁膜、他のコンタクトプラグ、及び他のボンディングパ
ッド用金属層をさらに具備していてもよい。
【0022】前記他の技術的課題を達成するために本発
明は、半導体基板上に回路部を含む下部構造を形成する
第1工程と、前記下部構造上に層間絶縁膜を蒸着する第
2工程と、前記層間絶縁膜上にフォトレジスト膜を塗布
して露光する際に、互いに連結されずに一定間隔で離隔
された複数の点が全体としてメッシュ形態をなすように
配列されたパターンが前記フォトレジスト膜上に転写さ
れるように露光を進める第3工程と、前記露光が行われ
た層間絶縁膜に現像及びエッチング工程を進める際に、
前記一定間隔で離隔された点が拡張されて互いに連結さ
れたメッシュ形態のコンタクト用トレンチ部が形成され
るように現像及びエッチングを進める第4工程と、前記
層間絶縁膜のメッシュ形態のコンタクト用トレンチ部に
導電物質を埋め込んでコンタクトプラグを形成する第5
工程と、前記コンタクトプラグが埋め込まれた層間絶縁
膜上にボンディングパッド用金属層を蒸着する第6工程
と、を具備することを特徴とするボンディングパッド下
部に補強構造を有する半導体素子の製造方法を提供す
る。
【0023】前記第6工程後、前記ボンディングパッド
用金属膜上に保護膜を積層する工程と、前記保護膜をパ
ターニングして、前記ボンディングパッド用金属層でボ
ンディングパッドに相当する領域を露出させる工程とを
さらに進めることが望ましい。
【0024】また、前記第1工程後に、第2工程ないし
第6工程をさらに進めて、前記下部構造と前記層間絶縁
膜との間に、前記層間絶縁膜、前記コンタクトプラグ、
及び前記ボンディングパッド用金属層と同じ構造を有す
る他の層間絶縁膜、他のコンタクトプラグ、及び他のボ
ンディングパッド用金属層を形成してもよい。
【0025】本発明によれば、ボンディングパッド下部
の層間絶縁膜にメッシュ形態のコンタクト用トレンチ部
を形成することによって、ボンディングパッドの機械的
強度及び耐久性を増大させてワイヤボンディング工程で
収率を向上させ、かつ半導体素子の信頼性を改善でき
る。
【0026】
【発明の実施の形態】以下、添付された図面を参照して
本発明の望ましい実施例を詳細に説明する。しかし、下
の詳細な説明で開示される実施例は、当業者が本発明を
実施可能な状態に完全になるように、発明を開示するた
めのものであり、本発明を限定するためのものではな
い。
【0027】図4ないし図11は、本発明による、ボン
ディングパッド下部に補強構造を有する半導体素子の構
造及び製造方法を説明するために示した図面である。こ
こで、補強構造とは、メッシュ形態のコンタクト用トレ
ンチ部を採用することによって補強されたボンディング
パット下部構造、すなわち、層間絶縁膜構造を意味す
る。
【0028】図4に示されるように、半導体基板200
に一般的な下部構造202を通常の方法によって形成す
る。ここで、下部構造202には、例えば半導体素子の
固有機能を行うトランジスタとビットラインのような回
路部が含まれる。次いで前記下部構造202上に絶縁膜
204を蒸着し、平坦化工程を進めて前記絶縁膜204
が平坦化処理される。
【0029】このような平坦化工程には、CMP(化学
機械的研磨:Chemical Mechanical
Polishing)工程あるいはエッチバック工程
を使用できる。引続き、前記絶縁膜204上に下部金属
層206をアルミニウムやポリシリコンのような導電物
質を使用して形成する。
【0030】次に、図5に示されるように、前記下部金
属層206が形成された結果物上に層間絶縁膜208、
例えば酸化膜あるいは酸化膜を含む多層膜を蒸着する。
その後、本発明により提示される特別な方法によって前
記層間絶縁膜208にパターニングを行ってメッシュ形
態のコンタクト用トレンチ部210を形成する。
【0031】図6は、前記層間絶縁膜208に形成され
たメッシュ形態のコンタクト用トレンチ部210を示す
平面図である。図6に示されるとおり、前記メッシュ形
態のコンタクト用トレンチ部210は、層間絶縁膜20
8内に微細な線幅で形成される。メッシュ形態のコンタ
クト用トレンチ部210の各ラインは、互いに比較的広
い間隔をもって形成されている。このメッシュ形態のコ
ンタクト用トレンチ部210を拡大してみれば、コンタ
クト用トレンチ部210は、複数の点が互いに連結され
た形態で、全体としてメッシュ形態に形成されているこ
とがわかる。なお、図面の参照符号206は下部金属層
を示す。
【0032】図7は、図6のA部分に対する露光工程時
の転写パターンの拡大図である。図7に示されるとお
り、層間絶縁膜上には露光のためのフォトレジスト膜2
12が塗布され、前記フォトレジスト膜212には一定
間隔で離隔された複数の点が全体としてメッシュ形態を
なすように配列された転写パターン210Aが露光され
る。
【0033】すなわち、メッシュ形態のコンタクト用ト
レンチ部を形成するために使われる露光パターンは、従
来の技術のような単純なライン形態ではなく、一定間隔
で離隔された複数の点が互いに連結されていない状態で
ライン形態に配列されて、全体としてメッシュ形態をな
すものである。このような露光パターンは、上述したよ
うに現像及びエッチング工程を経ることによって、メッ
シュ形態のコンタクト用トレンチ部が順次に拡張されて
しまう問題点を考慮して設計されたものである。
【0034】この時、一定間隔で離隔された点は、隣接
する点間において点直径の5〜95%範囲で離隔され
る。このとき、エッチングマージンが大きければ大きい
ほど前記離隔された距離は大きくなる。本実施の形態で
は、隣接する点間を点直径の30〜40%の範囲で互い
に離隔させて、後続の現像及びエッチング工程で個々の
点が互いに連結されてライン形態になるようにした。
【0035】図8は、図6のA部分に対する現像及びエ
ッチング工程を経た後の拡大図である。図8は、図7に
示される露光工程時の転写パターンに基づいて、さらに
現像及びエッチング工程を進めた後の平面図である。図
8に示されるとおり、層間絶縁膜208上で互いに離隔
されてライン形態で配列された複数の点が、互いに連結
されてライン形態をなすメッシュ形態のコンタクト用ト
レンチ部210に変化している。
【0036】すなわち、現像及びエッチング工程を経る
ことによって、メッシュ形態のコンタクト用トレンチ部
210が拡張されることを補償して、メッシュ形態のコ
ンタクト用トレンチ部210を作ったので、従来の技術
の問題点を解決し、所望の形態、所望の寸法のメッシュ
形態のコンタクト用トレンチ部210を具現できる。も
ちろん、点が拡張されてライン形態をなすメッシュ型の
コンタクト用トレンチ部210の全体的な形態は、ライ
ンを使用して形成できるいかなる形態、例えば四角リン
グ状などにいくらでも変形できる。
【0037】図9は、図5に後続する工程を示す図面で
ある。図9に示されるとおり、前記メッシュ形態のコン
タクト用トレンチ部210が形成された結果物にコンタ
クトプラグ214として使われる導電物質、例えばタン
グステンや後続工程で形成されるボンディングパッド金
属層216と同一材質の導電物質を蒸着して前記メッシ
ュ形態のコンタクト用トレント部210を埋め込み、前
記半導体基板上を覆うようにする。次いでCMPやエッ
チバックのような平坦化工程を行って半導体基板上に存
在する導電物質を除去する。この結果、前記メッシュ形
態のコンタクト用トレンチ部210を導電物質で埋め込
んで形成されたコンタクトプラグ214が得られる。
【0038】もし必要ならば、前記コンタクトプラグ2
14と下部金属層206との境界面、及び前記コンタク
トプラグ214とボンディングパッド用金属層216と
の境界面に障壁層や接着層を通常の方法によって追加で
形成することもできる。
【0039】そして、図10に示されるとおり、前記コ
ンタクトプラグ214が形成された半導体基板上にボン
ディングパッド用金属層216を積層する。前記ボンデ
ィングパッド用金属層216は、アルミニウムや銅など
の金属を利用した単一層、あるいは多層膜のうちいずれ
か一つを選択でき、半導体素子の種類によって多様に変
形できる。
【0040】以上のとおり、ボンディングパッド用金属
層216の下部の層間絶縁膜208にあるメッシュ型コ
ンタクト用トレンチ部を導電物質で埋め込んで形成され
たコンタクトプラグ214が、後続工程のワイヤボンデ
ィング工程時にボンディングパッドに加わる機械的衝撃
を緩和させ、下部金属層206とボンディングパッド用
金属層216との機械的結合力を強化させる。したがっ
て、ワイヤボンディングが行われた後でワイヤがボンデ
ィングパッドから脱落したり、ボンディングパッド下部
にある絶縁膜が破られてこの部分で漏れ電流が発生した
りするといった問題点を改善できる。そしてボンドプル
テストのような信頼性検査の結果も改善できる。
【0041】図11に示されるとおり、前記ボンディン
グパッド用金属層216が形成された半導体基板上に最
終の保護膜218として使われる絶縁膜を蒸着し、写真
及びエッチング工程を行ってボンディングパッド220
領域を露出させる。
【0042】以下、図11を参照して本発明による、ボ
ンディングパッド下部に補強構造を有する半導体素子の
構造について説明する。
【0043】本発明による、ボンディングパッド下部に
補強構造を有する半導体素子は、半導体基板200と、
前記半導体基板上に形成された下部構造202、20
4、206と、前記下部構造202、204、206上
に形成されており、メッシュ形態のコンタクト用トレン
チ部(図6の210)を含む層間絶縁膜208と、前記
層間絶縁膜208のメッシュ形態のコンタクト用トレン
チ部を導電物質で埋め込んで形成されたコンタクトプラ
グ214と、前記層間絶縁膜上に形成されたボンディン
グパッド用金属層216と、前記ボンディングパッド金
属層216上に形成されてボンディングパッド220を
露出させる保護膜218と、よりなる。ここで、メッシ
ュ形態のコンタクト用トレンチ部210は、露光工程で
は互いに連結されずに一定間隔で離隔された複数の点が
全体としてメッシュ形状をなすように配列された転写パ
ターンに基づいて、当該複数の点が現像及びエッチング
工程を経て互いに連結されて全体としてメッシュ形態に
形成されたものである。
【0044】ここで、前記層間絶縁膜208のメッシュ
形態のコンタクト用トレンチ部及びこの部分を埋め込ん
で形成されたコンタクトプラグ214が本発明の目的を
達成する主要な手段となる。
【0045】図12は、本発明によるボンディングパッ
ド下部構造を補強するための半導体素子の変形された製
造方法を説明するために示した断面図である。上述した
説明では、メッシュ形態のコンタクト用トレンチ部21
0を含む層間絶縁膜208が一つである場合の半導体素
子についてのみを示した。しかしながら、必要に応じて
下部金属層206及びボンディングパッド用金属層21
6以外にさらに他の金属層を適用して半導体素子を作る
こともできる。この場合、下部金属層206と層間絶縁
膜208との間に、さらに他の層間絶縁膜308、他の
コンタクトプラグ314及び他の金属層316を前述し
た本発明による方法によって追加することができる。
【0046】以上のように、本発明の好ましい実施例を
説明したが、本発明はその精神及び必須の特徴を離脱し
ない範囲内で、他の方式で実施できる。例えば、上記の
望ましい実施例においては層間絶縁膜に形成されたコン
タクト用トレンチ部がメッシュ型であるが、このメッシ
ュ型の形状は、種々の形態にいくらでも変形できる。た
とえば、メッシュ型は四角リング状に変更してもよい。
したがって、上述した実施例で記載した内容は例示的な
ものであり、本発明を限定するものではない。本発明は
前記実施例に限定されず、本発明が属する技術的思想内
で当業者により多くの変形が可能であることは明らかで
ある。
【0047】
【発明の効果】したがって、前述した本発明によれば、
ボンディングパッド下部の層間絶縁膜にメッシュ形態の
コンタクト用トレンチ部を、離隔された複数の点が現像
及びエッチング工程を経て連結されて形成しているの
で、現在のフォト工程では形成できない微細な線幅のメ
ッシュ型コンタクト用トレンチ部を具現して、ボンディ
ングパッドの機械的強度を高め、ボンディングパッド下
部の接着力及び緩衝能力を高めて耐久性を向上させるこ
とができる。したがって、第1に、ワイヤボンディング
工程での収率を向上させることができ、第2に、半導体
素子の信頼性をさらに改善することができる。
【図面の簡単な説明】
【図1】 従来技術による半導体素子のボンディングパ
ッド下部構造及びその製造方法を説明するために示した
断面図である。
【図2】 図1のIMD膜(金属層間絶縁膜)における
露光工程時の転写パターンを説明する平面図である。
【図3】 図1のIMD膜(金属層間絶縁膜)における
現像およびエッチング工程後におけるコンタクト用トレ
ンチのパターンを説明する平面図である。
【図4】 本発明による補強されたボンディングパッド
下部構造を有する半導体素子の製造方法の工程を説明す
る断面図である。
【図5】 図4に後続する工程を説明する断面図であ
る。
【図6】 図5に示される層間絶縁膜に形成されたメッ
シュ形態のコンタクト用トレンチ部210を示す平面図
である。
【図7】 図6のA部分に対する露光工程時の転写パタ
ーンの拡大図である。
【図8】 図6のA部分に対する現像及びエッチング工
程を経た後の拡大図である。
【図9】 図5に後続する工程を説明する断面図であ
る。
【図10】 図9に後続する工程を説明する断面図であ
る。
【図11】 図10に後続する工程を説明する断面図で
ある。
【図12】 本発明による半導体素子の製造方法の変形
例を説明するために示した断面図である。
【符号の説明】
200…半導体基板、 202…下部構造、 204…絶縁膜、 206…下部金属層、 208…層間絶縁膜、 210…メッシュ形態のコンタクト用トレンチ部、 210A…一定間隔で離隔された複数の点がメッシュ形
態をなす転写パターン、 212…フォトレジスト膜、 214…コンタクトプラグ、 216…ボンディングパッド用金属層、 218…最終の保護膜、 220…ボンディングパッド。
フロントページの続き (72)発明者 権 東 輝 大韓民国京畿道水原市八達区望浦洞488番 地 碧山アパート108棟1006号 (72)発明者 劉 智 龍 大韓民国京畿道水原市八達区靈通洞凰谷マ ウル1054−3番地 韓国アパート211棟706 号 (72)発明者 申 恵 ▲しゅう▼ 大韓民国ソウル特別市松坡区松坡洞163− 14番地 現代アパート102棟1904号 Fターム(参考) 5F044 EE01 EE04 EE06 EE11 EE20 EE21

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板と、 前記半導体基板上に形成された下部構造と、 露光工程では互いに連結されずに一定間隔で離隔された
    複数の点が現像及びエッチング工程を経て互いに連結さ
    れて全体としてメッシュ形態に形成されてなるコンタク
    ト用トレンチ部を含み、前記下部構造上に形成された層
    間絶縁膜と、 前記層間絶縁膜のメッシュ形態のコンタクト用トレンチ
    部を導電物質で埋め込んで形成されたコンタクトプラグ
    と、 前記層間絶縁膜上に形成されたボンディングパッド用金
    属層と、を具備することを特徴とするボンディングパッ
    ド下部に補強構造を有する半導体素子。
  2. 【請求項2】 前記下部構造は、 トランジスタを含む回路部と、 前記回路部上に形成された絶縁膜と、 前記絶縁膜上に形成された下部金属層とを具備すること
    を特徴とする請求項1に記載のボンディングパッド下部
    に補強構造を有する半導体素子。
  3. 【請求項3】 前記回路部上に形成された絶縁膜は平坦
    化の処理がされていることを特徴とする請求項2に記載
    のボンディングパッド下部に補強構造を有する半導体素
    子。
  4. 【請求項4】 前記ボンディングパッド用金属層の上部
    に、ボンディングパッドに相当する領域を露出させつ
    つ、残りの半導体基板全体の領域を覆う保護膜をさらに
    具備することを特徴とする請求項1に記載のボンディン
    グパッド下部に補強構造を有する半導体素子。
  5. 【請求項5】 前記互いに連結されずに一定間隔で離隔
    された複数の点は、隣接する点間で離隔された距離が点
    の直径の5〜95%の範囲であることを特徴とする請求
    項1に記載のボンディングパッド下部に補強構造を有す
    る半導体素子。
  6. 【請求項6】 前記コンタクトプラグはタングステンで
    形成されていることを特徴とする請求項1に記載のボン
    ディングパッド下部に補強構造を有する半導体素子。
  7. 【請求項7】 前記コンタクトプラグは前記ボンディン
    グパッド用金属層と同じ材質で形成されていることを特
    徴とする請求項1に記載のボンディングパッド下部に補
    強構造を有する半導体素子。
  8. 【請求項8】 前記ボンディングパッド用金属層は単一
    層であることを特徴とする請求項1に記載のボンディン
    グパッド下部に補強構造を有する半導体素子。
  9. 【請求項9】 前記多層構造のボンディングパッド用金
    属層は多層膜であることを特徴とする請求項8に記載の
    ボンディングパッド下部に補強構造を有する半導体素
    子。
  10. 【請求項10】 前記下部構造と前記層間絶縁膜との間
    に、 前記層間絶縁膜、前記コンタクトプラグ、及び前記ボン
    ディングパッド用金属層と同じ構造を有する他の層間絶
    縁膜、他のコンタクトプラグ、及び他のボンディングパ
    ッド用金属層をさらに具備することを特徴とする請求項
    1に記載のボンディングパッド下部に補強構造を有する
    半導体素子。
  11. 【請求項11】 半導体基板上に回路部を含む下部構造
    を形成する第1工程と、 前記下部構造上に層間絶縁膜を蒸着する第2工程と、 前記層間絶縁膜上にフォトレジスト膜を塗布して露光す
    る際に、互いに連結されずに一定間隔で離隔された複数
    の点が全体としてメッシュ形態をなすように配列された
    パターンが前記フォトレジスト膜上に転写されるように
    露光を進める第3工程と、 前記露光が行われた層間絶縁膜に現像及びエッチング工
    程を進める際に、前記一定間隔で離隔された複数の点が
    拡張されて互いに連結されたメッシュ形態のコンタクト
    用トレンチ部が形成されるように現像及びエッチングを
    進める第4工程と、 前記層間絶縁膜のメッシュ形態のコンタクト用トレンチ
    部に導電物質を埋め込んでコンタクトプラグを形成する
    第5工程と、 前記コンタクトプラグが形成された層間絶縁膜上にボン
    ディングパッド用金属層を蒸着する第6工程と、を具備
    することを特徴とするボンディングパッド下部に補強構
    造を有する半導体素子の製造方法。
  12. 【請求項12】 前記下部構造を形成する第1工程は、 前記半導体基板上に回路部を形成する工程と、 前記回路部上に平坦化のための絶縁膜を蒸着する工程
    と、 前記絶縁膜上に下部金属層を形成する工程とを含むこと
    を特徴とする請求項11に記載のボンディングパッド下
    部に補強構造を有する半導体素子の製造方法。
  13. 【請求項13】 前記第6工程後、 前記ボンディングパッド用金属膜上に保護膜を積層する
    工程と、 前記保護膜をパターニングして、前記ボンディングパッ
    ド用金属層でボンディングパッドに相当する領域を露出
    させる工程と、をさらに進めることを特徴とする請求項
    11に記載のボンディングパッド下部に補強構造を有す
    る半導体素子の製造方法。
  14. 【請求項14】 前記第3工程における一定間隔で離隔
    された複数の点は、隣接する点間で離間された距離が点
    の直径の5〜95%の範囲であることを特徴とする請求
    項11に記載のボンディングパッド下部に補強構造を有
    する半導体素子の製造方法。
  15. 【請求項15】 前記第5工程は、前記導電物質として
    タングステンを使用して進められることを特徴とする請
    求項11に記載のボンディングパッド下部に補強構造を
    有する半導体素子の製造方法。
  16. 【請求項16】 前記第5工程は、前記導電物質として
    ボンディングパッド用金属層と同じ導電物質を使用して
    進められることを特徴とする請求項11に記載のボンデ
    ィングパッド下部に補強構造を有する半導体素子の製造
    方法。
  17. 【請求項17】 前記第5工程後、前記層間絶縁膜を平
    坦化する工程をさらに進めることを特徴とする請求項1
    1に記載のボンディングパッド下部に補強構造を有する
    半導体素子の製造方法。
  18. 【請求項18】 前記第6工程のボンディングパッド用
    金属層は単一層で形成されることを特徴とする請求項1
    1に記載のボンディングパッド下部に補強構造を有する
    半導体素子の製造方法。
  19. 【請求項19】 前記第6工程のボンディングパッド用
    金属層は多層膜で形成されることを特徴とする請求項1
    1に記載のボンディングパッド下部に補強構造を有する
    半導体素子の製造方法。
  20. 【請求項20】 前記第1工程後に、 第2工程ないし第6工程をさらに進めて、前記下部構造
    と前記層間絶縁膜との間に、前記層間絶縁膜、前記コン
    タクトプラグ、及び前記ボンディングパッド用金属層と
    同じ構造を有する他の層間絶縁膜、他のコンタクトプラ
    グ、及び他のボンディングパッド用金属層をさらに形成
    することを特徴とする請求項11に記載のボンディング
    パッド下部に補強構造を有する半導体素子の製造方法。
JP2003070797A 2002-03-20 2003-03-14 ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法 Expired - Fee Related JP3923440B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2002-0015149A KR100416614B1 (ko) 2002-03-20 2002-03-20 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법
KR2002-015149 2002-03-20

Publications (2)

Publication Number Publication Date
JP2003282627A true JP2003282627A (ja) 2003-10-03
JP3923440B2 JP3923440B2 (ja) 2007-05-30

Family

ID=28036140

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003070797A Expired - Fee Related JP3923440B2 (ja) 2002-03-20 2003-03-14 ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法

Country Status (5)

Country Link
US (1) US6717272B2 (ja)
JP (1) JP3923440B2 (ja)
KR (1) KR100416614B1 (ja)
DE (1) DE10309998B4 (ja)
TW (1) TWI227539B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170745A (ja) * 2008-01-18 2009-07-30 Fujitsu Microelectronics Ltd 電子装置
US7956473B2 (en) 2007-07-23 2011-06-07 Renesas Electronics Corporation Semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
US8013452B2 (en) * 2003-12-10 2011-09-06 Nxp B.V. Wire-bonded semiconductor component with reinforced inner connection metallization
JP4517843B2 (ja) * 2004-12-10 2010-08-04 エルピーダメモリ株式会社 半導体装置
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
WO2009013678A2 (en) * 2007-07-26 2009-01-29 Nxp B.V. Reinforced structure for a stack of layers in a semiconductor component
JP2010535411A (ja) * 2007-07-30 2010-11-18 エヌエックスピー ビー ヴィ 応力緩衝半導体コンポーネント
JP4953132B2 (ja) * 2007-09-13 2012-06-13 日本電気株式会社 半導体装置
JP5610905B2 (ja) 2010-08-02 2014-10-22 パナソニック株式会社 半導体装置
US8802554B2 (en) * 2011-02-15 2014-08-12 Marvell World Trade Ltd. Patterns of passivation material on bond pads and methods of manufacture thereof
JPWO2015029159A1 (ja) * 2013-08-28 2017-03-02 三菱電機株式会社 半導体装置
CN107422610B (zh) * 2017-07-20 2019-09-24 武汉华星光电技术有限公司 一种母板曝光方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939790A (en) * 1996-04-09 1999-08-17 Altera Corporation Integrated circuit pad structures
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
TW416575U (en) * 1998-06-03 2000-12-21 United Integrated Circuits Corp Bonding pad structure
US6444295B1 (en) * 1998-12-29 2002-09-03 Industrial Technology Research Institute Method for improving integrated circuits bonding firmness
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
KR20010073536A (ko) * 2000-01-18 2001-08-01 윤종용 전극패드 하부에 그물형 플러그가 형성된 반도체 칩

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956473B2 (en) 2007-07-23 2011-06-07 Renesas Electronics Corporation Semiconductor device
JP2009170745A (ja) * 2008-01-18 2009-07-30 Fujitsu Microelectronics Ltd 電子装置

Also Published As

Publication number Publication date
US20030178644A1 (en) 2003-09-25
DE10309998A1 (de) 2003-10-16
TWI227539B (en) 2005-02-01
US6717272B2 (en) 2004-04-06
KR20030075780A (ko) 2003-09-26
JP3923440B2 (ja) 2007-05-30
TW200403801A (en) 2004-03-01
KR100416614B1 (ko) 2004-02-05
DE10309998B4 (de) 2006-06-14

Similar Documents

Publication Publication Date Title
JP6548377B2 (ja) 集積回路素子及びその製造方法
US7943513B2 (en) Conductive through connection and forming method thereof
US6984895B2 (en) Bonding pad structure of a semiconductor device
CN104319258B (zh) 一种硅穿孔工艺
US7829462B2 (en) Through-wafer vias
JP2009099991A (ja) 半導体素子のスタックキャパシタ及びその形成方法
JP2003282627A (ja) ボンディングパッド下部に補強構造を有する半導体素子及びその製造方法
JP2006332664A (ja) フラッシュメモリ素子のビットライン形成方法
JP4297682B2 (ja) 半導体素子及びその製造方法
US6746951B2 (en) Bond pad of semiconductor device and method of fabricating the same
JP2016021497A (ja) 半導体装置およびその製造方法
JPH11312704A (ja) ボンドパッドを有するデュアルダマスク
US7553759B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US9524924B2 (en) Dielectric cover for a through silicon via
WO2021107970A1 (en) Bonded assembly containing laterally bonded bonding pads and methods of forming the same
JP2002222811A (ja) 半導体装置およびその製造方法
KR100351058B1 (ko) 반도체 소자의 금속 배선 및 그 제조방법
KR20040061817A (ko) 반도체소자의 금속배선 형성방법
JP2005019696A (ja) 半導体装置およびその製造方法
TWI575703B (zh) 逆熔絲結構及其編程方法
KR100356788B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR100548527B1 (ko) 금속배선 형성방법
US20100005441A1 (en) Method of Designing a Mask Layout
JP2003309120A (ja) 半導体装置
TW447080B (en) Manufacturing method of dual damascene semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070221

R150 Certificate of patent or registration of utility model

Ref document number: 3923440

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110302

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130302

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140302

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees