JP2010535411A - 応力緩衝半導体コンポーネント - Google Patents

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Abstract

本発明は、半導体基板（５２）と、半導体基板（５２）に電気的に接続されたＩ／Ｏパッド（５４）と、Ｉ／Ｏパッド（５４）に電気的に接続された、応力を吸収するための応力緩衝要素（７４）と、応力緩衝要素（７４）に電気的に接続されたアンダーバンプメタライゼーション（７０）と、アンダーバンプメタライゼーション（７０）に電気的に接続されたはんだボール（６０）と、はんだボール（６０）と半導体基板（５２）との間の金属要素（６１）と、半導体基板（５２）および金属要素（６１）を保護するとともにＩ／Ｏパッド（５４）を少なくとも部分的に露出するパッシベーション層（５６，５８）と、を具えている半導体コンポーネント用の応力緩衝パッケージ（４９）に関するものであり、応力緩衝要素（７４）とパッシベーション層（５６，５８）との間の界面の粗度が金属要素（６１）とパッシベーション層（５６，５８）との間の界面の粗度よりも低くなるようにしたことを特徴とする。また、本発明は、半導体コンポーネント用の応力緩衝パッケージ（４９）を製造する方法にも関するものである。
【選択図】図４

Description

本発明は、請求項１の前提部分に記載のような応力緩衝半導体コンポーネントに関するものである。本発明は、さらに、応力緩衝半導体コンポーネントを製造する方法にも関するものである。
ここでは、主にチップスケールパッケージ（ＣＳＰ）を想定する。これらは、実際は、別個のパッケージキャリアおよびカプセル化を用いるパッケージではなく、パッシベーション層の上に応力緩和構造体を有する半導体コンポーネントである。例えばダイオード、トランジスタ、ＭＥＭＳ（微小電気機械素子）、またはキャパシタのような電気素子を具える半導体基板は、追加のキャリアを使用せずに、はんだボールによって、例えばプリント基板（ＰＣＢ）のようなボードに固定される。ＣＳＰは、とりわけ、いわゆるパワートランジスタ用に、および静電放電（ＥＳＤ）ダイオード用に用いられ、通常は、抵抗、キャパシタ、および／またはコイルを具える受動フィルタと組み合わせて用いられる。ＣＳＰはさらに、サイズが関連する用途で、特にＩ／Ｏの数が制限される電気回路に用いられる。このような例として、周波数変調（ＦＭ）のラジオ用のオーディオ回路が挙げられる。これは、アンプおよびチューナと、さらに必要な回路とを有し、全体として携帯電話におけるラジオの機能を果たすことができるものである。携帯電話においては利用可能なスペースが小さいということもあり、この場合にはパッケージのサイズが極めて重要である。
一般的に、ＣＳＰのはんだボールは、はんだボールに対応する電極が設けられたマザーボードまたはＰＣＢに直接取り付けられる。はんだボールを、ボードにはんだ付けして、電子デバイスが得られる。前記はんだ付けの間、およびデバイスの使用中、ボードの材料と、例えば半導体のシリコンとの間の熱膨張の差によって、応力が生ずる。前記応力は、特にはんだボールにおいて、および、はんだボールと、その下の構造体との界面において生じる。このために、何らかの手段を講じないと、特に、熱サイクル（ＴＭＣＬ）および落下試験中に、電子デバイスの信頼性が損なわれることになる。このため、以下の段落にて説明するように、Ｉ／Ｏパッドとはんだボールとの間に、応力を吸収するための応力緩衝手段を設ける応力緩衝パッケージが提案されている。
特許文献１には、絶縁性の応力吸収樹脂層を用いるＣＳＰが記載されている。関連するパッケージ１０を図１に示す。例えばエポキシ樹脂またはポリイミド樹脂のような熱硬化性樹脂製の応力吸収樹脂層１２は、０．０１〜８Ｇｐａの弾性率を有し、したがって比較的可撓性である。パッシベーション層１４の上に樹脂層をコーティングした後に、いわゆるＩ／Ｏパッドを露出させるために、ホールをエッチングする。それから、ホールを可撓性の導電層１８で充填する。導電層は、銅、鉛、スズ、ニッケル、パラジウム、銀、または金のうち少なくとも1つの粉末材料で構成する。最終的に、導電層１８の上に、はんだボール２０を位置付ける。応力吸収樹脂層１２および導電層１８が一緒になって、応力緩衝手段２２を形成する。応力吸収樹脂層１２は、４０〜６００ｐｐｍ／Ｋの熱膨張係数を有する弾性材料で作成する。特許文献１に示される実施形態は全て、少なくとも熱機械的な観点においては、応力緩衝手段２２が連続している。応力吸収樹脂層１２および導電層１８の双方が可撓性であるため、はんだボールの１つに生じる応力は、応力緩衝手段２２を介して、近隣のはんだボールに伝達される。
特許文献１に記載されているような方法は、例えばリソグラフィ、エッチング、プラズマ表面処理、スクリーン印刷等のような、困難で費用のかかる工程を多く含んでいる。さらに、導電層１８は、特にウエハ製造工場で半導体を製造する際に問題を生じさせる材料を含んでいる。導電層１８に銅または金のような材料を使用すると、シリコン中の電子回路に影響を及ぼすことになる。
他の既知の解決策を図２に示す。図２は、ポリイミドの応力吸収層３２がパッシベーション層３４の上に設けられたパッケージ３０を示している。応力吸収層３２には開口部が存在し、当該開口部は、図示のように、パッシベーション層の開口部と少なくとも部分的に一致している。アンダーバンプメタライゼーション（ＵＢＭ）３６が、一部は応力吸収層３２の上に、一部は（Ｉ／Ｏパッド４０に接触させるために）開口部内に存在している。ＵＢＭは、このように逆さにしたカウボーイハットの形状を有する。このＵＢＭは、パッシベーション層および応力吸収層の開口部を完全に充填しないため、くぼみが形成される。その結果、前記くぼみに、はんだボール３８が部分的に存在するようになる。この解決策においても、応力吸収層３２およびＵＢＭ層を具える応力緩衝手段は、熱機械的に連続している。実際問題として、ＵＢＭ層は、応力吸収層およびはんだボールの材料と比較すると硬質の層であり、この硬質層は、一般的にニッケルから成り、はんだボールに生じる応力を、周囲のポリイミド層を介して近隣のＵＢＭ構体に伝達することになる。
ＴＭＣＬの間には、加熱および冷却の様々な局面が生じる。このことは、例えば特許文献２および特許文献３において述べられている。そのことはまた、ボールグリッドアレイ（ＢＧＡ）パッケージについても既知である。ＴＭＣＬに関する最大の問題は、通常、パッケージの中心（すなわち半導体基板の中心であり、ニュートラルポイントとも呼ばれる）から最も離れたはんだボールで生じることは周知の事実である。結局のところ、ＴＭＣＬにおいて、プリント基板は、半導体基板よりも膨張する。したがって、加熱されると、半導体基板の中心に対して、半導体基板の左端は左方へ引っ張られるとともに、右端は右方へと引っ張られる。半導体基板とプリント基板との間の動きの差は、中心部の何れかの位置におけるよりも、半導体基板のエッジにおいて非常に大きくなる。
米国特許出願公開第２００４／００８２１０１号明細書 英国特許第２，１３５，５２５号明細書 欧州特許第００６４８５４号明細書 米国特許第６，１１８，１８０号明細書 国際公開第２００５／１１５６７９号明細書
本発明の目的は、例えば熱サイクル試験および落下試験に対する耐性を向上させることができる、信頼性の高い応力緩衝コンポーネントのような、信頼性の高いチップスケールパッケージを提供することにある。
この目的は、応力緩衝要素とパッシベーション層との間の界面の粗度を、上部金属層とパッシベーション層との間の界面の粗度よりも低くすることを特徴とするパッケージを提供することによって達成される。
「粗度」または「界面の粗度」という用語は、本願明細書において、界面におけるステップの数、および／または、界面におけるステップの平均の急峻度または傾斜を意味する。すなわち、ステップの数が多くなるにつれて、またはステップの平均の急峻度または傾斜が大きくなるにつれて、このような界面の粗度も大きくなる。ここで、ステップとは、特に、半導体基板上の金属要素、または相互接続配線によって作られるステップのことである。ステップの急峻度または傾斜とは、特にステップのエッジまたは立上り部分の急峻度または傾斜を意味する。
本発明は、上述した従来技術の文献のいずれにも、はんだボールまたはバンプの下に、相互接続配線またはダミーの金属のような能動素子および／または金属要素を有している際の諸問題については、認識も議論もされていない、という見識に基づいて成したものである。それらの追加の要素にかかる応力については、上述した従来技術では議論されていない。
それらの追加の要素は、はんだボールの下に位置付けるのも好適である。これにより、半導体基板当りの表面積を低減させることができるため、単一のウエハまたはバッチからより多くの製品を得ることができる。このようにしてＩ／Ｏパッドを低減させることにより（これは、はんだボールを減らすことにはならない）、このような半導体基板の使用不能部分を低減させる。このことは、例えば特許文献４から確かめることができる。この文献は、このようなフリップチップ技法にて用いることができる、半導体チップ上の金属レイアウトを示している。この引用文献は、はんだボールの下に表面金属ボンディングパッド、金属領域、およびＵＢＭを具えている半導体チップの上に金属のレイアウトを設けることによって、チップピッチの低減に対応するフリップチップの金属レイアウトを示唆している。この金属レイアウトを図３に示す。図３Ａは断面図を示し、図３Ｂは対応する上面図である。表面金属Ｉ／Ｏパッドには参照番号４０２を付してある。図には、相互接続配線４０４およびダミーの金属要素４３０を示してある。ＵＢＭには、参照番号４０８を付してある。ＵＢＭ４０８の上にはんだバンプ４１２が存在している。
特に図３Ａから明らかなように、相互接続配線４０４およびダミーの金属要素４３０は、前記ボンディングパッド４０２に隣接して規定され、前記ボンディングパッド４０２から約１．０〜３．０μｍ離間されている。ＵＢＭ４０８およびはんだボール４１２までもが、前記表面金属ボンディングパッド４０２および前記隣接金属要素４０４，４３０の少なくとも一部の上に存在している。しかしながら、この特許文献４は、ＴＭＣＬまたは落下試験を行う際に、このようなパッケージ構体に誘発される応力については言及していない。この文献におけるＵＢＭ４０８の下には、ＴＭＣＬの間または落下試験の間に、はんだボールおよびこのはんだボールとその下の構体との界面に生じる前記応力を吸収することができる応力緩衝材がない。
この従来技術は、はんだボールの下にダミーの金属４３０を用いてパッシベーション層の表面をより平坦にしているが、この従来技術では、このようにはんだボールの下にダミーの金属を設ける際の問題については認識も議論もされていない。ダミーの金属４３０および相互接続配線４０４によって生じる応力の悪影響、またははんだボールの下の他の追加要素となり得るものの悪影響については、この従来技術において全く述べられていない。したがって、この問題に対する解決策は、従来技術において議論も提案もされていない。
本発明は、パッシベーション層の上側表面を平坦にし、したがって本発明は、相互接続構体の上部金属層の組合せの構造によって生じる応力に起因する脆弱性および生じ得る層間剥離によるパッシベーション層におけるクラックを回避する。このような応力は、相互接続構体が比較的低い誘電率を有する誘電層から成る電気回路にとって特に問題となる。このような層は、それ自体が低ｋ材料として公知であり、例としてＳｉＬＫ（登録商標）およびベンゾシクロブテン（ＢＣＢ）が挙げられるが、これらは、本来、重合体であることが多く、相互接続構体における金属層との付着性が比較的弱くなる。ＣＳＰパッケージは、従来のパッケージ化された半導体コンポーネントと比べて脆弱性が高いため、このことが信頼性に対する懸念となっている。より詳細には、本発明は、電気回路用のＣＳＰパッケージを、Ｃ６５として知られるプロセスにて設計する過程で創作されたものである。Ｃ６５は、ＣＭＯＳプロセスであり、このプロセスでの最小で特徴的なトランジスタのチャネル長は６５ｎｍである。このような小さなトランジスタによって、集積密度が高くなり、相互接続構体の金属層が多くなることがよくある。これらの金属層の下部は高い分解能を有するので、また低ｋ材料またはエアギャップさえも使用するため、メタライゼーションの構体全体は、機械的に弱いものになる。
一般的に、パッシベーション層は、上部金属層における、通常は相互接続素子、インダクタ、または他の素子である要素の頂部に画成される第１の部分を含んでいる。パッシベーション層はさらに、このような要素に隣接する第２の部分を含んでいる。パッシベーション層が平坦化されていない場合、その第１および第２の部分の上部表面は或る角度をなすようになる。本発明によれば、この角度は５０度未満とするのが好適である。このようにして、横方向の力および応力を逃がすことができる。この角度がより大きくなる場合、したがって事実上パッシベーション層が大きくなる場合、横方向のこのような力は、上部金属層におけるこのような要素にも伝達されることになる。この上部金属層は相互接続構体の一部であり、この場合、応力が相互接続構体を介してリリースされ、相互接続構体は機械的に弱いものになるリスクが大きくなり、クラックが生じるおそれが高くなる。
本発明は、ＴＭＣＬおよび落下試験の間に、ボードレベルの信頼性（ＢＬＲ）が制限されるという従来技術の課題を解決する。本発明は、従来技術の制限されるＢＬＲはまた、バンプアレイを大きくすると信頼性が低下するため、使用可能な最大のアレイサイズが小さくなるという課題も解決する。本発明の特別な予防措置を講じることなく、はんだボールは、主に、ＰＣＢと基板の半導体との間の熱膨張の差を吸収する。従来技術においては、ＢＬＲが制限されるため、ウエハレベルパッケージ（ＷＬＰ）の可能な最大のアレイサイズは、０．５ｍｍのバンプピッチを有する７×７のアレイサイズに制限されていた。このため、ＷＬＰの用途は、アナログデバイス、個別の集積デバイス、およびＦＭラジオデバイスに制限されていた。本発明によれば、受動の集積デバイスおよびデジタル信号処理（ＤＳＰ）デバイスにＷＬＰが利用できるようになる。
本発明の実施態様による他の認識は、応力緩衝要素を小さな別個の要素に分けることによって、特に、各々のはんだボールに対して別個の応力緩衝要素を設けることによって、信頼度を向上させることができるということにある。各々の応力緩衝要素は、電気素子と関連するボードとの間の熱膨張の差によって、はんだボールおよびその下にある構造体に発生する応力の少なくともかなりの部分を吸収して、パッケージにおける電子的な接続が早期に破壊されたり機能しなくなったりすることを防止する。
応力緩衝要素が接続されない場合、さらに信頼性を向上させるのが好適であるが、これはパッシベーション層を設けることにより実現される。これは、とりわけ、応力緩衝要素の好適には上部および側部、少なくとも側部の一部が、このような実施態様のパッシベーション層との界面を有さないようにするのが好適であることを意味する。
（熱機械的な観点から）別個の応力緩衝要素は、従来技術が提供していない、応力の緩和および変形のための、少なくとも２つの追加の機構を提供する。
上述したように、半導体基板とプリント基板との動きの差は、中心部の何れかの位置におけるよりも、半導体の端において大きくなる。したがって、１つのはんだボールにおける応力の大きさは、他のはんだボールにおける応力よりも大きくなる。応力緩衝手段が分けられずに、熱機械的に連続であるとき、１つのはんだボールによって発生する応力は隣接するはんだボールに伝達されると考えられ、その場合、応力が予測不可能な位置で蓄積して、局所的にクラックが形成されるおそれがある。このようなことは、例えばはんだボールと関連する接続構体との間の界面にて発生し得る。隣接するはんだボールに発生する応力は、例えば、それらの間に位置付けられるはんだボールに、前記応力が互いに強め合うようにして伝達され得る。本発明の実施態様による応力緩衝要素を分けた解決策は、このように応力が集中して発生するのを防止する。
応力緩衝要素およびはんだボールの組合せは、２つの直列に接続したバネとみなすことができる。このバネは、特定の熱サイクルの状況に応じて、それ自身を最適に調整できることにより、第２の有利な機構を提供する。前記調整は、プリント基板から半導体基板まであらゆる接続によって、すなわちはんだボールおよび応力緩衝要素のあらゆる組合せに対して、異なるようにできる。
応力緩衝要素は隣接する応力緩衝要素からそれ自体が熱機械的に独立しているようにするのが好適であるため、本発明のこのような実施態様による解決策は、従来技術とは異なるものになる。
Ｉ／Ｏパッドの頂部であって、かつＵＢＭの下にある応力緩衝要素は、Ａｌ層、Ｃｕ層、または、主にＡｌもしくはＣｕを主成分とする合金とするのが好適である。この応力緩衝要素は、少なくとも０．５ミクロンの厚さ、さらに好ましくは、少なくとも１．０ミクロンの厚さにするのがより好適である。ＡｌまたはＣｕを使用することは、相互接続構造体を製造することと互換性がある。さらに、実質的な厚さを有するこのような層を使用することにより、各々のＩ／Ｏパッドが、半導体基板に垂直な方向のみならず、横方向においても、応力を吸収できるようになる。
Ａｌ層を付与することの追加の利点は、通常はＮｉＡｕであるＵＢＭを、無電解析出プロセスによって付与できることにあり、これによりマスクのステップを省略することができる。マスクのステップは、パッケージプロセスの中でも極めてコストのかかるステップである。
更なる認識は、本発明の実施態様による独立の緩衝要素を有する構造体は、応力緩衝手段にて再配置(redistribution)トラックと組み合わせて使用するのに適さないと思われるということである。このような再配置トラックは、パッシベーション層へのさらなる接続を提供し、基板への接続と組み合わせると、再配置トラックと、はんだボールを受け入れるバンプパッドとの間の接続の不備を招くことになる。
すでに述べたように、本発明のいくつかの実施態様は、各々のＩ／Ｏパッドに対して別個の熱機械的に独立した応力緩衝要素を設ける場合に有利である。しかしながら、互いに隣接して設けられる、いくつかのはんだボールを具えるグループに対して、１つの応力緩衝要素を使用すること、または、多数のはんだボールに対する応力緩衝要素を更なる接続の層によって相互接続することを除外するものではない。このようなことは、特に、半導体基板の中心線の近くに位置付けられるはんだボールについて言えることである。熱機械的に極めて簡単な多数のはんだボールを、このように接続および固定することにより、再配置を行うことが可能になると考えられる。
導電性材料の応力緩衝要素を用いて、はんだボールをＩ／Ｏパッドに電気的に接続する機能が、発生する応力を吸収する機能と組み合わされるようにするのが好適である。応力緩衝要素は、別個のパターン化された要素であるので、何ら短絡の問題も生じない。
応力緩衝手段およびはんだボールは、相応の弾性、可塑性、および熱膨張率を有するものを選定するようにするのが好適である。ヤング率については、双方とも１０〜１００ＧＰａとするのが有利であり、２０〜８０ＧＰａとするのは一層有利であり、２５〜７５ＧＰａとするのはさらに有利である。可塑性の値についても同じような結果が当てはまる。すなわち、双方に対する有利な値は、２０〜２５０ＭＰａを可塑性の限界とするものであり、この値の範囲がより狭い場合、さらに有利である。アルミニウム合金の応力緩衝要素（ヤング率は６０ＧＰＡ、可塑性の限界は２００ＭＰａ）と、いわゆるＳＡＣはんだ（３２ＧＰａのヤング率および２０ＭＰａの可塑性の限界を有するスズ−銀−銅はんだ）との組合せによって良好な結果が達成され、これらは双方とも２０〜２５ｐｐｍ／Ｋの熱膨張率を有する。
応力緩衝要素は、例えばニッケルのような、はんだ用ボンディング材でコーティングするのが好適である。このボンディング材は、アンダーバンプメタライゼーションとも称される。ニッケルは、特に、例えばＳＡＣのようなスズを多く含有するはんだと組み合わせて使用し、充分な厚さを有するようにするのが好適である。このはんだは、ニッケルをゆっくり溶解する傾向がある。ニッケル層が完全に消滅すると、はんだボールはもはや接合しなくなり、接続の機能を果たさなくなる。少なくとも０．４μｍの厚さのニッケル層を用いることにより有利な結果が達成され、０．８のμｍの厚さにするのはより好適であり、より厚くするのはさらに好適である。なお、このような接続においては、ニッケルの剛性および弾性の限界は、アルミニウム（合金）およびはんだの限界よりもずっと高い。例えば、ニッケルは１６１ＧＰａのヤング率を有する。
前記ニッケル層は、通常、ニッケルが溶解するのを防止する抑制剤でドープされる。このために、ニッケルに８％のバナジウムを含有させることができる。ＮｉＡｕ電極の場合、５〜１０％のリンを加えるのが好適である。ボンディング材の層に必要な厚さは、はんだボールの直径、およびはんだの特定のタイプに当然ながら依存し、電子デバイスが使用中にさらされる条件にも依存する。
ボンディング層は、各々の応力緩衝要素の上部だけでなく側部にも、少なくとも下にあるパッシベーション層との界面を有さない側に存在するように付与するのが非常に有利である。見た目としては、はんだが前記側部に延在するようにもできる。これにより、はんだとその下にある表面との間は、ボンディング層が応力緩衝要素の上部のみに存在する場合とは、異なる角度で接するようになる。このように、異なった一層有利な角度で接することは、横方向すなわち基板と平行な方向のはんだボールの変形に良好な効果をもたらし得る。
しかしながら、応力緩衝要素の全体をボンディング材でコーティングすると、当該要素の腐食に対する耐性を向上させることにもなる。特に、Ａｌの場合、腐食の問題がしばしば生じる。ボンディング材により（したがって、はんだによっても）達成される封止は、例えば洗浄ステップの間などの更なるアセンブリの間および使用中に、湿気、および表面がさらされる他のあらゆる種類の環境要因に対して優れた耐性を示す。
例えばＵＢＭのようなボンディング材を応力緩衝要素の上部および側部の双方に付与する有利なやり方は、無電界めっき法によるものであり、これ自体は当業者に既知である。一方、ニッケルを付与するのにスパッタ法を用いるときは、ニッケルは応力緩衝要素の上部のみに付与される。
アルミニウムの応力緩衝要素が用いられるときに、その厚さは最小および最大に維持されることは明確である。Ａｌ層が厚すぎると、緩衝層は柔らかくなりすぎて裂けてしまう。Ａｌ層が薄すぎると、この層は固くなりすぎて同様に裂けてしまう。適切な範囲は、１〜５μｍの厚さである。明瞭化のために、本願明細書において「厚さ」という用語は、応力緩衝要素の、パッシベーション層の上部から延在する部分の厚さのことをいう。前記最小および最大の厚さの値は、使用される材料に依存することは、当業者に明らかである。例えばＡｌ−ＭｇのようなＡｌの合金は、一般的に固く、更なる厚さを必要とする。応力緩衝要素は、異なる材料とすることができるいくつかのサブ層を具えることを除外するものではない。
必要とされる膨張または変形と半導体基板の中心線までの距離との関係、したがって応力負荷と半導体基板の中心線までの距離との関係を考慮すると、半導体基板の中心線までの距離が減少するにつれて応力緩衝要素の剛性を減少させることによって、高い信頼性をさらに高めることができる。このいわゆるオンチップのバリエーションは、当然ながら限界を超えない範囲でのみ使用することができる。このようなバリエーションは、７＊７よりも大きいマトリクスおよび／またはより大きな半導体表面を有するチップサイズパッケージに対する解決策になり得る。
すでに述べたように、導電性で熱機械的に別個の応力緩衝要素を使用するときに、再配置が常に可能とは限らない。上で既に説明した実施態様を別にすれば、もっと単純な他の態様の可能性がある。すなわち、前記応力緩衝要素が反対の基板またはボードに機械的に接触していない場合、再配置のための応力緩衝要素を使用することができる。これは、このような再配置の部分の末端を、パッシベーション層の下の金属被覆に開口を経て導かなければならないことを意味している。
再配置（相互接続）の用途に加えて、この態様の可能性は、このような応力緩衝要素における例えばコイルを規定するのに非常に好適である。Ａｌの厚さのため、この層は、この目的に極めて適したものになる。
なお、完全なものにするために、ニッケルのＵＢＭを使用することにより、はんだボールと応力緩衝要素との間に機械的に強固なプレートが生成される。本発明のこのような実施態様による解決策は、このような強固なプレートを用いずに、直列接続したバネのシステムに基づいて（したがって、この場合、半導体基板付近のバネは変形することができる）機能する。
特に、特許文献５には、別個のボンディング層を使用せずにＡｌにボンディングすることができるはんだ材が示されている。当然、この材料を、本発明に組み合わせて有利に使用することもできる。いずれにせよボンディング層を使用する場合、追加の保護を設けるためには、このように使用するのが有利である。
本発明によるＣＳＰパッケージの重要な利点は、パッシベーション層の下のＩ／Ｏパッドの直径を、これに比例してはんだボールの直径を減少させることなく、小さくできることである。このことは、図面について説明する際に、より詳細に説明する。従来技術の解決策と比べると、図２に示すように、全てのＩ／Ｏパッドに対して、１２０＊１２０μｍから１０＊１０μｍまで減少させることが可能と考えられる。したがって、これは１０分の１以下に小さくすることになる。
さらに、このように小さくすることにより、半導体基板当りの表面積を低減させることができ、これにより単一のウエハまたはバッチからより多くの製品を得ることを可能にする。さらに、この低減により、ＣＳＰのはんだボールの下で、相互接続配線またはダミーの金属のような、能動素子および／または金属要素を規定することができる。図２に示す実施形態による従来技術で用いたような、大きなＩ／Ｏパッドは、ポリイミドのボンディングが弱いため特に必要だったのだが、能動素子および／またはその下に存在する金属要素に組み合わせることのできない機械的な応力をもたらすものであった。Ｉ／Ｏパッドの低減は、はんだボールを減らすことにはならずに、半導体基板のこの使用不能部分を有利に減少させる。したがって、この解決策は極めて好適であり、携帯電話通信および他の携帯用製品で用いることが想定される。
また、本発明によるＩ／Ｏパッドの直径は、特許文献１の図１に示されたＩ／Ｏパッドの直径よりも小さいことに留意すべきである。ボードと半導体基板との間の接続の抵抗を導電層１８によって好適に低くするためには、パッシベーション層を経る開口の直径を、相当大きくしなければならない。実際、可撓性の非導電性の材料に伝導性の粉末を供給して、所望の柔軟性が得られるようにし、これにより導電層１８の電気抵抗を全体として増大させる。このようにして、全体の電気抵抗は、例えば本発明によるアルミニウムを含む応力緩衝要素の電気抵抗よりも低くなる。
本発明の基本的な思想は、標準のウエハ加工材料および技術に使用可能な、より単純なパッケージの構造体を提供することにあり、当該構造体において、応力の緩衝部は、平面化層として機能する第１のパッシベーション層を用いることにより平坦化したウエハ表面の頂部のアルミニウム層とするのが好適である。第１のパッシベーション層は、ＳｉＯ２で構成するのが好適であり、これはスピンオングラス（ＳＯＧ）および後に続く化学機械研磨（ＣＭＰ）によって平坦化するのが望ましい。このタイプの平坦化は、シリコンのないアクティブ領域にバンプが位置付けられるという利点がある。応力の緩衝部の上のＵＢＭは、無電解のＮｉＡｕ層とするのが好適である。はんだボールは、ＵＢＭの上だけに位置付けられる。
以下、本発明を添付の図面につき詳細に説明する。
従来技術による既知のデバイスを示す図である。 従来技術による既知のデバイスを示す図である。 従来技術による既知のデバイスを示す図である。 従来技術による既知のデバイスを示す図である。 好適な実施形態によるＣＳＰパッケージの一部の概略断面図である。 第１のパッシベーション層を平坦化していない、応力緩衝層と第２のパッシベーション層との間の界面を示す計画図である。 第１のパッシベーション層を平坦化していない、応力緩衝層と第２のパッシベーション層との間の界面を示す写真からの模写図である。 本発明によるパッケージの他の好適な実施形態の第１のパッシベーション層を平坦化した、応力緩衝層と第２のパッシベーション層との間の界面を示す計画図である。 本発明によるパッケージの他の好適な実施形態の第１のパッシベーション層を平坦化した、応力緩衝層と第２のパッシベーション層との間の界面を示す計画図である。 本発明によるパッケージの他の好適な実施形態の第１のパッシベーション層を平坦化した、応力緩衝層と第２のパッシベーション層との間の界面を示す写真からの模写図である。 図４の実施形態のパッケージと同様の構成の詳細を示す写真からの模写図である。
図面に示すコンポーネントは必ずしも原寸大で示したものではなく、本発明の原理を明瞭に説明するために強調して示したものである。実質的または機能的に同一または類似である機能部には、同じ参照符号を付してある。
図１、２、３Ａ、および３Ｂは、上述したように、従来技術のデバイスを示す図である。
図４は、半導体基板５２の上に相互接続の構造体５０を具える、応力緩衝半導体コンポーネントまたはチップスケールパッケージ（ＣＳＰ）４９を示す図である。この相互接続構体５０は、１つ以上の金属層を具えている。相互接続構体５０の金属層のうち上部金属層６１には、多数のＩ／Ｏパッド５４が規定されている。この上部金属層６１の頂部に、第１のパッシベーション層５６を設ける。この第１のパッシベーション層は、相互接続構体５０のアクティブ領域を保護するとともに、Ｉ／Ｏパッド５４を露出させる。第１のパッシベーション層５６は、ＳｉＯ２で構成するのが好適である。通常、第１のパッシベーション層５６の頂部には、窒化シリコン製の追加の第２のパッシベーション層５８を付着する。第２のパッシベーション層５８は、ピンホールを回避するために、好適には４００ナノメートルより厚くすべきである。
第１のパッシベーション層５６は、相互接続構体の一部である上部金属層６１における要素を保護する。相互接続構体または層６１は、図５および６に示すように頂部側がでこぼこしている。このように頂部側がでこぼこしているのは、多くの金属層を有する相互接続構体５０を具える集積回路（ＩＣ）では慣例のことである。特に、例えばガラスエポキシ材料のような成形コンパウンドでオーバーモールドされる、ワイヤボンドチップにとっては、頂部側がでこぼこしているのが有利である。というのも、これにより、成形コンパウンドとチップとの付着が良くなるからである。ところが、このようなでこぼこした頂部側がＣＳＰにとっては得にならないことが、本発明の一部をなしている。高度なＩＣにおける相互接続構体６１は、通常、銅を用いて、デュアルダマシンとして知られる方法により作成される。
はんだボール６０は、相互接続構体５０または他の電気素子をボード６２に電気的に接続する機能を果たし、そのためにボード６２には電極６４を設けてある。Ｉ／Ｏパッド５４とはんだボール６０とは、ＵＢＭ７０および応力緩衝要素７４によって電気的に接続される。ＵＢＭ７０の上部および側部の外側表面は、いわゆるボンドパッド６６を形成し、これによりＵＢＭ７０の上にはんだボール６０を位置付けることができる。
各々の応力緩衝要素７４は、パッシベーション層５６および５８における開口に設けられる第１の部分６８と、第２のパッシベーション層５８の表面７６上に延在する第２の部分７２とから構成される。第１の部分６８は対応するＩ／Ｏパッド５４と接触する一方、第２の部分７２は、ＵＢＭ７０を介して対応するはんだボール６０に電気的に接続される。表面７６に対して平行な方向における第１の部分６８の寸法は、第２の部分７２の対応する方向における寸法よりもかなり小さくする。図４は、このことを明示している。この観点の主な利点は、比較的小さなＩ／Ｏパッド５４を使用することが可能であり、少なくともはんだボール６０の直径に適合させる必要がないということにある。この現象は、リパッシベーションとも称される。Ｉ／Ｏパッド５４がさらされる応力のために、通常、Ｉ／Ｏパッド５４の下の領域は、アクティブな回路または相互接続構体用に使用することはできないので、小さなＩ／Ｏパッドは特に有利である。図４の実施形態の場合のように、Ｉ／Ｏパッドの寸法を低減させると、半導体基板５２のより大きな部分を有効に利用することができる。
各々の応力緩衝要素７４は、単一の材料または１つの成分のみで構成するのが好適である。しかしながら、２つの部分６８および７２は、各層を、要求される特定の特性に合わせた、いくつかの層で構成することも想定できる。
はんだボール６０は、電子デバイスを形成するために、ＰＣＢ６２の電極６４への導電接続を形成する。
半導体基板５２のシリコンの熱膨張率が、ＰＣＢに用いられる材料の熱膨張率よりもかなり低いことは、周知の事実である。これにより、試験中および更なる使用の間に、パッケージ４９に応力が生じる。２つのコンポーネントの寸法を考慮すると、特に、図４に示すデバイスＡとＢとの膨張の差こそが、このような応力に関連する。さらに、半導体基板５２のエッジに設けられるはんだボール６０における膨張の差は、半導体基板５２の中央に位置するはんだボール６０における膨張の差よりも大きくなることは明らかである。したがって、熱応力の問題は、後者のはんだボール６０の場合にはほとんど問題にならない。
本発明の図示した実施形態によれば、上述した応力は、応力緩衝要素７４によって中和される。応力の大部分は、応力緩衝要素７４の部分７２によって吸収される。これは、１つの接続構体／はんだボール６０における応力が、近隣の接続構体／はんだボール６０には伝達されなくなることを意味する。これは、図１の応力緩衝手段２２および図２の応力緩衝手段３６，３２とは対照的である。一方、接続構体１８（図１）および３６（図２）は、この場合、応力を伝達し得る。このように、本発明の図示した実施形態は、上述したように多数の重要な利点を提供する。
上述したように、図４に示した構成は、バネの伸びを決定する熱膨張の差と、バネの特性を決定する層の材料および厚さとで、一組の直列接続のバネとしてモデル化することができる。例えば、図４において、ＵＢＭ７０に対応する比較的固いバネは、この場合、アルミニウムの応力緩衝部７４およびはんだボール６０にそれぞれ対応する２つの比較的柔らかいバネに接続される。したがって、各図は、このような２つのバネアセンブリのみを示しているが、実際には（多数のはんだボールが使用される）、多数のバネアセンブリが２方向に並んで設けられることになるのは明らかである。本発明の図示の実施形態においては、１つのバネアセンブリにおけるバネの伸びおよび張力は、他のバネアセンブリにおける伸びおよび張力に影響を与えない。図１および２に示した状況においては、バネアセンブリのバネのうち、１つのバネの比較的大きな伸びおよび張力が、近隣のバネアセンブリにおける伸びおよび張力を増大させることになる。
図２に示す既知の解決策に関しては、ＵＢＭ３６はボンドパッド４０およびパッシベーション層３４に固定されるのが部分的に過ぎないため、応力緩衝層３２の相対的な変形によって、半導体基板に対するＵＢＭ３６の変形および相対的な動きが決まる。結局、ＵＢＭ３６はＩ／Ｏパッドを介して半導体基板に固定されるために、帽子形状のＵＢＭ３６の相対的な動きおよび／または変形は縮小される。
ＵＢＭ７０はニッケルとするのが好適であり、０．１５〜５μｍの範囲の厚さｄ１を有するようにする。ニッケルは、無電解めっきプロセスによって付着するのが好適である。その結果、応力緩衝要素７４の部分７２の側面もコーティングされる。これは、応力緩衝要素７４の耐腐食性の観点から、および、はんだボール６０の有利な接触角αを得るという観点からも、有利である。
各応力緩衝要素７４はアルミニウム合金で構成するのが好適である。０．５％の銅を含有し、かつ応力緩衝要素７４の部分７２の厚さｄ２が２．５μｍのアルミニウム合金を用いることにより、良好な結果が得られることを実験により確かめた。前記厚さｄ２は１から５μｍの範囲とするのが好適である。
各々のはんだボール６０に対して別個の応力緩衝要素７４を用いるのが望ましく、この場合、１つのはんだボール６０、またはその下にある接続構体６１における応力は、近隣のはんだボール６０および応力緩衝要素７４に伝達されない。しかしながら、既に述べたように、例えば、近隣の多数の応力緩衝要素７４を、その間に設けられる接続層（図４に図示せず）を介して接続することによって、近隣のはんだボール６０のグループに対して熱機械的に相互接続される応力緩衝要素７４を使用することが想定できる。熱応力が局所的に低くなることを考慮して、このシステムは、特に、半導体基板５２の中心線付近に存在するはんだボール６０に用いることができる。
他の選択事項として、応力緩衝要素７４は、滑らかな、または平らにした、または平坦化した表面を有する第２のパッシベーション層５８上で、最も良好に機能する。そうしないと、応力緩衝要素７４の部分７２と第２のパッシベーション層５８との間、および下にある接続構体６１と第１のパッシベーション層５６との間の界面において、危険な応力の集中が高まり、それぞれのパッシベーション層にクラックを招くことになる。第２のパッシベーション層５８は、第１のパッシベーション層５６のへこみ、または粗さにも追従するので、第１のパッシベーション層５６は、第２のパッシベーション層５８に対向する面を滑らかに、または平らに、または平坦化するように堆積するか、または処理するのが好適である。第１のパッシベーション層５６の上部表面をこのようにするには、主材料としてＳｉＯ２を用いて第１のパッシベーション層５６を堆積する際に、次のプロセスのうち少なくとも１つを用いるのが好適である。すなわち、オルトケイ酸テトラエチルの堆積、ＨＤＰによる堆積、ＳＯＧによる堆積である。また、ＳｉＯ２より誘電率が低い材料の堆積プロセスを用いることにより、寄生容量を制限することも可能である。第１のパッシベーション層５６の表面の粗度を更に低減させるために、ＣＭＰ技法を用いて第１のパッシベーション層５６を処理することにより、第１のパッシベーション層５６の上部表面を滑らかにすることもできる。その結果、応力緩衝要素７４と第２のパッシベーション層５８との間の界面の粗度は、金属要素６１と第１のパッシベーション層５６との間の界面の粗度より低くなる。
図５および６は、第１のパッシベーション層を平坦化していない、応力緩衝層と第２のパッシベーション層との間の界面を示す計画図および写真からの模写図である。
図７〜９は、本発明によるパッケージの他の好適な実施形態の第１のパッシベーション層を平坦化した、応力緩衝層と第２のパッシベーション層との間の界面を示す計画図および写真からの模写図である。
図１０は、図４の実施形態と同様のＣＳＰパッケージの詳細を示す写真からの模写図である。本発明の方法の好適な実施形態の詳細を、図５〜１０を参照して、以下に記す。
応力緩衝層７４（バンプオンアクティブ（ＢＵＭＡ）層とも称する）は、ＩＣ処理したウエハ５２の上部に堆積させる。そのウエハ５２の表面をある程度平坦化して、パッシベーション層５６および５８のクラックが回避されるようにする。ＢＵＭＡ層７４の下の積層は２つの層の部分にて平坦化することができ、すなわちこれらの平坦化ステップは製造中に行う。ＢＵＭＡ層７４はアルミニウムとするが、銅または例えばアルミニウム銅のような合金で作ることもできる。
表面粗度は、最後の金属層５４および６１の構造、およびＳｉＯ２の絶縁層５６の堆積または処理の仕方に起因する。
ウエハ５２が平坦化されていないと、上部のＢＵＭＡ層７４は、図５に矢印で示すように、ＴＭＣＬの間に、バンプ６０に衝撃を与えることになり、ウエハ５２の表面に対して部分的に下降する。ＢＵＭＡ層７４の減衰効果のため、衝撃はウエハ５２の表面に１つずつ伝達されることはなくなるが、それでもまだ、ＢＵＭＡ層７４の下にあるＳｉＯ２のパッシベーション層５６およびＳｉ３Ｎ４のパッシベーション層５８にクラックを生じさせるのに十分な力が存在する。そして、このようなクラックがあると、上部のメタライゼーションもダメージを受ける。図６は、このようなパッケージの断面図である。図６は、ＢＵＭＡ層７４を堆積させるＳｉ３Ｎ４の第２のパッシベーション層５８の良くない表面を示す。相互接続配線６１の最後の金属層のＡｌの積層間に、ＢＵＭＡ層７４を堆積させることもまた困難である。
表面の粗度が大きくなるのを回避するために、Ｉ／Ｏパッド５４の最後の金属層および相互接続配線６１の上部に、ＳｉＯ２の絶縁層、すなわち第１のパッシベーション層５６を、本発明によって種々の方法で、例えばＨＤＰを用いてＳｉＯ２を堆積することによって、ＳＯＧを用いてＳｉＯ２を堆積することによって、またはプラズマＴＥＯＳを用いてＳｉＯ２を堆積することにより堆積し、次にＣＭＰによって平坦化する処理を行うことができる。
最小限度の平坦化を必要とする第１のパッシベーション層５６、すなわちシリコン酸化物層５６は、窒化シリコンの第２のパッシベーション層５８で覆うようにする。この層５８は、より良好にピンホールを回避するために、４００ｎｍよりも厚くするのが好適である。窒化物層５８は非常に丈夫であり、ボードレベルの試験にて機械的な負荷をかける間の大きな力に耐えることができる。
最後の金属５４および６１の上に堆積するプラズマ酸化物（ＰＬＯＸ）層５５の上部にＳｉＯ２層５６のＨＤＰ堆積を行う場合に、ある程度の平坦化が達成される。図７および８は、計画図および断面図を示す。したがって、図７および８は、ＨＤＰによって、ある程度の平坦化が達成されることを示している。第２のパッシベーション層５８の表面はまだ平坦でないが、衝撃力は、第２のパッシベーション層５８のパッシベーション面の方へある程度進む。これを、図７に矢印で示してある。パッシベーション面の傾斜は、約４５度とするのが好適である。
平坦化を行う他の方法はＳＯＧであり、この場合には、図９にＩＮＳ６１（ＩＮＳ＝第２の相互接続）で示す最後の金属層６１同士の間のスペースを、ＳＯＧによってＳｉＯ２で充填させる。図９は、ＳＯＧを用いて平坦化したものの断面図である。図９によれば、平坦化のこの方法では、最後の金属層６１を、まず、第１のＰＬＯＸ層５５で覆う。この第１のＰＬＯＸ層５５は、表面をＳｉＯ２とすることができるウエハ５２の上面に接触させることができる。図９から明らかなように、第１のＰＬＯＸ層５５は、ウエハ５２上のＳｉＯ２の表面上の最後の金属層６１によって作成される構体とほぼ同じ粗度を有する。第２のステップでは、ＰＬＯＸで覆われた最後の金属層６１の間のギャップを、ＳＯＧによって、ＳｉＯ２の層５６Ａで充填させる。ＳｉＯ２の層５６Ａは、図９において暗い色で示される。このようにギャップを満たす手段により、表面全体の粗さをなくして、比較的滑らかな表面にする。次に、この表面を第２のＰＬＯＸ層５７で覆って、図９から明らかなように、滑らかにする。第１のＰＬＯＸ層５５、ＳｉＯ２層５６Ａ、および第２のＰＬＯＸ層５７は、第１のパッシベーション層５６を構成する。次に、図９に示すように、第１のパッシベーション層５６の最後の層５７の上に、Ｓｉ３Ｎ４の第２のパッシベーション層５８を堆積する。第２のパッシベーション層５８は、図９に示すように、ＢＵＭＡ層７４に対して非常に滑らかな土台を提供する。
ウエハ面、および特に第１のパッシベーション層５６を平坦化する最善の方法は、ＣＭＰを用いる方法であり、この場合には、ＣＭＰを用いて第１のパッシベーション層５６を平坦化した横断面を示す図１０に示すように、最後の金属層６１上のＳｉＯ２層５６が完全に平らになる。ＣＭＰを用いる平坦化の場合、落下およびＴＭＣＬによって誘発される衝撃力は、第２のパッシベーション層５８の平坦な面の方へと容易に追従させることができる。
例示した実施形態においては、パッケージを電気的に接続するのにはんだボールを使用したが、例えばリードフレームへのワイヤ接続部を具えているもっと慣例のパッケージにおけるように、はんだボールを備えていないパッケージにも、本発明による応力緩衝要素を使用することができる。これによる利点は、応力緩衝手段を提供するのに用いるプロセスを、工場内で数種類のパッケージに対して用いることができることにある。
図面および前述の記載において本発明を詳細に説明したが、このような図例および説明は、説明のためのもの、または例示的なものと解釈されるべきであり、限定的に解釈されるべきではない。すなわち、本発明は開示した実施形態に限定されるものではない。図面、明細書、および添付の特許請求の範囲を考慮することにより、請求項に記載の発明を実施する当業者であれば、開示した実施形態に対して他の変更例を想到および実施することができる。
請求項において、「具える」の用語は、他の要素またはステップの存在を除外するものではなく、複数であることが明示されていなくとも、複数であることを除外するものでもない。請求項に記載のいくつかの項目の機能は、単一の要素または他のユニットにより実行することもできる。ある措置が相互に異なる従属請求項に記載されていたとしても、これらの措置を組み合わせて有効に用いることができないことを示すものではない。

Claims (15)

  1. 複数のデバイスおよび相互接続構体を具える電気回路であって、前記複数のデバイスは半導体基板に規定され、前記相互接続構体は前記半導体基板上の１つ以上の金属層に規定されるとともに、当該１つ以上の金属層のうち上部金属層の頂部のパッシベーション層によって保護され、当該パッシベーション層は前記電気回路に電気的に接続されるＩ／Ｏパッドを部分的に露出させるようにした電気回路と、
    前記Ｉ／Ｏパッド上の応力を吸収するのに適している応力緩衝要素と、
    前記応力緩衝要素に電気的に接続したアンダーバンプメタライゼーションと、
    を具えている応力緩衝半導体コンポーネントにおいて、
    前記応力緩衝要素と前記パッシベーション層との間の界面の粗度を、前記上部金属層と前記パッシベーション層との間の界面の粗度よりも低くしたことを特徴とする、応力緩衝半導体コンポーネント。
  2. 前記パッシベーション層の、前記上部金属層とは反対の方を向く上側は、前記パッシベーション層の、前記上部金属層の方を向く下側よりも平坦であることを特徴とする、請求項１に記載のコンポーネント。
  3. 前記パッシベーション層は、前記上部金属層と接触する第１の層、および当該第１の層の上側に延在する第２の層を具えることを特徴とする、請求項１または２に記載のコンポーネント。
  4. 前記第１の層は、前記応力緩衝要素と前記パッシベーション層との間の界面の粗度を低減させるための、粗度低減または平坦化層として機能することを特徴とする、請求項３に記載のコンポーネント。
  5. 前記Ｉ／Ｏパッドの数は７×７のアレイ以上である、請求項１に記載のコンポーネント。
  6. 前記電気回路はデジタルシグナルプロセッサを具える、請求項１または５に記載のコンポーネント。
  7. 前記相互接続構体は低ｋ材料の誘電体層をさらに具える、請求項１に記載のコンポーネント。
  8. 前記複数のデバイスのうちの少なくとも１つは、最大６５ｎｍのチャネル長を有するトランジスタである、請求項１または７に記載のコンポーネント。
  9. 前記アンダーバンプメタライゼーションの上にはんだボールを設ける、請求項１ないし８の何れか１項に記載のコンポーネント。
  10. 前記電気回路はオーディオ回路であって、好適にはオーディオ信号を受信して、増幅する回路を具える、請求項１ないし９の何れか１項に記載の半導体コンポーネント。
  11. ＰＣＢボードと、はんだボールを介して前記ボードに電気的に接続される請求項１０に記載のコンポーネントと、を具えるアセンブリ。
  12. 半導体基板に複数のデバイスを有するとともに、前記半導体基板の頂部に１つ以上の金属層を具える相互接続構体を有し、当該金属層のうち上部金属層にＩ／Ｏパッドが規定されるように電気回路を規定するステップと、
    前記上部金属層上にパッシベーション層を設けるとともに、前記Ｉ／Ｏパッドを少なくとも部分的に露出させるステップと、
    前記Ｉ／Ｏパッドの少なくとも一部、および前記パッシベーション層の少なくとも一部の上に、応力緩衝要素を設けるステップと、
    を含む応力緩衝半導体コンポーネントの製造方法において、
    前記パッシベーション層は、前記応力緩衝要素と当該パッシベーション層との間の界面の粗度が、前記上部金属層と前記パッシベーション層との間の界面の粗度よりも低くなるように設けられることを特徴とする、
    応力緩衝半導体コンポーネントの製造方法。
  13. 前記パッシベーション層の、前記上部金属層とは反対の方を向く上側を、前記パッシベーション層の、前記上部金属層の方を向く下側よりも平坦化することを特徴とする、請求項１２に記載の方法。
  14. 前記パッシベーション層を、前記上部金属層と接触する第１の層、および当該第１の層の上側に延在する第２の層を有するように設けることを特徴とする、請求項１２または１３に記載の方法。
  15. 前記第１の層を、前記半導体基板の全体にわたって、オルトケイ酸テトラエチルの堆積、ＳｉＯ２よりも低い誘電率を有する材料の堆積、高密度プラズマによるＳｉＯ２の堆積、スピンオングラスによるＳｉＯ２の堆積、化学機械研磨のうち少なくとも１つの方法によって、堆積および／または平坦化することを特徴とする、請求項１４に記載の方法。
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