JP2014511039A - 支持端子パッドを有する半導体チップ - Google Patents

Abstract

様々な半導体チップの入出力構造及びその製造方法が開示されている。一態様において、第１の導体パッド（８５）とパッシベーション構造（４５）とを有する半導体チップ（１５）を提供することを含む製造方法が提供される。第２の導体パッド（１２０）は、第１の導体パッド（８５）の周囲に、第１の導体パッドと物理的に接触することなく形成されており、間隙（１２５）を残す。第２の導体パッド（１２０）は、パッシベーション構造（４５）の一部を保護するように構成されている。
【選択図】図２

Description

本発明は、概して、半導体処理に関し、より具体的には、半導体チップのはんだバンプパッド及びその製造方法に関する。

フリップチップ実装方式は、半導体チップパッケージ基板などの回路基板に半導体チップを実装するために、数十年にわたり使用されてきた。多くの従来のフリップチップの変形例では、複数のはんだ接合は、半導体チップの入出力（Ｉ／Ｏ）部位と、回路基板の対応するＩ／Ｏ部位との間で確立される。１つの従来のプロセスでは、はんだバンプは、半導体チップの所定のＩ／Ｏ部位又はパッドに金属接合され、いわゆる予備はんだは、回路基板の対応するＩ／Ｏ部位に金属接合される。その後、はんだバンプと予備はんだとを接近させ、はんだバンプ及び予備はんだの一方又は両方をリフローで接合して、必要なはんだ接合を確立する加熱処理が施される。

１つの従来のプロセスでは、半導体チップの特定のＩ／Ｏ部位へのはんだバンプの接続は、当該Ｉ／Ｏ部位の近くで、半導体チップの最上位の誘電体膜に開口部を形成することと、その後、金属を堆積させて、アンダーバンプメタライゼーション（ＵＢＭ）構造を形成することとを伴う。次いで、はんだバンプは、リフローによりＵＢＭ構造に金属接合される。この従来のＵＢＭ構造は、基部と、側壁と、誘電体膜上に配置される上部フランジとを備えている。

フリップチップはんだ接合は、例えば、熱膨張係数の不一致、延性の違い及び回路基板の反りなどの様々な要因に起因する機械的応力にさらされることがある。このような応力は、前述のＵＢＭ構造に曲げモーメントの影響を及ぼす。この影響は、ダイの端部及び角部に近づくほど応力が大きくなり、また、ダイの中心に近づくにつれて応力が下落する傾向にあるという点で、いくらか方向性を有する。このいわゆるエッジ効果に関連付けられた曲げモーメントは、十分に大きければ破砕を生じ得る応力を、ＵＢＭ構造の下にある誘電体膜上にかけ得る。

様々な理由により、設計者は、はんだ接合加工用の鉛フリーはんだに注目し始めている。こうしたはんだから成るバンプは、同等サイズの鉛ベースのバンプよりも高い応力を生じることがある。これらのより高い応力を相殺するために、従来の設計では、アンダーバンプメタライゼーションと、下層のチップバンプパッドとの間に、端子パッドを組み込んでいる。端子パッドは、上層のアンダーバンプメタライゼーション及び下層のチップパッドよりも大きな設置面積を有しており、パッシベーション層に応力保護をもたらす。チップが、チップパッドの近くにアクティブトレースを含む場合には、端子パッドは、そのようなトレースにオーバーラップし、寄生容量を生じ得る。

本発明は、前述した１つ以上の不利益の影響を克服又は低減することに向けられている。

本発明の実施形態の一態様によれば、第１の導体パッドと、パッシベーション構造とを有する半導体チップを提供することを含む、製造方法が提供される。第２の導体パッドは、第１の導体パッドと物理的に接触することなく間隔をおいて、第１の導体パッドの周囲に形成されている。第２の導体パッドは、パッシベーション構造の一部を保護するように適用されている。

本発明の実施形態の別の態様によれば、半導体チップを回路基板に結合する方法が提供される。半導体チップは、パッシベーション構造と、互いに近接するが高分子層により間隔をおいて隔てられた第１及び第２の導体パッドとを有しており、第１の導体パッドは、第２の導体パッドに亘って延びるが高分子層により前記第２の導体パッドと隔てられるアンダーバンプメタライゼーション構造と電気的に接触している。本方法は、はんだ構造をアンダーバンプメタライゼーション構造に結合するステップと、はんだ構造を回路基板に結合するステップとを含む。

本発明の実施形態の別の態様によれば、第１の導体パッドとパッシベーション構造とを有する半導体チップを含む装置が提供される。第２の導体パッドは、第１の導体パッドと物理的に接触することなく間隔をおいて、第１の導体パッドの周囲に形成されている。第２の導体パッドは、パッシベーション構造の一部を保護するように適用されている。

本発明の上述及びその他の利点は、以下の詳細な説明を読むことによって、また図面を参照することによって明らかになるであろう。

回路基板上に実装された半導体チップを含む半導体チップデバイスの例示的実施形態の図である。 断面２−２における図１の断面図である。 図２の一部を拡大して示す図である。 半導体チップの導体構造への開口部の例示的な形成を示す断面図である。 図４と同様の断面図である。ただし、例示的なアクティブ端子及び仮想パッドの形成を示している。 例示的なアクティブ端子及び仮想パッドの平面図である。 図５と同様の断面図である。ただし、例示的なアクティブ端子及び仮想パッド上の高分子膜の適用を示している。 図７と同様の断面図である。ただし、例示的なリソグラフィーマスキング及び高分子膜の露光を示している。 図８と同様の断面図である。ただし、高分子膜の開口部の例示的なリソグラフィー加工を示している。 図９と同様の断面図である。ただし、例示的なアンダーバンプメタライゼーション構造の形成を示している。 図１０と同様の断面図である。ただし、アンダーバンプメタライゼーション構造へのはんだ構造の形成を概略的に示している。 例示的なアンダーバンプメタライゼーション構造の平面図である。 他の例示的なアンダーバンプメタライゼーション構造の平面図である。 図３と同様の断面図であるが、他の例示的な半導体チップの実施形態の断面図である。 例示的なアクティブ端子、仮想パッド、高分子膜及び付加仮想パッドの形成を示す断面図である。 図１５と同様の断面図である。ただし、第１の高分子膜上の例示的な付加高分子膜の形成を示している。 図３と同様の断面図であるが、さらに他の例示的な半導体チップの実施形態の断面図である。

半導体チップの様々な実施形態が本明細書において説明される。１つの例は、例えば、それぞれのアクティブ端子パッド上に形成されるＵＢＭ構造などのはんだバンプ接続構造を含む。アクティブ端子パッドは、当該アクティブパッドと物理的に接続されずに周囲を取り囲む仮想パッドとともに、チップパッシベーション構造上に形成される。仮想パッドは、下層のチップアクティブ導体トレースに伴う寄生容量を生じさせることなしに、パッシベーション構造を保護する。以下、さらなる詳細を説明する。

以下に説明される図面において、同一の要素が２つ以上の図面に現れる場合には、参照番号は概して繰り返される。図面、特に図１を参照すると、回路基板２０上に実装された半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の図が示されている。アンダーフィル材料層２５は、半導体チップ１５と回路基板２０との間に配置されている。本明細書に開示されたはんだ相互接続構造は、半導体チップ１５又は回路基板２０のどちらの特定の機能にも依存しない。これにより、半導体チップ１５は、例えばマイクロプロセッサ、グラフィクスプロセッサ、マイクロプロセッサ／グラフィクスプロセッサの組み合わせ、特定用途向け集積回路、メモリデバイスなどの、エレクトロニクスにおいて用いられる多数の異なる種類の回路デバイスのいずれであってもよく、また、単一コア又は多重コアであってよく、あるいは追加的なダイスとともに積層されていてもよい。半導体チップ１５は、シリコン又はゲルマニウムなどのバルク半導体、あるいはシリコンオンインシュレータ材料などの絶縁材料上の半導体から構成されてもよい。半導体チップ１５は、回路基板２０にフリップチップ実装され、はんだ接合又はその他の構造（図１では見えないが、以降の図面に示す）によって回路基板２０と電気的に接続されてもよい。

回路基板２０は、半導体チップパッケージ基板、回路カード、又は実際上、他のあらゆる種類のプリント回路基板であってもよい。回路基板２０に対してモノリシック構造を用いることもできるが、より典型的な構成では、ビルドアップ設計を利用するであろう。この点において、回路基板２０は、１つ以上のビルドアップ層が上方に形成され、かつ、付加的な１つ以上のビルドアップ層が下方に形成された中央コアから構成され得る。コア自身は、１つ以上の層の積層体から構成され得る。このような構成の１つの例は、いわゆる「２−２−２」構成と呼ぶことができ、この構成では、単層コアが、２セットの２層のビルドアップ層の間に積層される。半導体チップパッケージ基板として実装される場合、回路基板２０内の層の数は、４層から１６層、又は１７層以上に及び得るが、４層未満であってもよい。いわゆる「コアレス」設計が用いられてもよい。回路基板２０の層は、金属相互接続が組み込まれた、例えば様々な周知のエポキシなどの絶縁材料から構成されてもよい。ビルドアップ以外の多重層構造が用いられてもよい。任意で、回路板２０は、周知のセラミックス、又は、パッケージ基板もしくはその他のプリント回路板に適するその他の材料から構成されていてよい。

半導体チップ１５と、図示されていない別の回路デバイスとの間で電源、接地及び信号の伝達を提供するために、回路基板２０には、多数の導体トレース及びビアならびにその他の構造が設けられている。これらの伝達を容易にするために、回路基板２０には、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ又はその他の種類の相互接続スキームの形態の入出力が設けられてもよい。

断面２−２における図１の断面図である図２と併せて、半導体チップ１５のさらなる詳細を説明する。図２へ進む前に、パッケージ１０の断面図で示される部分の正確な位置に注意を払うと便利である。断面２−２は、縁部３０を含む、半導体チップ１５の小さな部分を通過することに注意されたい。こうした状況を確認した上で、次いで図２を参照する。上述したように、半導体チップ１５は、バルク半導体又はＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構成として構成されていてもよい。この例示的な実施形態では、半導体チップ１５は、バルク半導体層３５と半導体デバイス層４０とを含むバルク半導体として実装される。半導体デバイス層４０は、半導体チップ１５の機能を提供する様々な回路を含み、一般的には、半導体チップ１５とやりとりする電源、接地及び信号の伝達を容易にする、複数のメタライゼーション層及び／又はその他の種類の導体層を含むであろう。パッシベーション構造４５は、半導体デバイス層４０上に形成されており、複数層の絶縁材料から構成されてもよい。パッシベーション構造４５に関するさらなる詳細は、以下の図面と併せて説明する。半導体チップ１５は、回路基板２０にフリップチップ実装され、複数のはんだ構造又ははんだ接合により回路基板２０と電気的に接続されてもよく、複数のはんだ構造又ははんだ接合のうち２つをそれぞれ５０，５５と符号をつけて示す。断面２−２の位置に起因して、はんだ接合５５の一部だけが視認できる。

アンダーフィル材料層２５は、半導体チップ１５と基板２０との間に分散しており、半導体チップ１５、はんだ接合５０，５５など、及び回路基板２０の熱膨張係数（ＣＴＥ）の差の影響を低減する。アンダーフィル材料層２５は、例えば、シリカ充填剤及びフェノール樹脂と混合したエポキシ樹脂であってもよく、リフロー処理の前又は後に堆積されて、はんだ接合５０，５５を確立してもよい。適切な熱硬化が用いられてもよい。

以下のはんだ接合５０の説明は、その他のはんだ接合の例示になる。はんだ接合５０は、はんだ構造又はバンプ６０を含み、これは、予備はんだと呼ばれることもある他のはんだ構造６５に金属接合されている。はんだバンプ６０と予備はんだ６５とは、はんだリフロー処理によって金属接合される。不規則な線７０は、リフロー後における、はんだバンプ６０と予備はんだ６５との間の仮想的な境界線を表している。しかしながら、当業者は、そのような境界線７０は、顕微鏡による検査の間であっても、めったにそのように容易に見ることはできないことを理解するであろう。はんだバンプ６０は、様々な鉛ベース又は鉛フリーはんだからから構成されてもよい。例示的な鉛ベースのはんだは、例えば約６３％のＳｎ及び３７％のＰｂなどの共晶比、又はその近傍の組成を有していてもよい。鉛フリーの例は、錫−銀（約９７．３％のＳｎ、２．７％のＡｇ）、錫−銅（約９９％のＳｎ、１％のＣｕ）、錫−銀−銅（約９６．５％のＳｎ、３％のＡｇ，０．５％のＣｕ）などを含む。予備はんだ６５は、同じ種類の材料で構成されてもよい。任意で、予備はんだ６５は、単一のはんだ構造又ははんだと導電性ポストとの構成を選択することで、除去されてもよい。

はんだバンプ６０は、アンダーバンプメタライゼーション又はＵＢＭ構造と別称される導体構造７５に金属接合されてもよい。ＵＢＭ構造７５の一部は、パッシベーション構造４５上に配置された高分子膜８０を通って突出し、導電体又はアクティブ端子パッド８５とオーミック接触している。ＵＢＭ構造７５の別の部分は、高分子膜８０の外面に取り付けられている。高分子膜８０は、柔軟な保護膜を提供するように設計されており、したがって、ポリイミド、ベンゾシクロブテンなどの様々な材料から構成されてもよい。アクティブ端子パッド８５は、半導体チップ１５における複数のメタライゼーション層の一部であってもよい、チップ１５内の別の導体構造又はパッド９０に電気的に接続されている。実際に、いくつかのこのような導体又はトレースは、それぞれ９５，１００，１０５と符号をつけて示されている。導体パッド８５は、電源、接地又は信号の入出力部位として使用されてもよいし、あるいはその他の構造に電気的に結合されていないダミーパッドとして使用されてもよい。予備はんだ６５は、同様に、はんだマスク１１５と横方向に境を接する導体１１０に金属接合されている。導体構造１１０は、複数層の導体構造であって、ビアにより相互接続され、誘電体材料層（図示せず）により取り囲まれるものの一部を形成してもよい。

アクティブ端子パッド８５は、ある程度の横方向の大きさＸ１（プロセス技術によって異なる）を有する。従来の設計では、アクティブ端子パッド８５は、はんだバンプ６０及び接合５０によってパッシベーション構造４５上にかかる機械的応力を打ち消すのを助けるために、はるかに大きな横方向の寸法Ｘ２で形成されている。これらの応力は、鉛フリーはんだを用いた場合、特に高くなり得る。応力が充分耐え難ければ、パッシベーション構造４５が破砕し得て、多くの潜在的な問題に至る。しかしながら、アクティブ端子パッド８５がこのように幅広い横方向の寸法Ｘ２で形成される場合には、半導体チップ１５の導体トレース１００，１０５との重なりが生じ、その結果、寄生容量ひいては付随する電気的性能の低下を生じさせ得る。大きな寄生容量を引き起こすことなしにパッシベーション構造４５用の十分な応力保護を提供するには、アクティブ端子パッド８５は、横方向の寸法Ｘ１で構成され、ひいては導体トレース１００，１０５との重複なしに構成される。また、アクティブ端子パッド８５は、間隙１２５によってアクティブ端子パッドから離間された導体又は仮想パッド１２０によって横方向に取り囲まれている。仮想パッド１２０は、アクティブ端子パッド８５から電気的に絶縁されている。この場合、電気的な絶縁は、間隙１２５内の高分子膜８０の一部により提供される。仮想パッド１２０は、所望に応じて、電源又は接地に対して、浮かんでいてもよいし、結合されていてもよい。

様々な物理プロセスによって、パッシベーション構造４５にかかる応力がもたらされる。１つの原因は、熱サイクルの間における、半導体チップ１５と、回路基板２０と、アンダーフィル材料層２５との間の歪み速度の違いである。差応力の別の要因は、はんだバンプ６０と予備はんだ６５との間の延性の違いであり得る。エッジ効果として知られている現象のために、これらの差応力及び合成歪みは、半導体チップ１５の縁部３０の近くで最大になり得るものであり、縁部３０から離れ、半導体チップ１５の中心に向かって突き出している矢印１３０により示される方向に向かって漸減し得る。

パッシベーション構造応力につながるいくつかの例示的な物理的な力の説明に役立てるために、破線の楕円１３５に囲まれた図２の一部を拡大して、図３に示す。図３は断面図であるが、クロスハッチングを省いて、当該構造に対して作用する様々な力をより明瞭に示され得るようにしている。ここでは、半導体チップ１５の小さな部分、バンプパッド９０、パッシベーション構造４５、高分子膜８０、アクティブ端子パッド８５、仮想パッド１２０、ＵＢＭ構造７５、アンダーフィル材料層２５、はんだマスク１１５、導体パッド１１０、及び回路基板２０の小さな部分といった特徴が表示されている。はんだ接合５０は、破線で表示されている。半導体チップ１５の中心に向かう方向は、矢印１３０によって示されている。

製造中、信頼性試験中若しくはデバイス動作中の基板２０の反りに起因して、又は、ＣＴＥの不一致を主因として、基板２０は、はんだ接合５０を介して、一連の下向きの矢印によって概略的に表される分布荷重を与える。分布荷重の強度は、長さＬに沿って、最大ω１から最小ω２まで変化し、ここで、ω１及びω２の単位は、単位長さ当たりの力である。分布荷重の合力Ｒは、ｘ軸上の点ｘｎに配置されている。ＵＢＭ構造７５に作用する分布荷重は、図３が断面図であることから、線分布として表されている。実際には、分布荷重は、面積分布になる。中心に向かう方向１３０におけるｘ軸に沿った距離に応じた、ω１からω２までの力の強度の漸減は、本明細書の「背景技術」の段落で説明したエッジ降下に起因する。コーナー点Ａに対する合力Ｒの位置は、コーナー点Ａの周りでＵＢＭ構造７５に作用するモーメントＭを生じる。コーナー点Ａは、ＵＢＭ構造７５の延性及び距離Ｌに依存する、下方かつ点Ａの周りにおけるＵＢＭ構造７５の望ましくない旋回運動の枢動点として振る舞い得る。モーメントＭに起因して、パッシベーション構造４５の領域Ｂは圧縮状態にあり、反対側の領域Ｃは伸張状態にあることもあり得る。しかしながら、仮想パッド１２０の存在は、領域Ｂ及びＣのために応力保護をもたらす。

例示的なＵＢＭ構造７５を形成するための例示的な方法は、最初に図４を参照し、図５、図６、図７、図８、図９、図１０及び図１１を参照することによって理解されるであろう。図４は、半導体チップ１５の半導体デバイス層４０の小さな部分と、導体パッド９０と、トレース１００，１０５と、パッシベーション構造４５とを示す断面図である。なお、図４は、図２及び図３に示される方位からひっくり返された半導体デバイス層４０及び導体パッド９０を図示していることが理解されるべきである。本明細書に記載されるプロセスは、ウエハレベル又はダイバイダイ方式で行われてよいことが理解されるべきである。この段階で、導体パッド９０及びパッシベーション構造４５が形成されている。導体パッド９０は、アルミニウム、銅、銀、金、チタン、耐火金属、耐火金属化合物、これらの合金などの様々な導体材料から構成されてもよい。単一構造の代わりに、導体パッド９０は、チタン層に続いてニッケル−バナジウム層、さらに銅層が続くなどの複数の金属層の積層体から構成されてもよい。他の実施形態では、チタン層は、銅層で覆われ、ニッケルのトップコーティングが続いていてもよい。しかしながら、当業者は、多種多様の導電性材料が導体パッド９０に使用され得ることを理解するであろう。例えば物理蒸着、化学蒸着、めっきなどのように、金属材料を適用するための様々な周知の技術が用いられてもよい。付加的な導体構造を使用できることが理解されるべきである。

パッシベーション構造４５は、二酸化ケイ素及び窒化ケイ素などの誘電材料の交互層から構成されてもよく、周知の化学蒸着（ＣＶＤ）及び／若しくは酸化、又は酸化技術によって形成されてもよい。適切なリソグラフィーマスク１４０は、パッシベーション構造４５上に形成され、周知のリソグラフィー工程によって、導体パッド９０と位置合わせされた適切な開口部１４５がパターニング形成されてもよい。その後、１つ以上の材料除去工程が、パッシベーション構造４５内に開口部１５０を形成するために実行されて、これにより、導体パッド９０が露出してもよい。例えば、材料除去工程は、パッシベーション構造４５のために選択された特定の材料に適した１つ以上のドライエッチング工程及び／又はウェットエッチング工程を含むことができる。材料を除去して開口部１５０を得た後、マスク１４０は、灰化、溶媒剥離などによって剥離されてよい。

開口部１５０がパッシベーション構造４５内に形成され、且つ、導体パッド９０が露出された状態で、アクティブ端子パッド８５、仮想パッド１２０及び高分子膜８０の形成を進めることができる。これらの工程は、様々な順序で行うことができる。例えば、高分子膜８０の適用は、アクティブ端子パッド８５及び仮想パッド１２０の形成前又は形成後とすることが可能である。この例示的な実施形態において、図５を参照すると、アクティブ端子パッド８５及び仮想パッド１２０は、図２に示すように、高分子膜８０を適用する前に形成され得る。アクティブ端子パッド８５及び仮想パッド１２０は、物理蒸着、めっき又はその他の材料形成技術によってパッシベーション構造４５上に形成されてもよい。パッシベーション構造への接着、及びその他の導体との金属接合に有益性を示す様々な導体材料が用いられてもよい。実際に、導体構造９０に関連して説明した同じタイプの材料及び技術は、アクティブ端子パッド８５及び仮想パッド１２０にも同様に使用され得る。この例示的な実施形態では、アクティブ端子パッド８５及び仮想パッド１２０は、銅の物理蒸着後、リン酸ウェットエッチングなどの適切なエッチングを行うことにより形成されてもよい。使用されるいかなる加工プロセスにおいても、アクティブ端子パッド８５と仮想パッド１２０との間の間隙１２５は、ショートを避けるために、連続的であることを確実にすべきである。アクティブ端子パッド８５の一部は、パッシベーション構造４５の開口部１５０を充填し、下層の導体パッド９０との金属接合を形成する。必要に応じて、予備的な自然酸化物剥離エッチングを行って、導体パッド９０の表面が、アクティブ端子パッド８５との金属接合を可能にするのに十分に露出していることを確実にしてもよい。

図６は、形成後のアクティブ端子８５及び仮想パッド１２０の平面図である。この例示的な実施形態において、アクティブ端子パッド８５及び仮想パッド１２０は、図示のように、概して円形かつ環状の形状を有してもよい。アクティブ端子パッド８５と仮想パッド１２０との間の間隙１２５は、連続的である。しかしながら、円形かつ環状の接地面以外の、実質的にあらゆる他の形状を使用してもよいことが理解されるべきである。セグメント構造を、仮想パッド１２０に使用することができる。

図７に示すように、高分子膜８０は、アクティブ端子パッド８５、仮想パッド１２０及びパッシベーション構造４５の露出部分の上に適用される。高分子膜８０は、ポリイミド、ベンゾシクロブテン、又は窒化ケイ素などの他の絶縁材料で構成されてもよく、スピンコート法、ＣＶＤ又は他の技術によって堆積されてもよい。硬化ベーク処理は、適用後に行われてもよい。高分子膜８０が最初に適用される他の方法が使用される場合には、高分子膜８０内に適切な開口部（図示せず）を形成して、アクティブ端子パッド８５及び仮想パッド１２０を形成する必要がある。これは、高分子膜８０の組成に応じて様々な方法で達成することができる。ポリイミド高分子膜８０は、光活性化合物を注入され、リソグラフィーでパターニングされ、そして材料堆積又はめっきプロセスを受けてもよい。高分子層８０が、露光及び現像を経て材料除去することができない場合には、適切なリソグラフィーマスクが適用され、エッチングが行われることにより、必要な開口部を得るようにしてもよい。ここで、半導体領域４０、導体パッド９０及びアクティブ端子パッド８５から電気経路を確立するための構造の形成について説明する。

図８を参照すると、高分子膜８０は、リソグラフィーによりパターニングされ、後に形成されるＵＢＭ構造７５（図２に示されている）のための適切な開口部が形成されてもよい。これは、高分子膜８０の組成に応じて様々な方法でなされ得る。ポリイミド高分子膜８０は、光活性化合物が注入され、リソグラフィーでパターニングされ、そして材料堆積又はめっきプロセスを受けてもよい。この例示的な実施形態では、高分子膜８０は、光活性化合物を含有している。非接触マスク１５５は、アクティブ端子パッド８５に位置合わせされるが、仮想パッド１２０を覆うことなしに、高分子膜８０上に配置されている。次いで、適切な放射線１６０による露光が行われる。マスク１５５によって覆われていない高分子膜８０の部分は、現像液において不溶性が与えられている。図９を参照すると、図８に示した非接触マスク１５５が除去され、高分子膜８０が現像されて、アクティブ端子パッド８５の一部が露出し、アクティブ端子パッド８５に概して位置合わせされた開口部１６５が得られる。仮想パッド１２０は、覆われたままである。高分子層８０が、露光及び現像を経て材料除去することができない場合には、適切なリソグラフィーマスクが適用され、エッチングが行われることにより、必要な開口部を得てもよい。

図１０と共にＵＢＭ構造７５の形成を説明する。当業者は、ＵＢＭ構造が、いくつかの重要な目標を満たすように設計されていることを理解するであろう。すなわち、いくつかの重要な目標とは、上層のはんだバンプ又はその他のはんだ構造に接合すること、下層の導体構造、ここではアクティブ端子パッド８５と導電性の接合部分を確立すること、必要に応じて下層又は周囲の誘電体と接合することであり、いずれの場合も、下層の導体構造内へのはんだ成分の拡散に対するバリアを提供しながら行われるものであり、そうでなければこれらの導体構造が劣化することがある。これらの材料要件を満たすために、ＵＢＭ構造は、はんだ適用プロセスの種類に応じて、異なる組成の複数の膜を使用してもよい。この例示的な実施形態では、ＵＢＭ構造７５は、連続して適用された一連のフィルムとして形成されてもよい。印刷されたはんだバンプでは、最初に、チタン又はチタン−タングステン膜が、高分子膜８０上及び開口部１６５の側壁に沿って、並びにアクティブ端子パッド８５上にスパッタリング蒸着されてもよい。チタン膜は、接着層として機能し、高分子膜８０に容易に接着する。次に、ニッケル、ニッケル−バナジウム又はその他の材料からなるバリア層が、めっき又は他の方法でチタン膜上に堆積される。最後に、銅、金又はその他の材料からなるはんだ濡れ性層が、めっき、スパッタ堆積又はその他の技術によって、ニッケル膜に適用される。材料の堆積に続いて、ウェットエッチングが行われ、図１０に示すようなパターニングされたＵＢＭ７５が得られる。しかしながら、後に形成するはんだバンプを確立するために、バンプめっきプロセスが使用される場合には、ＵＢＭ構造７５は、上述のタイプの接着層から構成されていてもよく、無電解めっき又はスパッタ堆積によって堆積される銅などのめっきシード層が続き、さらには、上述のタイプのニッケル又はニッケル−バナジウムのバリア層が続く。めっきバンププロセスでは、ウェットエッチングが同様に行われる。しかし、ニッケルのバリア膜は、エッチングによるパターニングを必要としないこともある。

所定の場所にＵＢＭ構造７５がある状態で、適切なはんだ材料１７０が、図１１に示すように、印刷、めっき又は他の方法でＵＢＭ構造７５上に配置されてもよい。模式的に示すように、はんだ材料１７０は、図２に示したはんだバンプ６０になる。図２に示すようなはんだバンプ６０を確立するために、堆積されたはんだ１７０には、様々なプロセスが使用され得る。１つの例示的な実施形態では、印刷プロセスが使用される。ここでは、適切なリソグラフィーマスク（図示せず）が高分子層８０に適用されることもある。次いで、はんだ１７０は、スクリーン印刷プロセスによって堆積される。別の例示的な実施形態では、めっきプロセスを用いてもよい。この点に関して、適切なリソグラフィーマスクは、前述したが図示されていないマスクと大して違わないが、ＵＢＭ構造７５を露出させる開口部が形成されてもよい。この段階では、はんだ１７０は、ＵＢＭ構造７５にめっきされてもよい。適用技術によらず、半導体チップ１５の熱リフローが続いて、図２のバンプ６０が確立される。

図１２及び図１３は、ＵＢＭ構造の実施形態の連続する平面図を示している。図１２は、概して八角形の接地面を有するＵＢＭ構造７５を示す。高分子膜８０の小さな部分が表示されていることに注意されたい。図１３は、概して円形の接地面を有する別のＵＢＭ構造７５’の平面図を示す。ここでもまた、高分子膜８０の小さな部分だけが表示されている。言うまでもなく、ＵＢＭ構造７５，７５’は、様々な異なるタイプの接地面を採用することができる。

図１４は、図３と同様の断面図であるが、別の例示的な実施形態の断面図であり、通常のクロスハッチングが入れられてある。この例示的な実施形態は、本明細書の他の箇所で説明し、図２に概して示されている実施形態の多くの特徴を共有している。よって、半導体チップ１５は、複数の導体パッド（１つの導体パッドが符号９０として示されている）と、アクティブトレース１００，１０５とを備える。パッシベーション構造４５は、導体トレース１００，１０５に亘って、且つ、少なくとも部分的に導体パッド９０に亘って、半導体チップ１５上に配置されている。アクティブ端子パッド８５及び仮想パッド１２０は、概して本明細書の他の箇所で説明したように構成及び形成加工されてもよい。高分子膜８０’は、重要な留意点とともに本明細書の他の箇所で説明したように、同様に形成されてもよい。この例示的な実施形態では、高分子膜８０’は、いくらか小さい厚さで形成されており、高分子膜８０’の小さな部分だけが仮想パッド１２０を覆うようにしてもよい。間隙１２５は、概して本明細書の他の箇所で説明したようであってよく、ひいては高分子膜８０’の一部分で満たされてもよい。しかしながら、この例示的な実施形態では、ＵＢＭ構造７５と、それ以外の比較的柔軟な材料であって、他の点ではパッシベーション構造を圧迫する、間隙１２５内に位置する高分子膜８０’の一部分との間の応力支持を提供するように設計されている第２の仮想パッド１８０を含む。図１４に開示された実施形態の形成は、注目すべきいくつかの違いと共に図４から図８に関連して上述したように概して進めることができる。図８によるプロセスフローでは、高分子膜８０の実質的な材料厚さは、アクティブ端子パッド８５及び仮想パッド１２０を越える。代替の実施形態では、高分子膜８０’は、比較的薄くなって、アクティブ端子パッド８５及び仮想パッド１２０よりも薄いコーティングが存在するようにしている。この段階で、図１５に示すように、第２の仮想パッド１８０は、アクティブ端子パッド８５及び仮想パッド１２０を形成するのと同じタイプの技術、すなわち、本明細書の他の箇所に記載のような材料成形技術に加えた物理蒸着、めっき又はその他の材料適用技術を用いて、高分子フィルム８０’上に形成される。第２の仮想パッド１８０は、間隙１２５を覆って、パッシベーション構造４５を保護することに注意されたい。接地面に関しては、第２の仮想パッド１８０は、図示のような環状又はその他の形状であってもよい。アクティブ端子パッド８５が短絡しない限り、第２の仮想パッド１８０は、仮想パッド１２０に機械的に接続できる。

ここで図１６を参照すると、第２の仮想パッド１８０の形成後に、追加の高分子膜１８５が、本明細書の他の箇所に記載された高分子膜８０，８０’用の材料及び技術を用いて、高分子膜８０’上に形成されてもよい。その後、プロセスフローは、図９から図１１と共に本明細書に記載の技法を辿って、ＵＢＭ構造７５と、はんだバンプ６０と、仮想パッド１２０を除くアクティブ端子パッド８５への接続とを確立する。プロセスフローは、回路基板２０の実装と、予備はんだ６５に対するはんだ接合５０の確立と、アンダーフィル２５の堆積とを含むようにしてもよい。

図１７は、図１４と同様の断面図であるが、さらに別の例示的な実施形態の断面図である。この別の実施形態は、図１４に示された実施形態の特徴の多くを共有している。すなわち、この特徴とは、半導体チップ１５、導体パッド９０、導体トレース１００，１０５、アクティブ端子パッド８５、仮想パッド１２０及び比較的薄い高分子膜８０’である。しかしながら、間隙１２５内の柔軟な材料に関連付けられた応力の望ましい保護レベルを提供するために、図１４に示す第２の仮想パッド１８０は、本質的に非仮想である導体パッド１９０に変更されてもよい。この導体パッド１９０は、アクティブ端子パッド８５とオーミック接触を確立する中央接触部１９５と、高分子膜８０’上で間隙１２５の近くに配置され、必要な応力保護を提供するように設計されたフランジ部２００とを有する。図１７に示す別の実施形態を確立するためのプロセスフローは、図４〜図８とともに本明細書の他の箇所で説明されたプロセスフローをここでも辿ってもよい。ただし、高分子膜８０’が、図８に示されているものよりも相対的に薄い厚さで形成されるという条件付きである。この段階で、適切な開口部が高分子膜８０’に形成され、その後、材料堆積又はめっきプロセスを用いて、パッド１９０が形成されるべきである。堆積プロセス及び／又はめっきプロセスに続いて、パッド１９０は、エッチング又はその他の材料除去技術により、図示の構成にパターニング形成されてもよく、その後、追加の高分子膜１８５は、高分子膜８０’及び導体パッド１９０に亘って形成されてもよい。この段階で、ＵＢＭ構造７５と、はんだバンプ６０と、仮想パッド１２０を除くアクティブ端子パッド８５への接続とが確立されてもよい。また、予備はんだ６５に対するはんだ接合５０の確立と、アンダーフィル２５の堆積とが含まれてもよい。

本明細書に開示した例示的な実施形態は何れも、例えば半導体、磁気ディスク、光ディスク若しくはその他の記憶媒体などのコンピュータ可読媒体内に配置された命令に組み込まれてもよいし、コンピュータデータ信号として組み込まれてもよい。命令又はソフトウェアは、本明細書に開示された回路構造を合成及びシミュレートすることが可能であってもよい。例示的な実施形態では、Ｃａｄｅｎｃｅ社のＡＰＤ、Ｅｎｃｏｒｅなどの電子設計自動化プログラムを、開示された回路構造を合成するために使用することができる。得られたコードは、開示された回路構造を形成するために使用することができる。

本発明は、種々の修正及び代替的な形態を許容し得る一方で、特定の実施形態が例示を目的として図面に示され、又はここに詳細に説明されてきた。しかし、本発明は、開示されている特定の形態に限定されることを意図していないことが理解されるべきである。むしろ、本発明は、以下に添付される特許請求の範囲によって画定される本発明の精神及び範囲内に含まれる全ての修正、均等物及び代替案に及ぶものである。

Claims (24)

1. 第１の導体パッド（８５）と、パッシベーション構造（４５）とを有する半導体チップ（１５）を提供するステップと、
   前記パッシベーション構造（４５）の一部を保護するように適用される第２の導体パッド（１２０）を、前記第１の導体パッド（８５）の周囲に、間隙（１２５）を残すために前記第１の導体パッド（８５）と物理的に接触することなく形成するステップと、
   を含む製造方法。
2. 前記第２の導体パッドは、前記第１の導体パッドの周囲に完全に伸びている、請求項１に記載の製造方法。
3. 前記第１の導体パッドと電気的に接触するアンダーバンプメタライゼーション構造（７５）を形成するステップを備える、請求項１に記載の製造方法。
4. はんだ構造（５０）を前記アンダーバンプメタライゼーション構造に結合するステップを備える、請求項３に記載の製造方法。
5. 前記はんだ構造は、はんだバンプ（６０）及びはんだ接合（５０）のうち一方を備える、請求項４に記載の製造方法。
6. 回路基板（２０）を前記はんだ構造に電気的に結合するステップを備える、請求項４に記載の製造方法。
7. 前記回路基板は、半導体チップパッケージ基板を備えている、請求項６に記載の製造方法。
8. コンピュータ可読媒体内に格納された命令を用いて、前記第１の導体パッドと前記第２の導体パッドとを形成するステップを備える、請求項１に記載の製造方法。
9. 高分子膜（８０’）を前記半導体チップ上に形成するステップと、
   前記間隙の近くの前記パッシベーション構造の一部を保護するために、第３の導体パッド（１８０）を、前記間隙の近くの前記高分子膜上に形成するステップとを備える、請求項１に記載の製造方法。
10. 前記第３の導体パッドは、前記第２の導体パッドと物理的に接触していない、請求項９に記載の製造方法。
11. パッシベーション構造（４５）と、互いに隣接するが高分子層（８０）により隔てられて間隙（１２５）を残す第１の導体パッド（８５）及び第２の導体パッド（１２０）とを有する半導体チップ（１５）であって、前記第１の導体パッド（８５）が、前記第２の導体パッド（１２０）に亘って延びるが前記高分子層（８０）により前記第２の導体パッド（１２０）と隔てられるアンダーバンプメタライゼーション構造（７５）と電気的に接触する半導体チップ（１５）を、回路基板（２０）に結合する方法において、
    はんだ構造（５０）を前記アンダーバンプメタライゼーション構造に結合するステップと、
    前記はんだ構造を前記回路基板に結合するステップと、
    を含む方法。
12. 前記はんだ構造は、はんだバンプ（６０）及びはんだ接合（５０）のうち一方を備える、請求項１１に記載の方法。
13. 前記はんだ構造を前記回路基板に結合するステップは、前記はんだ構造を、前記回路基板に結合された予備はんだ（６５）に結合するステップを備える、請求項１１に記載の方法。
14. 前記回路基板は、半導体チップパッケージ基板を備える、請求項１１に記載の方法。
15. 前記間隙の近くの前記パッシベーション構造の一部を保護するために、第３の導体パッド（１８０）を、前記間隙の近くの前記高分子膜（８０’）上に形成するステップを備える、請求項１１に記載の方法。
16. 前記第３の導体パッドは、前記第２の導体パッドと物理的に接触していない、請求項１５に記載の方法。
17. 第１の導体パッド（８５）と、パッシベーション構造（４５）とを有する半導体チップ（１５）と、
    前記第１の導体パッド（８５）の周囲に、間隙（１２５）を残すために前記第１の導体パッド（８５）と物理的に接触することなく存在する第２の導体パッド（１２０）であって、前記パッシベーション構造の一部を保護するように適用される第２の導体パッド（１２０）と、
    を備える装置。
18. 前記第２の導体パッドは、前記第１の導体パッドの周囲に完全に伸びている、請求項１７に記載の装置。
19. 前記第２の導体パッドと電気的に接触するアンダーバンプメタライゼーション構造（７５）を備える、請求項１７に記載の装置。
20. 前記アンダーバンプメタライゼーション構造に結合されたはんだ構造（５０）を備える、請求項１９に記載の装置。
21. 前記はんだ構造は、はんだバンプ（６０）及びはんだ接合（５０）のうち一方を備える、請求項２０に記載の装置。
22. 前記半導体チップに結合された回路基板（２０）を備える、請求項１７に記載の装置。
23. 前記半導体チップ上の高分子膜（８０）と、
    前記間隙の近くの前記パッシベーション構造の一部を保護するために、前記間隙の近くの前記高分子膜上に存在する第３の導体パッド（１８０）とを備える、請求項１７に記載の装置。
24. 前記第３の導体パッドは、前記第２の導体パッドと物理的に接触していない、請求項２３に記載の装置。

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