JP2005175128A - 半導体装置及びその製造方法 - Google Patents

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浩久 松木
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博行 依田
Hisahiro Okamoto
九弘 岡本
Masamitsu Ikumo
雅光 生雲
Shuichi Chiba
修一 千葉
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Abstract

【課題】 本発明は狭ピッチ化された突起電極を有する半導体装置及びその製造方法に関し、突起電極の狭ピッチ化を図りつつ突起電極の高背化をも図ることを課題とする。
【解決手段】 半導体基板１１の電極１５部に開口部があるレジストをアッシング処理、酸浸漬処理、シャワー水洗いした後、電解めっきによりはんだを開口部に形成することにより、はんだボール１３の電極間ピッチをＸ１とし、バリアメタル１２の直径をＸ２とし、はんだボール１３の半導体基板１１からの高さをＸ３としたとき、このＸ１，Ｘ２，Ｘ３が、Ｘ１／２≦Ｘ２≦（３Ｘ１／４）で、かつＸ１／２≦Ｘ３≦（３Ｘ１／４）となる半導体装置を製造する。
【選択図】 図１

Description

本発明は半導体装置及びその製造方法に係り、特に狭ピッチ化された突起電極を有する半導体装置及びその製造方法に関する。
近年、電子機器の小型化を実現するため、これに組み込まれる半導体装置の小型化が図られている。この半導体装置を構成する半導体素子は、その表面に突起電極（バンプ）を配設すると共に実装基板にこの突起電極と対応する電極を形成し、突起電極を実装基板側の電極とフリップチップ実装する技術が多用されている。この半導体素子の小型化を図るには、半導体素子の表面上に形成される突起電極のピッチを更に超微細ピッチ化する必要がある。
従来、はんだよりなる突起電極（以下、バンプという）を半導体素子上に形成する場合、はんだペースト印刷、はんだボール転写、はんだめっき法を用いていた。また、バンプのピッチは、半導体素子の高密度化に伴い500μｍから250μｍ，200μｍと狭ピッチ化しており、近い将来には50μｍを下回るピッチで格子状に形成することが要求されると考えられる。このような狭ピッチでは、搭載基板に対する半導体素子の搭載ずれが大きいと接続が困難になるが、バンプが球状のはんだでできているとセルフアラインの現象が発生する。このセルフアライン現象が発生すると、搭載基板への半導体素子の搭載時に両者間に多少のずれが発生してもこの搭載ずれは修復される。このため、バンプは球状はんだであることが望ましい。
一方、狭ピッチでフリップチップ接続する場合の構造上の問題は、搭載基板と半導体素子との間の熱膨張量の違いでバンプに大きなストレスが印加されることである。バンプに大きなストレスが印加された場合、半導体素子と搭載基板の接続部の信頼性は大きく低下することになる。このストレスを緩和するためには、バンプの高さをバンプピッチに対してできる限り大きくすることと、はんだの下地金属と下地層の密着性を保つことが必要である。
更に製造方法の面では、このような狭ピッチのバンプは、一般的な印刷ペーストのはんだ粒径にほぼ等しいため印刷法は応用できない。また、はんだボール転写法もボールが小径となるため保持することができないので、必然的にめっき法を選択する必要がある。電解めっき法により半導体素子上にバンプ（球状突起電極）を形成する場合、バンプ配列と同等の配置間隔を有したレジスト・パターンを形成した後、電解めっき法を用いてレジスト・パターン内にめっき金属を成長させる手法が一般的である（例えば、特許文献１参照）。
特開平１１−１９５６６５号公報（第７−８頁、図２）
しかしながら、バンプの配列が微細化しかつ格子状に配列する場合、これに伴いバンプを形成するためにレジストに形成するレジスト開口パターンも微細化する。これにより、レジストの膜厚寸法とレジスト開口パターンの開口寸法（直径）との比が大きくなり、レジスト開口パターン内への電解めっき液が進入し難くなる。これは、一般にレジストは疎水性が高く、よってめっき液をはじく性質があることに起因する。
このようにレジストに形成されたレジスト開口パターン内に十分な電解めっき液が供給されなかった場合、成長するめっきの厚さにバラツキが発生し、均一な形状のバンプを形成することができなくなるという問題点があった。このようにバンプ形状にバラツキが発生すると、搭載基板に対する半導体素子の接続信頼性が大きく低下してしまう。
本発明は上記の点に鑑みてなされたものであり、狭ピッチ化されても半導体基板からの高さが高い突起電極を有した半導体装置及びその製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
半導体基板の電極にバリアメタルが形成されると共に、該バリアメタルに突起電極が形成されてなる半導体装置において、
前記突起電極の突起電極間ピッチをＸ１とし、
前記バリアメタルの直径をＸ２とし、
前記突起電極の前記半導体基板からの高さをＸ３としたとき、
前記Ｘ１，Ｘ２，Ｘ３が、（Ｘ１／２）≦Ｘ２≦（３Ｘ１／４）で、かつ（Ｘ１／２）≦Ｘ３≦（３Ｘ１／４）となるよう構成したことを特徴とするものである。
上記構成とすることにより、突起電極の狭ピッチ化を図りつつ高背化を図ることができるため、半導体装置のフリップチップ実装時における実装信頼性を高めることができる。
また、請求項２記載の発明は、
請求項１記載の半導体装置において、
前記バリアメタル層は、上層からＮｉ層、Ｃｕ層、Ｔｉ層からなり、Ｔｉ層はＣｕ層に対し１００ｎｍ以上２００ｎｍ以下のサイドエッチ構造を有することを特徴とするものである。
また、請求項３記載の発明に係る半導体装置の製造方法は、
半導体基板上にシード層を形成するシード層形成工程と、
前記半導体基板に設けられた電極の形成位置と対応する位置にレジスト開口部を有したレジストを形成するレジスト形成工程と、
前記開口部内の前記シード層上にバリアメタルを形成するバリアメタル形成工程と、
前記開口部内の前記バリアメタル上に突起電極をめっき形成する突起電極形成工程とを含み、
前記レジスト形成工程後に、前記レジストに対して、少なくともアッシング処理、酸浸漬処理、シャワー水洗いのいずれか一つの処理を行なう前工程を実施することを特徴とするものである。
上記発明によれば、突起電極形成工程で用いるめっき液とレジストの濡れ性確保の為に、めっき前のレジスト開口に対してアッシング処理、酸浸漬処理、シャワー水洗処理を実施することにより、レジストとめっき液間の親性を高めることができる。これにより、高アスペクトのレジスト開口パターン内へめっき液を確実に進入させることができ、よって高背かつ均一高さを有した突起電極を形成することができる。
また、請求項４記載の発明は、
請求項３記載の半導体装置の製造方法において、
突起電極形成工程が終了した後、前記レジストを剥離すると共に、
前記バリアメタルをウェットエッチングで整形することを特徴とするものである。
また、請求項５記載の発明は、
請求項３記載の半導体装置の製造方法において、
前記突起電極形成工程において形成された突起電極に対し、カルボン酸を用いたフラックスレス・リフローを実施することにより突起電極を整形する突起電極整形工程を設けたことを特徴とするものである。
上記発明によれば、従来方式のフラックス・リフローと比較して、還元力のコントロールが容易となり、その結果、周辺へのはんだの広がりをコントロールできるため、はんだ溶融時に突起電極間でショートが発生することを防止することができる。
上述の如く本発明によれば、突起電極の狭ピッチ化を図りつつ高背化を図ることができ、また突起電極の整形時に隣接する突起電極間でショートが発生することを防止できるため、信頼性の高い半導体装置を実現することができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１は、本発明の一実施例である半導体装置を示している。本実施例では半導体装置として半導体素子１０を例に挙げて説明するが、本発明の適用はこれに限定されるものではない。
図１は半導体装置１０のバリアメタル１２近傍を拡大して示している。同図に示す半導体素子１０は、例えばインターポーザ等の実装基板にフリップチップ接合されるものである。この半導体素子１０は、大略すると半導体基板１１，バリアメタル１２，突起電極１３，アルミ電極１５，及びカバー膜１６等を有した構成とされている。
半導体基板１１は、シリコン基板の上面に所定の回路が形成された構成とされている。この半導体基板１１の回路が形成された面（回路形成面）には、アルミ電極１５及びカバー膜１６が形成されている。アルミ電極１５は回路形成面に形成された回路に接続されており、信号の入出力端子或いは電源端子として機能するものである。
このアルミ電極１５は、回路形成面側にエリアアレイ状に複数形成されている。また、半導体素子１０は高密度化されており、よってアルミ電極１５の配設数も増大しているため、隣接するアルミ電極１５間のピッチも50μｍ以下と狭ピッチ化されている。具体的には、本実施例ではアルミ電極１５間のピッチは、35μｍとされている。
また、カバー膜１６はSiO2のような絶縁膜であり、回路形成面を保護する機能を奏するものである。このカバー膜１６のアルミ電極１５と対向する位置には、開口部１７が形成されている。従って、アルミ電極１５はカバー膜１６から露出した状態となっている。尚、このカバー膜１６はアルミ電極１５の外周一部を覆うよう形成されている。
バリアメタル１２は、アルミ電極１５の上部に形成されている。このバリアメタル１２は、突起電極１３とアルミ電極１５との間で拡散や反応が発生するのを防止するために設けられるものである。本実施例では、バリアメタル１２は複数の金属を積層した構成とされている。
具体的には、バリアメタル１２はアルミ電極１５側から、Ｔｉ層２０，Ｃｕ層２１，Ｎｉ層２２を順次積層した構成としている。また各層の厚さは、Ｔｉ層２０が100nm、Ｃｕ層２１が250nm、Ｎｉ層２２が4.5μｍとされている。尚、Ｎｉ層２２の突起電極１３と対峙する面にＮｉ或いはＮｉを含む合金層を形成する構成としてもよい。
突起電極１３は、はんだをボール状に整形した構成とされている（以下、突起電極１３をはんだボール１３という）。このはんだボール１３の具体的な材質としては、PbSn合金、或いはSnAg合金とすることができる。また、インジウムを含むはんだを用いることもできる。このはんだボール１３はバリアメタル１２に接合され、これによりバリアメタル１２を介してはんだボール１３はアルミ電極１５に電気的に接続される。尚、このはんだボール１３は、後述するようにリフロー処理を用いてボール状（球状）に形成される。
ここで、半導体素子１０に配設されるはんだボール１３に関連する各構成要素の寸法に注目する。いま、はんだボール１３のピッチ（突起電極間ピッチ）をＸ１とし、バリアメタル１２の直径をＸ２とし、バリアメタル１２の半導体基板１１からの高さをＸ３とする。
はんだボール１３はアルミ電極１５上に形成されるため、はんだボール１３のピッチＸ１はアルミ電極１５のピッチと等しくなる。また、バリアメタル１２の直径Ｘ２とは、前記したバリアメタル１２を構成する各層２０〜２２の内、最も直径の大きい層の直径、本実施例ではＮｉ層２２の直径をいうものとする。更に、はんだボール１３の半導体基板１１からの高さＸ３は、具体的にはカバー膜１６の上面からボール状のはんだボール１３の上端部までの距離である。
本実施例では、上記した各寸法Ｘ１，Ｘ２，Ｘ３が、
（Ｘ１／２）≦Ｘ２≦（３Ｘ１／４）……（１）
で、かつ
（Ｘ１／２）≦Ｘ３≦（３Ｘ１／４）……（２）
となるよう構成している。
具体的には、本実施例でははんだボール１３のピッチＸ１は35μｍ、バリアメタル１２の直径Ｘ２は20μｍ（本実施例ではＮｉ層２２が最も大径である）、はんだボール１３の高さＸ３は20μｍである。よって、（Ｘ１／２）=17.5μｍであるため、またバリアメタル１２の直径Ｘ２及びボール１３の高さＸ３（Ｘ２=Ｘ３=20μｍ）は上記の（１）式及び（２）式の条件を満たしている。この（１）式及び（２）式の条件を満たすようバリアメタル１２及びはんだボール１３を形成することにより、はんだボール１３の狭ピッチ化を図りつつ、かつはんだボール１３の高背化を図ることができるため、半導体素子１０のフリップチップ実装時における実装信頼性を高めることができる。
続いて、上記構成とされた半導体素子１０の製造方法について、図２乃至図１６を参照して説明する。尚、半導体素子１０の製造方法において、本願発明の特徴はバリアメタル１２及びはんだボール１３の形成工程にあり、他の製造工程は周知の方法を用いてる。このため、以下の説明ではバリアメタル１２及びはんだボール１３の形成工程を中心に説明し、他の製造工程については説明を省略するものとする。
半導体素子１０を製造するには、先ず図２に示す半導体基板１１を用意する。この半導体基板１１は、周知の製造工程により製造された半導体素子であり、その回路形成面（図中、上面）にはアルミ電極１５が形成されている。また、半導体基板１１には回路形成面を覆うようにカバー膜１６が形成されている。このカバー膜１６は、前記したようにSiO2等の絶縁膜であり、アルミ電極１５と対向する位置には開口部１７が形成されている。
この半導体基板１１の上面には、シード層となるＴｉ層２０及びＣｕ層２１が形成される（シード層形成工程）。具体的には、先ずＴｉ層２０がスパッタにより100nmの厚さで形成され、続いてＣｕ層２１がスパッタにより250nmの厚さで形成される。図３は、Ｔｉ層２０及びＣｕ層２１が形成された状態を示している。
尚、Ｔｉ層２０の厚さは、５０ｎｍ以上１００ｎｍ以下とすることが望ましい。また、本実施例ではＴｉ層２０の上部にＣｕ層２１を積層する構成としているが、この構成に代えてＴｉ層２０（厚さ100nm）の上部にＮｉ層（厚さ250nm）を積層する構成としてもよい。この際、シリコンよりなる半導体基板１１上に最初に形成する金属はＴｉでないとエッチング後の寸法管理が困難であり、また下地であるアルミ電極１５との密着性を保つことができないことに注意を払う必要がある。
次に、Ｔｉ層２０及びＣｕ層２１が形成された半導体基板１１の上面全面に、図４に示すように、ポジタイプのフォトレジスト２５（以下、単にレジスト２５という）を均一の厚さでコーティングする。このレジストは例えば東京応化製のPMER−LA900（商品名）等の、はんだめっき液耐性のあるレジストを用いることが望ましい。
続いて、このレジスト２５に対して露光・現像処理等を行なうことにより、図５に示すように、レジスト２５にレジスト開口パターン２６を形成する（レジスト形成工程）。この際、レジスト開口パターン２６の直径は、上記した（１）式の条件を満たすよう設定される。具体的には、本実施例ではレジスト開口パターン２６の直径は20μｍとされており、バリアメタル１２の直径Ｘ２と等しく設定されている。尚、上記したはんだめっき液耐性のあるレジスト２５では、レジスト開口パターン２６の直径Ｘ２を膜厚（20μｍ）と等しく設定することはレジストのパターニング性能のほぼ限界である。
上記のようにレジスト２５にレジスト開口パターン２６を形成すると、続いて電解めっき処理（後述するＮｉ層２２及びはんだ２７の電解めっき処理）に対する前処理を実施する。本実施例ではこの前処理として、先ず図１３に示した条件により第１のアッシング処理を実施し（第１のアッシング工程）、次に図１４に示す条件により酸浸漬を実施し（酸浸漬工程）、次に再度図１３に示す条件によりアッシング処理を実施し（第２のアッシング工程）、そしてその後に図１５に示す条件によりレジスト２５の表面の水洗処理を実施した（水洗工程）。
尚、二度目のアッシング条件は、レジスト２５上における電解めっき被着面の酸化防止の為、図１３に示したアッシング条件に比べ、図１６に示すようにより弱い条件で実施することが望ましい。
上記の前処理が終了すると、上記の水洗処理によりレジスト２５の表面が濡れたままの状態にて、Ｎｉ層２２の電解めっき（厚さ4.5μｍ）を行なうことによりバリアメタル１２を形成する（バリアメタル形成工程）。このＮｉ層２２の電解めっき処理は、Ｔｉ層２０及びＣｕ層２１をシード層として実施される。図６は、レジスト２５に形成されたレジスト開口パターン２６内にＮｉ層２２が形成された状態を示している。尚、Ｎｉ層２２の表面に、例えばＮｉFe，ＮｉCo等のＮｉを含む合金めっきの層を形成する構成としてもよい。これにより、次に述べるはんだ２７に対する濡れ性を高めることができる。
次に、図７に示すように、Ｎｉ層２２の上部にSnAg合金よりなるはんだ２７を電解めっきにより連続して形成する（突起電極形成工程）。このはんだ２７の電解めっき処理もＴｉ層２０及びＣｕ層２１をシード層として実施され、はんだ２７はレジスト２５に形成されたレジスト開口パターン２６内に形成される。尚、はんだ２７の材質はSnAg合金に限定されるものではなく、PbSnはんだやインジウムはんだを用いることもできる。
ところで、上記したように本実施例ではレジスト開口パターン２６内にＮｉ層２２及びはんだ２７を形成する前に、アッシング、酸浸漬、水洗処理等の前処理を実施している。この前処理を実施することにより、レジスト２５（特に、レジスト開口パターン２６）の表面状態が充分に改質されめっき液に対する親めっき液性が大幅に改善される。
これにより、Ｎｉ層２２及びはんだ２７を電解めっきするための電解めっき液は、高アスペクトで微細なレジスト開口パターン２６内へ確実に進入してゆき、高アスペクトで微細なパターンでありながら充分に均一高さのはんだ２７を得る事が可能となる。
また上記した実施例では、１回目のアッシング、酸浸漬、２回目のアッシング、及び水洗処理の順で前処理を実施したが、前処理として実施されるこれらの各処理の組み合わせはこの順序に限定されるものではない。図１７は、本実施例以外の組み合わせ例を示している。同図に示すように、前処理を実施することにより、従来に比べてある程度の改善が行なわれていることが判る。よって、この前処理の組み合わせを最適化することにより、レジスト２５の親めっき液性を高め、Ｎｉ層２２及びはんだ２７を形成するめっき液のレジスト開口パターン２６内への進入性をよくすることができる。
はんだ２７の電解めっきが終了すると、次に図８に示すように電解めっき用のレジスト２５を剥離すると共に、上記のＮｉ層２２及びはんだ２７の電解めっき時にシード層として機能したＴｉ層２０及びＣｕ層２１のエッチングを行なうことによりバリアメタル１２の整形を行なう（バリアメタル整形工程）。このシード層エッチングの際、ウェット方式でのエッチングでは、先ずＮｉ層２２をマスクとして過酸化水素水と酢酸の混合液で上層のＣｕ層２１をエッチングする（図９参照）。続いて、エッチングされたＣｕ層２１をマスクとして、下層であるＴｉ層２０をフッ酸水溶液でエッチングする（図１０参照）。
上記のエッチング方法を用いることにより、レジスト開口パターン２６の開口径が20μｍであったのに対し、エッチング後のＴｉ層２０の直径を19.0μｍとレジスト開口パターン２６の開口径に近い値とすることができた。これにより、下地であるアルミ電極１５との接触面積が確保でき、はんだボール１３に加わるストレスでアルミ電極１５が剥れる不具合をなくすことができる。
この際、フッ酸水溶液のフッ酸濃度を適切にすることで、図１２に示すようにサイドエッチング量（図中、矢印Ａで示す）を上層のマスク層（Ｃｕ層２１）に対して１００ｎｍ＜以上２００ｎｍ以下と少ない値にすることができる。この構成とすることにより、従来のウエットエッチのサイドエッチ量（通常1.5μｍ程度）よりも短くできるので、下地層との接触面積が広がり、密着強度が上がる効果がある。また、サイドエッチ量が短いので、その結果、バンプ内のＳｎのＴｉ層からのアルミ電極への侵入を防ぎ、マイグレーションが発生しないという効果も実現できる。
また、上記したように、バリアメタル整形工程では、バリアメタル１２を整形処理するのにウェットエッチングを用いて整形している。これにより、ドライエッチングの様に高価な装置が必要なくなるため、製造コストを下げる高価がある。
上記したバリアメタル整形工程が終了すると、続いてはんだ２７の整形処理を実施する（突起電極整形工程）。このはんだ２７の整形処理では、蟻酸（本実施例ではカルボン酸）を還元剤とし、フラックスを使わないリフローによりはんだ２７を溶融させ、ボール状のはんだボール１３を形成する。図１１は、リフロー処理によりボール状のはんだボール１３が形成された状態を示している。このように、フラックスを使わないリフロー処理を行なうことにより、はんだ溶融時に起こりがちなはんだボール１３間のショートの発生を抑制することが可能となった。
このように、フラックスを使わないリフローによりショートの発生を抑制できるのは、従来方式のフラックス・リフローと比較して、還元力のコントロールが容易となり、その結果、周辺へのはんだの濡れ広がりをコントロールできるとの理由による。
また、上記した実施例では還元剤としてカルボン酸（蟻酸）を用いたが、これに代えて水素を還元剤としてフラックスレス・リフローを実施してもよい。また合成ロジンを含むある種のフラックスを用いれば、フラックスを用いたリフローでもはんだのショートを起こさずにボール状にバンプ形成できる。
リフロー完了後、本実施例により形成されたはんだボール１３は、電極間ピッチ35μｍを2とした場合、そのピッチとの寸法比率が約1.14に当たる20μｍの高さとなる。また、この値は前記した（２）式の条件を満足している。よって、上記した方法によりはんだボール１３を形成することにより、はんだボール１３の狭ピッチ化を図りつつ、かつはんだボール１３の高背化を図ることができ、これにより半導体素子１０のフリップチップ実装時における実装信頼性を高めることが可能となる。
図１は、本発明の一実施例である半導体装置（半導体装置）のバリアメタル近傍を拡大して示す図である。 図２は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、半導体基板を示す図である。 図３は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、シード層であるＴｉ層及びＣｕ層を形成した状態を示す図である。 図４は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、レジストを形成した状態を示す図である。 図５は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、レジストにレジスト開口パターンを形成した状態を示す図である。 図６は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、バリアメタルを形成した状態を示す図である。 図７は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、はんだを形成した状態を示す図である。 図８は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、レジストを剥離した状態を示す図である。 図９は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、Ｎｉ層をマスクとしてＣｕ層をエッチングした状態を示す図である。 図１０は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、Ｃｕ層をマスクとしてＴｉ層をエッチングした状態を示す図である。 図１１は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、リフローによりはんだボールを整形した状態を示す図である。 図１２は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、Ｔｉ層のサイドエッチを説明するための図である。 図１３は、前処理であるアッシング条件の一例を示す図である。 図１４は、前処理である酸浸漬条件の一例を示す図である。 図１５は、前処理であるシャワー水洗条件の一例を示す図である。 図１６は、前処理である２回目のアッシング条件の一例を示す図である。 図１７は、前処理の効果を示す図である。
符号の説明
１０ 半導体素子
１２ バリアメタル
１３ はんだボール
１５ アルミ電極
１６ カバー膜
１７ 開口部
２０ Ｔｉ層
２１ Ｃｕ層
２２ Ｎｉ層
２５ レジスト
２６ レジスト開口パターン
２７ はんだ

Claims (5)

  1. 半導体基板上の電極にバリアメタルが形成されると共に、該バリアメタルに突起電極が形成されてなる半導体装置において、
    前記突起電極の突起電極間ピッチをＸ１とし、
    前記バリアメタルの直径をＸ２とし、
    前記突起電極の前記半導体基板からの高さをＸ３としたとき、
    前記Ｘ１，Ｘ２，Ｘ３が、（Ｘ１／２）≦Ｘ２≦（３Ｘ１／４）で、かつＸ１／２≦Ｘ３≦（３Ｘ１／４）となるよう構成したことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記バリアメタル層は、上層からＮｉ層、Ｃｕ層、Ｔｉ層からなり、Ｔｉ層はＣｕ層に対し１００ｎｍ以上２００ｎｍ以下のサイドエッチ構造を有することを特徴とする半導体装置。
  3. 半導体基板上にシード層を形成するシード層形成工程と、
    前記半導体基板に設けられた電極の形成位置と対応する位置にレジスト開口部を有したレジストを形成するレジスト形成工程と、
    前記開口部内の前記シード層上にバリアメタルを形成するバリアメタル形成工程と、
    前記開口部内の前記バリアメタル上に突起電極をめっき形成する突起電極形成工程とを含み、
    前記レジスト形成工程後に、前記レジストに対して、少なくともアッシング処理、酸浸漬処理、シャワー水洗いのいずれか一つの処理を行なう前工程を実施することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    突起電極形成工程が終了した後、前記レジストを剥離すると共に、
    前記バリアメタルをウェットエッチングで整形することを特徴とする半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、
    前記突起電極形成工程において形成された突起電極に対し、カルボン酸を用いたフラックスレス・リフローを実施することにより突起電極を整形する突起電極整形工程を設けたことを特徴とする半導体装置の製造方法。
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