JP2019125709A - 配線基板及びその製造方法と電子部品装置 - Google Patents

配線基板及びその製造方法と電子部品装置 Download PDF

Info

Publication number
JP2019125709A
JP2019125709A JP2018005651A JP2018005651A JP2019125709A JP 2019125709 A JP2019125709 A JP 2019125709A JP 2018005651 A JP2018005651 A JP 2018005651A JP 2018005651 A JP2018005651 A JP 2018005651A JP 2019125709 A JP2019125709 A JP 2019125709A
Authority
JP
Japan
Prior art keywords
layer
metal
plating layer
metal plating
seed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018005651A
Other languages
English (en)
Other versions
JP2019125709A5 (ja
JP7032148B2 (ja
Inventor
朋幸 下平
Tomoyuki Shimohira
朋幸 下平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2018005651A priority Critical patent/JP7032148B2/ja
Priority to US16/243,199 priority patent/US10643934B2/en
Publication of JP2019125709A publication Critical patent/JP2019125709A/ja
Publication of JP2019125709A5 publication Critical patent/JP2019125709A5/ja
Application granted granted Critical
Publication of JP7032148B2 publication Critical patent/JP7032148B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】アンダーフィル樹脂との十分な密着性が得られる金属ポストを備えた配線基板を提供する。【解決手段】パッドＰ１と、パッドＰ１の上に開口部３３ａが配置された絶縁層３３と、パッドＰ１上から絶縁層３３の上面に配置されたシード層２４ａと、シード層２４ａの上に配置された金属めっき層２４ｂとから形成される金属ポスト２４と、金属めっき層２４ｂの上に形成された接続用金属層２５とを含み、金属めっき層２４ｂの側面は接続用金属層２５の下端から内側に後退する凹状面となっており、シード層２４ａの側面に金属めっき層２４ｂの下端から内側に後退する食込部２４ｘが形成されている。【選択図】図１５

Description

本発明は、配線基板及びその製造方法と電子部品装置に関する。
従来、半導体チップなどの電子部品を搭載するための配線基板がある。そのような配線基板の一例では、配線基板のパッドに銅ポストが立設しており、銅ポストに半導体チップがフリップチップ接続され、半導体チップと配線基板との間にアンダーフィル樹脂が充填される。
特開２００７−１０３８７８号公報
後述する予備的事項で説明するように、配線基板の銅ポストとアンダーフィル樹脂との間で線熱膨張係数が異なる。このため、アンダーフィル樹脂が加熱処理されると、アンダーフィル樹脂の熱収縮による変形によって銅ポストの側面とアンダーフィル樹脂との間に隙間が発生しやすい。
アンダーフィル樹脂との十分な密着力が得られる金属ポストを備えた配線基板及びその製造方法と電子部品装置を提供することを目的とする。
以下の開示の一観点によれば、パッドと、前記パッドの上に開口部が配置された絶縁層と、前記パッド上から前記絶縁層の上面に配置されたシード層と、前記シード層の上に配置された金属めっき層とから形成される金属ポストと、前記金属めっき層の上に形成された接続用金属層とを有し、前記金属めっき層の側面は前記接続用金属層の下端から内側に後退する凹状面となっており、前記シード層の側面に前記金属めっき層の下端から内側に後退する食込部が形成されている配線基板が提供される。
また、その開示の他の観点によれば、パッドを備えた配線部材を用意する工程と、前記配線部材の上に、前記パッド上に第１開口部が配置された絶縁層を形成する工程と、前記第１開口部の内面及び前記絶縁層の上面にシード層を形成する工程と、前記第１開口部の上に第２開口部が配置されたレジスト層を前記絶縁層の上に形成する工程と、前記第１開口部及び前記第２開口部の中の前記シード層の上に、電解めっきにより、金属めっき層と接続用金属層とを順に形成する工程と、前記レジスト層を除去する工程と、第１のウェットエッチングで、前記電解めっき層の側面と前記シード層とをエッチングすることにより、前記金属めっき層の側面を前記接続用金属層の下端から内側に後退する凹状面にする工程と、第２のウェットエッチングにより、前記シード層の側面に前記金属めっき層の下端から内側に後退する食込部を形成する工程とを有する配線基板の製造方法が提供される。
以下の開示によれば、配線基板では、パッドの上にシード層と金属めっき層とからなる金属ポストが形成され、金属ポストの上に接続用金属層が形成されている。
そして、金属ポストの金属めっき層の側面が接続用金属層の下端から内側に後退する凹状面となっている。また、金属めっき層の下のシード層の側面に金属めっき層の下端から内側に後退する食込部が形成されている。
配線基板の金属ポスト上の接続用金属層に半導体チップがフリップチップ接続され、それらの間にアンダーフィル樹脂が充填される。
このとき、金属ポストの金属めっき層の側面が凹状面となっているため、金属ポストとアンダーフィル樹脂との接触面積を大きくすることができる。その結果、アンダーフィル樹脂と金属ポストとの密着力を強くすることができる。
また、接続用金属層の周縁部が金属ポストから外側に突き出る突出部となり、金属ポストのシード層の側面に食込部が形成されている。このため、アンダーフィル樹脂が加熱処理時の熱収縮による変形によって金属ポストから上方向にずれることが防止される。
図１は予備的事項に係る配線基板の課題を説明するための断面図である。 図２は実施形態の配線基板の製造方法を示す断面図（その１）である。 図３は実施形態の配線基板の製造方法を示す断面図（その２）である。 図４は実施形態の配線基板の製造方法を示す断面図（その３）である。 図５は実施形態の配線基板の製造方法を示す断面図（その４）である。 図６は実施形態の配線基板の製造方法を示す断面図（その５）である。 図７は実施形態の配線基板の製造方法を示す断面図（その６）である。 図８は実施形態の配線基板の製造方法を示す断面図（その７）である。 図９（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す部分断面図及び部分平面図（その８）である。 図１０は実施形態の配線基板の製造方法を示す部分断面図（その９）である。 図１１は実施形態の配線基板の製造方法を示す部分断面図（その１０）である。 図１２は実施形態の配線基板の製造方法を示す部分断面図（その１１）である。 図１３は実施形態の配線基板の製造方法を示す部分断面図（その１２）である。 図１４は実施形態の配線基板を示す断面図である。 図１５（ａ）及び（ｂ）は図１４の配線基板の金属ポスト及び接続用金属層の周りの様子を示す部分断面図及び部分平面図である。 図１６は実施形態の電子部品装置を示す断面図である。 図１７は図１６の電子部品装置の配線基板と半導体チップとの接続部の様子を示す部分断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない技術内容を含む。
図１は予備的事項に係る配線基板の課題を説明するための図である。図１には、配線基板の銅ポストと半導体チップの接続端子との接続部の様子が部分的に示されている。
図１に示すように、予備的事項に係る配線基板１００では、部品搭載側の絶縁層２００の上に銅パッドＰが形成されている。銅パッドＰは下側に形成された多層配線層（不図示）に電気的に接続されている。
絶縁層２００の上には、銅パッドＰ上に開口部２２０ａが配置されたソルダレジスト層２２０が形成されている。
さらに、銅パッドＰ上からソルダレジスト層２２０の開口部２２０ａの周囲に銅ポスト３００が形成されている。また、銅ポスト３００の上に接続用金属層４００が形成されている、接続用金属層４００は、下から順に、ニッケル（Ｎｉ層）、パラジウム（Ｐｄ）層及び金（Ａｕ）層が積層されて形成される。
また、配線基板１００の銅ポスト３００上の接続用金属層４００にはんだ３２０によって半導体チップ５００の接続端子５２０がフリップチップ接続されている。さらに、半導体チップ５００と配線基板１００との間にアンダーフィル樹脂６００が充填されている。
そして、半導体チップ５００が搭載された配線基板１００の外部接続端子（不図示）がマザーボードなどの実装基板（不図示）にはんだをリフロー加熱することにより接続される。
このとき、配線基板１００の銅ポスト３００とアンダーフィル樹脂６００との間で線熱膨張係数が異なる。このため、アンダーフィル樹脂６００が加熱処理されると、銅ポスト３００の側面とアンダーフィル樹脂６００との界面に応力が集中する。
その結果、アンダーフィル樹脂６００の熱収縮による変形によって銅ポスト３００の側面とアンダーフィル樹脂６００との間に隙間Ｓが発生しやすい。
これは、銅ポスト３００の側面に十分な凹凸がなく、銅ポスト３００の側面とアンダーフィル樹脂６００との密着力が弱いため、熱収縮による変形によってアンダーフィル樹脂６００が銅ポスト３００からずれるためである。
アンダーフィル樹脂６００は、配線基板１００の銅ポスト３００と半導体チップ５００の接続端子５２０との接合部で生じるストレスを吸収する緩衝材として機能する。
しかし、銅ポスト３００とアンダーフィル樹脂６００との間に隙間Ｓが生じると、アンダーフィル樹脂６００の緩衝材としての機能や絶縁性能が低下するため、十分な信頼性が得られない。
以下に説明する実施形態の配線基板及びその製造方法と電子装置では、前述した課題を解消することができる。
（実施の形態）
図２〜図１３は実施形態の配線基板の製造方法を説明するための図、図１４及び図１５は実施形態の配線基板を説明するための図、図１６及び図１７は実施形態の電子部品装置を説明するための図である。
以下、配線基板の製造方法を説明しながら、配線基板及び電子部品装置の構造を説明する。
実施形態の配線基板の製造方法では、図２に示すように、まず、製造途中の配線部材１ａを用意する。配線部材１ａは、厚み方向の中央にコア基板１０を備えている。コア基板１０は、ガラスエポキシ樹脂などの絶縁材料から形成される。
コア基板１０の両面側に配線層２１がそれぞれ形成されている。コア基板１０には厚み方向に貫通するスルーホールＴＨが形成され、スルーホールＴＨ内に貫通導体ＴＣが充填されている。配線層２１及び貫通導体ＴＣは、例えば、銅から形成される。
そして、コア基板１０の両面側の配線層２１が貫通導体ＴＣを介して相互に接続されている。スルーホールＴＨはドリルやレーザなどで形成され、配線層２１及び貫通導体ＴＣは、フォトリソグラフィ及びめっき技術などを使用して形成される。
また、コア基板１０の両面側には、配線層２１を覆う絶縁層３１がそれぞれ形成されている。絶縁層３１は、エポキシ樹脂やポリイミド樹脂などの未硬化の樹脂シートを貼付し、加熱処理により樹脂シートを硬化させることにより形成される。
さらに、両面側の絶縁層３１には、配線層２１に到達するビアホールＶＨ１がそれぞれ形成されている。ビアホールＶＨ１は、絶縁層３１をレーザ加工することにより形成される。
あるいは、絶縁層３１を感光性樹脂から形成し、フォトリソグラフィに基づいて露光、現像を行うことによりビアホールＶＨ１を形成してもよい。絶縁層３１は、液状の樹脂を塗布して形成してもよい。
また、両面側の絶縁層３１の上に配線層２２がそれぞれ形成されている。両面側の配線層は、ビアホールＶＨ１内のビア導体を介して配線層２１にそれぞれ接続されている。
配線層２２は、セミアディティブ法などの各種の配線形成方法を用いて形成できる。セミアディティブ法を使用する場合は、まず、ビアホールＶＨ１の内面及び絶縁層３１の上にシード層を形成する。シード層は、例えば、無電解銅めっきにより形成される。銅層さらに、シード層の上に配線層２１に対応する開口部が設けられためっきレジスト層を形成する。
続いて、シード層をめっき給電経路に利用する電解めっきにより、ビアホールＶＨ１内からめっきレジスト層の開口部に金属めっき層を形成する。金属めっき層は、例えば、銅から形成される。
さらに、めっきレジスト層を剥離した後に、金属めっき層をマスクにしてシード層をエッチングする。これにより、シード層及び金属めっき層から配線層２２が形成される。
また、両面側の絶縁層３１の上に配線層２２を覆う絶縁層３２がそれぞれ形成されている。両面側の絶縁層３２には、配線層２２に到達するビアホールＶＨ２がそれぞれ形成されている。
両面側の絶縁層３２の上に配線層２３がそれぞれ形成されている。配線層２３はビアホールＶＨ２内のビア導体を介して配線層２２に接続されている。
上面側の配線層２３は、電子部品が接続されるパッドＰ１を備えて形成される。パッドＰ１は島状に配置されてもよく、あるいは、引き出し配線の一端又は途中に繋がって配置されてもよい。
また、下面側の配線層２３は外部接続端子が接続されるパッドＰ２を備えて形成される。
図２の配線部材１ａの例では、コア基板１０の両面側に３層の配線層２１，２２，２３を積層しているが、配線層の積層数は任意に設定することができる。
このようにして、パッドを備えた配線部材を用意する。図２では、コア基板１０を有するリジッドタイプの配線部材１ａを例示するが、コア基板を有さないフレキシブルタイプなどの各種の配線部材を使用することができる。
次いで、図３に示すように、図２の配線部材１ａの上面側の絶縁層３２の上に、パッドＰ１上に開口部３３ａが配置されたソルダレジスト層３３を形成する。
ソルダレジスト層３３は、感光性樹脂をフォトリソグラフィによってパターニングして形成してもよいし、あるいは、印刷によって形成してもよい。感光性樹脂を使用する場合は、例えば、エポキシ樹脂やアクリル樹脂が使用される。
パッドＰ１上に開口部３３ａが配置されたソルダレジスト層３３がパッド上に第１開口部が配置された絶縁層の一例である。
また同様に、下面側の絶縁層３２の上（図３では下）に、パッドＰ２上に開口部３４ａが配置されたソルダレジスト層３４を形成する。
続いて、図４に示すように、上面側のソルダレジスト層３３の開口部３３ａの内面からソルダレジスト層３３の上面に無電解めっきによりシード層２４ａを形成する。例えば、シード層２４ａは銅（Ｃｕ）から形成され、その厚みは１μｍ程度である。無電解めっきの代わりに、スパッタ法によりシード層２４ａを形成してもよい。
また同様に、下面側のソルダレジスト層３４の開口部３４ａの内面からソルダレジスト層３４の下面にシード層２７を形成する。
コア基板１０の両面側に多層配線層を形成する製造工程では、基板の反りを防止するため、基板の両面側になるべく同様な工程を施す。下面側のシード層２７は基板の反りを防止するために形成され、後の工程で除去される。
続いて、図５に示すように、シード層２４ａの上に、ソルダレジスト層３３の開口部３３ａの上に開口部３６ａが配置されためっきレジスト層３６を形成する。めっきレジスト層３６の開口部３６ａの直径は、ソルダレジスト層３３の開口部３３ａの直径よりも一回り大きく設定される。
めっきレジスト層３６が第１開口部の上に第２開口部が配置されたレジスト層の一例である。
ソルダレジスト層３３の開口部３３ａの上にめっきレジスト層３６の開口部３６ａが配置されて連通することにより、断面視で二段形状のめっきホールＨが構築される。めっきホールＨ内の底面から側壁の高さの途中までシード層２４ａが露出した状態となる。また、下面側のシード層２７の下面全体にめっきレジスト層３７を形成する。
次いで、図６に示すように、シード層２４ａをめっき給電経路に利用する電解めっきにより、めっきホールＨ内に金属めっき層２４ｂを形成する。
めっきホールＨの底面及び側壁の下部のシード層２４ａからめっき層が成長し、めっきホールＨを充填するように高さの途中まで金属めっき層２４ｂが形成される。金属めっき層２４ｂは銅などから形成される。
このとき、コア基板１０の下面側では、シード層２７がめっきレジスト層３７で覆われているため、下面側のパッドＰ２にはめっきは施されない。
次いで、図７に示すように、シード層２４ａ及び金属めっき層２４ｂをめっき給電経路に利用する電解めっきにより、金属めっき層２４ｂの上に接続用金属層２５を形成する。
図７の部分拡大図に示すように、接続用金属層２５は、金属めっき層２４ｂの上に、下から順に、ニッケル（Ｎｉ）層２５ａ、パラジウム（Ｐｄ）層２５ｂ及び金（Ａｕ）層２５ｃが積層されて形成される。
電解めっきにより、ニッケル層２５ａ、パラジウム層２５ｂ及び金層２５ｃが順に形成されて、接続用金属層２５が得られる。例えば、ニッケル層２５ａの厚みが６μｍ〜７μｍであり、パラジウム層２５ｂの厚みが４０ｎｍ程度であり、金層２５ｃの厚みが６０ｎｍ程度である。
接続用金属層２５として、ニッケル層２５ａ／パラジウム層２５ｂ／金層２５ｃ以外の金属層を用いてもよい。例えば、下から順に、ニッケル層／金層の積層膜、あるいは、錫層の単層膜を用いてもよい。
その後に、図８に示すように、上面側のめっきレジスト層３６を除去して上面側のシード層２４ａを露出させる。また同時に、下面側のめっきレジスト層３７を除去して下面側のシード層２７を露出させる。
図９（ａ）は、図８の構造体の金属めっき層２４ｂ及び接続用金属層２５を含む周りの領域を拡大した部分拡大断面図である。図９（ｂ）は図９（ａ）を上側からみた縮小部分平面図である。
図９（ａ）に示すように、パッドＰ１の上にソルダレジスト層３３の開口部３３ａが配置されている。開口部３３ａの内面からソルダレジス層３３の上面にシード層２４ａがブランケット状に形成されている。
また、シード層２４ａの上に柱状の金属めっき層２４ｂが形成されている。金属めっき層２４ｂは、ソルダレジスト層３３の開口部３３ａ内からその周囲の領域のシード層２４ａの上に立設している。金属めっき層２４ｂはソルダレジスト層３３の開口部３３ａを埋め込んで形成され、上面が平坦面となっている。
さらに、金属めっき層２４ｂの上に、下から順に、ニッケル層２５ａ、パラジウム層２５ｂ及び金層２５ｃが積層された接続用金属層２５が形成されている。
図９（ｂ）の平面図の例では、平面視において、金属めっき層２４ｂ及び接続用金属層２５は円形で形成される。
図９（ａ）の構造体の接続用金属層２５及び金属めっき層２４ｂをマスクにしてシード層２４ａをエッチングすることにより、接続用金属層２５の下に金属ポストが得られる。
本実施形態では、シード層２４ａをエッチングする際に、金属めっき層２４ｂの側面が凹面状になって表面積が大きくなるように、エッチング方法が工夫されている。
本実施形態では、シード層２４ａをエッチングする際に、第１のウェットエッチングと第２のウェットエッチングとが２段階で行われる。この際に、前述した図８の下面側のシード層２７もエッチングされる。
まず、図１０に示すように、図９（ａ）の構造体に対して第１のウェットエッチングを行う。第１のウェットエッチングでは、スプレー式ウェットエッチング装置を使用する。
スプレー式ウェットエッチング装置は、エッチング液をワークに噴霧するエッチングノズルを有する。
また、第１のウェットエッチングでは、物質移動律速の等方性エッチングが行われるエッチング液が使用される。そのようなエッチング液としては、塩化第二銅水溶液、又は、アンモニア系などのアルカリ水溶液などが使用される。
物質移動律速の等方性エッチングでは、フレッシュなエッチャントが多く供給される領域でエッチング量が多くなる。
また、上記したような第１のウェットエッチングでは、接続用金属層２５（Ｎｉ層／Ｐｄ層／Ａｕ層）のエッチングレートが低く、接続用金属層２５をマスクにして、金属めっき層２４ｂ（Ｃｕ層）及びシード層２４ａ（Ｃｕ層）をエッチングすることができる。
また、第１のウェットエッチングでは、金属めっき層２４ｂ（電解Ｃｕめっき層）とシード層２４ａ（無電解Ｃｕめっき層）との間でエッチングレートは、ほぼ同じである。
図１１には、第１のウェットエッチングにより、接続用金属層２５をマスクにして金属めっき層２４ｂ及びシード層２４ａをエッチングした後の様子が示されている。
スプレー式ウェットエッチング装置では、エッチング液がエッチングノズルからワークの上面及び下面に向けて噴霧されてワークに供給される。
このため、図１１に示すように、接続用金属層２５のパターン端部の直下の金属めっき層２４ｂのエッチング側面Ｓ１の上部Ａ１では、接続用金属層２５がマスクになり、エッチング液が供給されにくい。このため、金属めっき層２４ｂのエッチング側面Ｓ１の上部Ａ１では、金属めっき層２４ｂの内側へのエッチング量が少なくなる。
これに対して、接続用金属層２５のパターン端部から下側に離れた金属めっき層２４ｂのエッチング側面Ｓ１の中間部Ａ２では、エッチング液の循環がよく、フレッシュなエッチング液が供給されるため、金属めっき層２４ｂの内側へのエッチング量が多くなる。
また、金属めっき層２４ｂのエッチング側面Ｓ１の下部Ａ３では、中間部Ｂよりもフレッシュなエッチング液の供給が少なくなるため、中間部Ａ２よりも金属めっき層２４ｂの内側へのエッチング量が少なくなる。
また、上記したように、第１のウェットエッチングでは、シード層２４ａ（無電解Ｃｕめっき層）のエッチングレートは金属めっき層２４ｂ（電解Ｃｕめっき層）のエッチングレートとほぼ同じである。
このため、シード層２４ａは、エッチング側面Ｓ２が金属めっき層２４ｂのエッチング側面Ｓ１と同じ曲面を形成するようにエッチングされる。
このようにして、金属めっき層２４ｂのエッチング側面Ｓ１の中間部Ａ２が上部Ａ１及び下部Ａ３よりも内側に後退した位置に配置される。
基板の下面側にも第１のウェットエッチングを行うことにより、前述した図８の下面側のシード層２７が同時に除去される。
次に、図１２に示すように、図１１の構造体に対して第２のウェットエッチングを行う。第２のウェットエッチングは、シード層２４ａの側面を金属めっき層２４ｂのエッチング側面Ｓ１の下部Ａ３から内側に後退した位置に配置するために行われる。
第２のウェットエッチングにおいても、スプレー式ウェットエッチング装置が使用される。第２のウェットエッチングでは、エッチング液として、硫酸（Ｈ２ＳＯ４）・過酸化水素水（Ｈ２Ｏ２）混合液が使用される。
エッチング液として硫酸・過酸化水素水混合液を使用すると、シード層２４ａ（無電解Ｃｕめっき層）のエッチングレートが金属めっき層２４ｂ（電解Ｃｕめっき層）のエッチングレートの２倍程度になる。
例えば、シード層２４ａ（無電解Ｃｕめっき層）のエッチングレートが１μｍ／min程度であり、金属めっき層２４ｂ（電解Ｃｕめっき層）のエッチングレートが０．５μｍ／minである。
図１３には、第２のウェットエッチングにより図１２の構造体をエッチングした後の様子が示されている。
図１３に示すように、図１２の構造体に対して第２のウェットエッチングを行うと、シード層２４ａのエッチング側面Ｓ２が金属めっき層２４ｂのエッチング側面Ｓ１の下部Ａ３から内側に後退した位置に配置される。
上記したように、シード層２４ａ（無電解Ｃｕめっき層）のエッチングレートが金属めっき層２４ｂ（電解Ｃｕめっき層）のエッチングレートよりも高いからである。
また、金属めっき層２４ｂの直下のシード層２４ａのエッチング側面Ｓ２の上部Ｂ１では、金属めっき層２４ｂがマスクになってエッチング液の供給が少ないため、シード層２４ａの内側へのエッチング量が少ない。
これに対して、シード層２４ａのエッチング側面Ｓ２の下部Ｂ２は、金属めっき層２４ｂから離れており、横方向からエッチング液が十分に供給されるため、エッチング量が多くなる。
これにより、シード層２４ａのエッチング側面Ｓ２は、下部Ｂ２が上部Ｂ１よりも内側に後退した位置に配置された逆テーパー形状となる。このようにして、シード層２４ａのエッチング側面Ｓ２に金属めっき層２４ｂの下端から内側に後退する食込部２４ｘが形成される。
図１３の例では、エッチング側面Ｓ１の下部Ａ３とエッチング側面Ｓ２の上部Ｂ１とが鋭角状に連結しているが、曲面状に連結してもよい。
以上により、シード層２４ａがパターニングされ、シード層２４ａと金属めっき層２４ｂにより金属ポスト２４が形成される。これにより、金属ポスト２４の上に接続用金属層２５が配置された構造が得られる。
なお、前述した第１のウェットエッチングによる下面側のシード層２７の除去残りが想定される場合は、基板の下面側にも第２のウェットエッチングを行い、下面側のシード層２７を完全に除去してもよい。
第１、第２のウェットエッチングにより、下面側のパッドＰ２が多少エッチングされるが、エッチング量がごく僅かであるため、問題にはならない。
図１４には、配線基板１の一つの製品領域の全体の様子が示されている。コア基板１０として多数の製品領域が区画された多面取りの大型基板を使用する場合は、半導体チップを搭載する前又は後に、大型基板が切断されて、各製品領域から個々の配線基板１が得られる。
以上により、図１４に示すように、実施形態の配線基板１が製造される。
図１４に示すように、実施形態の配線基板１は、前述した図２で説明した構造の配線部材１ａを備えている。
配線部材１ａの上面側の絶縁層３２の上に、パッドＰ１の上に開口部３３ａが配置されたソルダレジスト層３３が形成されている。ソルダレジスト層３３がパッドの上に開口部を備えた絶縁層の一例である。さらに、パッドＰ１の上に金属ポスト２４と接続用金属層２５とが順に形成されている。
さらに、コア基板１０の下面側の絶縁層３２の上に、パッドＰ２の上に開口部３４ａが配置されたソルダレジスト層３４が形成されている。
図１５（ａ）は、図１４の金属ポスト２４及び接続用金属層２５を含む周りの領域を拡大した部分拡大断面図、図１５（ｂ）は、図１５（ａ）を上側からみた縮小部分平面図である。
図１５（ａ）に示すように、ソルダレジスト層３３の開口部３３ａからその周囲のソルダレジスト層３３の上面に金属ポスト２４が形成されている。
金属ポスト２４は、シード層２４ａとその上に配置された金属めっき層２４ｂとから形成される。シード層２４ａは、パッドＰ１の上面からソルダレジスト層３３の開口部３３ａの側壁に沿って、開口部３３ａの周囲のソルダレジスト層３３の上面に延在している。
金属ポスト２４はソルダレジスト層３３の開口部３３ａに埋め込まれた状態で、ソルダレジスト層３３の上面から立設している。さらに、金属ポスト２４の上に接続用金属層２５が形成されている。
このようにして、配線基板１では、上面側のパッドＰ１に金属ポスト２４及び接続用金属層２５が接続されている。金属ポスト２４のシード層２４ａの側面ＳＹ及び金属めっき層２４ｂの側面ＳＸはソルダレジスト層３３から露出している。
配線基板１の上面側のパッドＰ１は、電子部品搭載用のパッドであり、金属ポスト２４上の接続用金属層２５に電子部品が接続される。
図１５（ａ）に示すように、接続用金属層２５の下に配置された金属ポスト２４の金属めっき層２４ｂは、接続用金属層２５のパターン端部から内側に後退して配置されている。
図１５（ｂ）の縮小部分平面図を加えて参照すると、金属ポスト２４及び接続用金属層２５は円形で形成され、金属ポスト２４の金属めっき層２４ｂの上端ＡＸの直径Ｘ２は、接続用金属層２５の直径Ｘ１よりも小さくなっている。
これにより、接続用金属層２５の周縁部が金属ポスト２４の上端ＡＸから外側に突き出る突出部２５ｘとなっている。突出部２５ｘは、図１５（ｂ）のように金属ポスト２４の周囲にドーナツ状に繋がって配置される。
また、金属ポスト２４の金属めっき層２４ｂの側面ＳＸは、接続用金属層２５の下端から内側に後退する凹状面になっている。金属めっき層２４ｂの上端ＡＸの直径Ｘ２は、金属めっき層２４ｂの中間部ＡＹの直径Ｘ３よりも大きくなっている。
金属めっき層２４ｂの下端ＡＺの直径Ｘ４は、上端ＡＸの直径Ｘ２及び中間部ＡＹの直径Ｘ３よりも大きくなっている。
また、金属ポスト２４のシード層２４ａの下端ＢＹは、シード層２４ａの上端ＢＸの位置よりも内側に後退した位置に配置されている。よって、金属ポスト２４のシード層２４ａの下端ＢＹの直径Ｙ２は、シード層２４ａの上端ＢＸの直径Ｙ１よりも小さくなっている。
図１５（ａ）の例では、側面ＳＸと側面ＳＹとが鋭角状に連結しているが、曲面状に連結してもよい。
このように、金属ポスト２４のシード層２４ａの側面ＳＹは、上端ＢＸから下端ＢＹに向けて直径が小さくなる逆テーパー形状で形成され、側面ＳＹに金属めっき層２４ｂの下端から内側に後退する食込部２４ｘが形成されている。シード層２４ａの食込部２４ｘは、金属めっき層２４ｂの外周の下に円状に繋がって配置される。
以上のように、金属ポスト２４の金属めっき層２４ｂの側面ＳＸが凹状面となり、シード層２４ａの側面ＳＹに食込部２４ｘが形成されている。金属ポスト２４の側面ＳＸは、ポストの軸方向に曲面状に凹んでいる。
このため、金属ポスト２４の側面がストレート形状の場合よりも側面の表面積が大きくなる。よって、後述するアンダーフィル樹脂との接触面積が大きくなるため、アンダーフィル樹脂と金属ポスト２４との密着力を強くすることができる。
また、接続用金属層２５の突出部２５ｘと、金属ポスト２４のシード層２４ａの食込部２４ｘとがアンダーフィル樹脂を固定する楔として機能する。このため、アンダーフィル樹脂が加熱処理時の熱収縮による変形によって金属ポスト２４から上方向にずれることが防止される。
次に、図１５の実施形態の配線基板１を使用して電子部品装置を構築する方法について説明する。
図１６に示すように、下面側に接続端子４２を備えた半導体チップ４０を用意する。半導体チップ４０が電子部品の一例である。
そして、図１４の配線基板１の金属ポスト２４上の接続用金属層２５に、半導体チップ４０の接続端子４２をはんだ４４によってフリップチップ接続する。
はんだ４４をリフロー加熱する際に、接続用金属層２５の金層２５ｃ及びパラジウム層２５ｂがはんだ４４内に流出して消失し、ニッケル層２５ａが残される。これにより、金属ポスト２４は、ニッケル層２５ａからなる接続用金属層２５及びはんだ４４を介して半導体チップ４０の接続端子４２に接続される。
さらに、半導体チップ４０と配線基板１との間の隙間にアンダーフィル樹脂４６を充填する。
アンダーフィル樹脂４６としては、シリカなどのフィラーを含む熱硬化型のエポキシ樹脂などが使用される。さらに、配線基板１の下面側のパッドＰ２にはんだボールを搭載するなどして外部接続端子Ｔを形成する。
以上により、実施形態の電子部品装置２が製造される。
特に図示しないが、実施形態の電子部品装置２の外部接続端子Ｔがマザーボードなどの実装基板の接続電極にはんだをリフロー加熱することにより接続される。錫（Ｓｎ）・銀（Ａｇ）・銅（Ｃｕ）はんだなどの鉛フリーはんだを使用する場合は、２３０℃〜２６０℃の温度でリフロー加熱が行われる。
図１７は図１６の電子部品装置２の配線基板１と半導体チップ４０との接続部を拡大した部分拡大断面図である。
図１７を参照しながら説明すると、配線基板１の金属ポスト２４とアンダーフィル樹脂４６との間で線熱膨張係数が異なる。
このため、電子部品装置２を実装基板に接続する際のリフロー加熱によりアンダーフィル樹脂４６が加熱処理されると、金属ポスト２４の側面ＳＸとアンダーフィル樹脂４６との界面に応力が集中する。これにより、アンダーフィル樹脂４６が熱収縮によって変形しようとする。
しかし、本実施形態では、前述したように、金属ポスト２４の金属めっき層２４ｂの側面ＳＸが凹状の曲面になっている。このため、金属ポスト２４の側面とアンダーフィル樹脂４６との接触面積が大きくなるため、金属ポスト２４とアンダーフィル樹脂４６との密着力を強くすることができる。
これにより、リフロー加熱時のアンダーフィル樹脂４６の熱収縮による変形によって、アンダーフィル樹脂４６が金属ポスト２４の側面から横方向にずれて隙間が生じることが防止される。
また、金属ポスト２４上の接続用金属層２５の周縁部が外側に突き出る突出部２５ｘになっている。さらに、金属ポスト２４のシード層２４ａの側面ＳＹに食込部２４ｘが形成されている。
図１７のＲで示す領域の垂直方向において、接続用金属層２５の突出部２５ｘとシード層２４ａの食込部２４ｘとがアンダーフィル樹脂４６の上方向へのずれを防止する楔として機能する。
これにより、リフロー加熱時のアンダーフィル樹脂４６の熱収縮による変形によって、アンダーフィル樹脂４６が金属ポスト２４の側面から上方向にずれることが防止される。また、アンダーフィル樹脂４６がソルダレジスト層３３から剥離することが防止される。
金属ポスト２４とアンダーフィル樹脂４６との間に隙間が生じないため、アンダーフィル樹脂４６の緩衝材としての機能や絶縁性能が確保され、十分な信頼性が得られる。
以上のように、リフロー加熱などの各種の加熱処置や実際に製品を使用する際に生じる熱によって電子部品装置が加熱されても、配線基板と電子部品との接続部の十分な信頼性を確保することができる。
１…配線基板、２…電子部品装置、１０…コア基板、２１，２２，２３…配線層、２４ａ，２７…シード層、２４ｂ…金属めっき層、２４ｘ…食込部、２５…接続用金属層、２５ａ…ニッケル層、２５ｂ…パラジウム層、２５ｃ…金層、２５ｘ…突出部、３１，３２…絶縁層、３３，３４…ソルダレジスト層、３３ａ，３４ａ，３６ａ…開口部、３６，３７…めっきレジスト層、４０…半導体チップ、４２…接続端子、４４…はんだ、４６…アンダーフィル樹脂、Ｐ１，Ｐ２…パッド、Ｓ１，Ｓ２…エッチング側面、ＳＸ，ＳＹ…側面、Ｔ…外部接続端子、ＴＣ…貫通導体。

Claims (10)

  1. パッドと、
    前記パッドの上に開口部が配置された絶縁層と、
    前記パッド上から前記絶縁層の上面に配置されたシード層と、前記シード層の上に配置された金属めっき層とから形成される金属ポストと、
    前記金属めっき層の上に形成された接続用金属層と
    を有し、
    前記金属めっき層の側面は前記接続用金属層の下端から内側に後退する凹状面となっており、
    前記シード層の側面に前記金属めっき層の下端から内側に後退する食込部が形成されていることを特徴とする配線基板。
  2. 前記金属めっき層の上端の直径は、前記接続用金属層の直径よりも小さく、
    前記金属めっき層の下端の直径は、前記金属めっき層の上端の直径よりも大きく、かつ、前記シード層の下端の直径は、前記シード層の上端の直径よりも小さいことを特徴とする請求項１に記載の配線基板。
  3. 前記金属めっき層の下端と前記シード層の上端は、同じ高さ位置に配置され、かつ、前記接続用金属層から内側に後退した位置に配置されていることを特徴とする請求項１又は２に記載の配線基板。
  4. 前記シード層は、前記パッドの上面と前記絶縁層の開口部の側壁に沿って形成され、前記絶縁層の開口部に前記金属めっき層が埋め込まれていることを特徴とする請求項１乃至３のいずれか一項に記載の配線基板。
  5. 前記接続用金属層は、下から順に、ニッケル層／パラジウム層／金属が積層されて形成され、
    前記シード層は無電解銅めっき層であり、
    前記金属めっき層は電解銅めっき層であることを特徴とする請求項１乃至４のいずれか一項に記載の配線基板。
  6. パッドと、
    前記パッドの上に開口部が配置された絶縁層と、
    前記パッド上から前記絶縁層の上面に配置されたシード層と、前記シード層の上に配置された金属めっき層とから形成される金属ポストと、
    前記金属めっき層の上に形成された接続用金属層と
    を有し、
    前記金属めっき層の側面は前記接続用金属層の下端から内側に後退する凹状面となっており、
    前記シード層の側面に前記金属めっき層の下端から内側に後退する食込部が形成されている配線基板と、
    前記配線基板の金属ポスト上の接続用金属層に接続された電子部品と、
    前記電子部品と前記配線基板との間に充填されたアンダーフィル樹脂と
    を有することを特徴とする電子部品装置。
  7. パッドを備えた配線部材を用意する工程と、
    前記配線部材の上に、前記パッド上に第１開口部が配置された絶縁層を形成する工程と、
    前記第１開口部の内面及び前記絶縁層の上面にシード層を形成する工程と、
    前記第１開口部の上に第２開口部が配置されたレジスト層を前記絶縁層の上に形成する工程と、
    前記第１開口部及び前記第２開口部の中の前記シード層の上に、電解めっきにより、金属めっき層と接続用金属層とを順に形成する工程と、
    前記レジスト層を除去する工程と、
    第１のウェットエッチングで、前記電解めっき層の側面と前記シード層とをエッチングすることにより、前記金属めっき層の側面を前記接続用金属層の下端から内側に後退する凹状面にする工程と、
    第２のウェットエッチングにより、前記シード層の側面に前記金属めっき層の下端から内側に後退する食込部を形成する工程と
    を有することを特徴とする配線基板の製造方法。
  8. 前記第１のウェットエッチングは、塩化第二銅水溶液、又はアルカリ水溶液を使用するスプレー式ウェットエッチング装置により行われ、
    前記第２のウェットエッチングは、硫酸・過酸化水素水混合液を使用するスプレー式ウェットエッチング装置により行われることを特徴とする請求項７に記載の配線基板の製造方法。
  9. 前記第１のウェットエッチングの工程において、
    前記金属めっき層の上端の直径は、前記接続用金属層の直径よりも小さく設定され、
    前記金属めっき層の下端の直径は、前記金属めっき層の上端の直径よりも大きく設定され、
    前記第２のウェットエッチングの工程において、
    前記シード層の下端の直径は、前記シード層の上端の直径よりも小さく設定されることを特徴とする請求項７又は８に記載の配線基板の製造方法。
  10. 前記シード層を形成する工程において、
    前記シード層は無電解銅めっき層から形成され、
    前記金属めっき層と接続用金属層とを形成する工程において、
    前記金属めっき層は電解銅めっき層から形成され、
    前記接続用金属層は、下から順に、ニッケル層／パラジウム層／金属が積層されて形成されることを特徴とする請求項７乃至９のいずれか一項に記載の配線基板の製造方法。
JP2018005651A 2018-01-17 2018-01-17 配線基板及びその製造方法と電子部品装置 Active JP7032148B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018005651A JP7032148B2 (ja) 2018-01-17 2018-01-17 配線基板及びその製造方法と電子部品装置
US16/243,199 US10643934B2 (en) 2018-01-17 2019-01-09 Wiring substrate and electronic component device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018005651A JP7032148B2 (ja) 2018-01-17 2018-01-17 配線基板及びその製造方法と電子部品装置

Publications (3)

Publication Number Publication Date
JP2019125709A true JP2019125709A (ja) 2019-07-25
JP2019125709A5 JP2019125709A5 (ja) 2020-12-24
JP7032148B2 JP7032148B2 (ja) 2022-03-08

Family

ID=67213032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018005651A Active JP7032148B2 (ja) 2018-01-17 2018-01-17 配線基板及びその製造方法と電子部品装置

Country Status (2)

Country Link
US (1) US10643934B2 (ja)
JP (1) JP7032148B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023026984A1 (ja) * 2021-08-26 2023-03-02 ローム株式会社 電子部品
US11997787B2 (en) 2021-01-13 2024-05-28 Shinko Electric Industries Co., Ltd. Wiring substrate and method of manufacturing wiring substrate

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7279624B2 (ja) 2019-11-27 2023-05-23 株式会社ソシオネクスト 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63153889A (ja) * 1986-12-17 1988-06-27 日立プラント建設株式会社 プリント基板のパタ−ン形成方法
JP2005175128A (ja) * 2003-12-10 2005-06-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2008135445A (ja) * 2006-11-27 2008-06-12 Shinko Electric Ind Co Ltd 配線構造及び配線層の形成方法
JP2013077726A (ja) * 2011-09-30 2013-04-25 Toppan Printing Co Ltd 半導体パッケージの製造方法
JP2014154800A (ja) * 2013-02-13 2014-08-25 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2014179362A (ja) * 2013-03-13 2014-09-25 Ps4 Luxco S A R L 半導体装置
JP2015162660A (ja) * 2014-02-28 2015-09-07 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
JP2017212271A (ja) * 2016-05-24 2017-11-30 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4769056B2 (ja) 2005-10-07 2011-09-07 日本特殊陶業株式会社 配線基板及びその製法方法
WO2009005462A1 (en) * 2007-07-05 2009-01-08 ÅAC Microtec AB Low resistance through-wafer via
JP2015076465A (ja) * 2013-10-08 2015-04-20 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
JP6375159B2 (ja) * 2014-07-07 2018-08-15 新光電気工業株式会社 配線基板、半導体パッケージ
US9564359B2 (en) * 2014-07-17 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
JP6510897B2 (ja) * 2015-06-09 2019-05-08 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63153889A (ja) * 1986-12-17 1988-06-27 日立プラント建設株式会社 プリント基板のパタ−ン形成方法
JP2005175128A (ja) * 2003-12-10 2005-06-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2008135445A (ja) * 2006-11-27 2008-06-12 Shinko Electric Ind Co Ltd 配線構造及び配線層の形成方法
JP2013077726A (ja) * 2011-09-30 2013-04-25 Toppan Printing Co Ltd 半導体パッケージの製造方法
JP2014154800A (ja) * 2013-02-13 2014-08-25 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2014179362A (ja) * 2013-03-13 2014-09-25 Ps4 Luxco S A R L 半導体装置
JP2015162660A (ja) * 2014-02-28 2015-09-07 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
JP2017212271A (ja) * 2016-05-24 2017-11-30 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11997787B2 (en) 2021-01-13 2024-05-28 Shinko Electric Industries Co., Ltd. Wiring substrate and method of manufacturing wiring substrate
WO2023026984A1 (ja) * 2021-08-26 2023-03-02 ローム株式会社 電子部品

Also Published As

Publication number Publication date
US20190221508A1 (en) 2019-07-18
JP7032148B2 (ja) 2022-03-08
US10643934B2 (en) 2020-05-05

Similar Documents

Publication Publication Date Title
JP5693977B2 (ja) 配線基板及びその製造方法
JP5101169B2 (ja) 配線基板とその製造方法
KR102331611B1 (ko) 전자 부품 장치 및 그 제조 방법
US10892216B2 (en) Wiring substrate and semiconductor device
JP4980295B2 (ja) 配線基板の製造方法、及び半導体装置の製造方法
JP5580374B2 (ja) 配線基板及びその製造方法
JP2010141204A (ja) 配線基板及びその製造方法
JP2010067887A (ja) 配線基板及びその製造方法
JP6453625B2 (ja) 配線基板及びその製造方法と電子部品装置
US9334576B2 (en) Wiring substrate and method of manufacturing wiring substrate
US9711476B2 (en) Wiring board and electronic component device
JP2017163027A (ja) 配線基板、半導体装置及び配線基板の製造方法
US10129980B2 (en) Circuit board and electronic component device
JP7032148B2 (ja) 配線基板及びその製造方法と電子部品装置
JP2015165533A (ja) 配線基板及びその製造方法と半導体装置
TWI553787B (zh) Ic載板、具有該ic載板的半導體器件及其製造方法
JP2015179730A (ja) 配線基板及びその製造方法と半導体装置
JP6434328B2 (ja) 配線基板及び電子部品装置とそれらの製造方法
JP6715618B2 (ja) プリント配線板
JP6220799B2 (ja) 配線基板及びその製造方法
JP2010067888A (ja) 配線基板及びその製造方法
TWI495405B (zh) 配線基板及其製造方法
JP5315447B2 (ja) 配線基板及びその製造方法
US11749596B2 (en) Wiring substrate
JP4419656B2 (ja) 半導体装置用基板及びその製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201111

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220224

R150 Certificate of patent or registration of utility model

Ref document number: 7032148

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150