JP2000049181A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Abstract
電極を備えた半導体装置を得ることを目的とする。 【解決手段】 半導体基板10上に複数個形成された電
極11と、電極11の周辺端部上に延在するように形成
された絶縁膜13と、電極11上部に形成された各めっ
き膜15、16と、各めっき膜15、16上に形成され
た突起電極17とを備えた半導体装置において、各めっ
き膜15、16の電極11と接する側が無電解めっき膜
15にて形成され、電極11と無電解めっき膜15との
間に活性化層14を備えたものである。
Description
極上に、信頼性に優れた突起電極を形成することができ
る半導体装置および半導体装置の製造方法に関するもの
である。
極上に形成されるバンプと称されている突起電極の形成
方法を図8および図9に示す。まず、半導体基板1上に
形成されたアルミ電極2を覆うようにパッシベーション
膜3を形成して、その一部をエッチングし、アルミ電極
2の上面を露出させる(図8(a))。次に、半導体基
板1の上面を覆うようにスパッタリング等を用いて、T
iW/Au層にて成る下地金属膜4を形成する(図8
(b))。
ジスト膜5を積層する(図8(c))。次に、レジスト
膜5のアルミ電極2と対応する位置に開口部6を形成す
る(図8(d))。次に、下地金属膜4を陰極として電
解メッキを行い、開口部6にて露出された下地金属膜4
上に電解金メッキにてなるバンプ7を形成する(図9
(a))。次に、レジスト膜5を除去する(図9
(b))。次に、バンプ7をマスクとして、露出してい
る下地金属膜4を除去して半導体装置を形成する(図9
(c))。
を示す断面図である。まず、上記従来の場合と同様に、
半導体基板1上に形成されたアルミ電極2を覆うように
パッシベーション膜3を形成して、その一部をエッチン
グし、アルミ電極2の上面を露出させる(図10
(a))。
の表面のみにZnを付着させる。次に、アルミ電極2上
にこの付着されたZnと例えばNiとを置換させる無電
解メッキを行い、Ni/Au無電解めっき膜にてなる下
地金属膜8を形成する(図10(b))。次に、下地金
属膜8上に半田ボールを搭載しリフローすることにより
バンプ9を形成する(図10(c))。
記のように構成され、バンプ7をメッキにて形成し、ま
た、下地金属膜4をスパッタリングにて形成していたの
で時間および設備費用がかかるという問題点があった。
うな問題は生じないものの、アルミ電極2の表面のみに
ジンケート処理が施されるため、アルミ電極2の大きさ
に応じて電位差が生じ、下地金属膜8の厚みにばらつき
が生じ信頼性が低下するという問題点があった。
いられる亜鉛置換液は強アルカリ液であるため、アルミ
電極2の表面が腐食されてしまい信頼性が低下するとい
う問題点があった。
っき膜にて形成しているため、Niが上層のAu層に拡
散し、Au表面にNi酸化膜が形成され、リフロー等に
よる接合において、下地金属膜8とバンプ9との濡れ性
が悪くなり、下地金属膜8とバンプ9との接合性が低下
し、信頼性が低下するという問題点があった。
ためなされたもので、信頼性に優れた突起電極を有する
半導体装置および半導体装置の製造方法を提供すること
を目的とする。
の半導体装置は、半導体基板上に複数個形成された電極
と、電極の周辺端部上に延在するように形成された絶縁
膜と、電極上部に形成されためっき膜と、めっき膜上に
形成された突起電極とを備えた半導体装置において、め
っき膜の電極と接する側が無電解めっき膜にて形成さ
れ、電極と無電解めっき膜との間に活性化層を備えたも
のである。
置は、請求項1において、活性化層が、パラジウム活性
化層にて形成されているものである。
置は、半導体基板上に複数個形成された電極と、電極の
周辺端部上に延在するように形成された絶縁膜と、電極
上部に形成された下地金属膜と、下地金属膜上に形成さ
れた突起電極とを備えた半導体装置において、下地金属
膜の電極と接する側がスパッタ膜にて形成され、突起電
極と接する側がめっき膜にて形成されているものであ
る。
置は、請求項1ないし請求項3のいずれかにおいて、め
っき膜は、突起電極と接する側が、無電解めっき膜側か
らニッケル膜、パラジウム膜および金膜が順次積層して
成る膜にて形成されているものである。
置は、請求項1ないし請求項4のいずれかにおいて、電
極のめっき膜側に、導電性を有し、電極の表面の酸化を
防止する防御膜を備えたものである。
置の製造方法は、複数の電極の形成された半導体基板上
の、電極の周辺端部上に延在するように絶縁膜を形成
し、電極および絶縁膜上部に活性化層を形成し、電極お
よび絶縁膜上部に第1の無電解めっき膜を形成し、第1
の無電解めっき膜上面に、電極と対応する箇所に開口部
を有するレジスト膜を形成し、レジスト膜をマスクとし
て、開口部にて露出された第1の無電解めっき膜上面に
第2の無電解めっき膜を形成し、レジスト膜を除去し、
第2の無電解めっき膜をマスクとして第1の無電解めっ
き膜をパターニングし、第2の無電解めっき膜上に突起
電極を形成するものである。
置の製造方法は、複数の電極の形成された半導体基板上
の、電極の周辺端部上に延在するように絶縁膜を形成
し、電極および絶縁膜上部に活性化層を形成し、電極お
よび絶縁膜上部に無電解めっき膜を形成し、無電解めっ
き膜上面に、電極と対応する箇所に開口部を形成するレ
ジスト膜を形成し、レジスト膜をマスクとして開口部に
て露出された無電解めっき膜上面に、無電解めっき膜を
陰極として電解めっき膜を形成し、レジスト膜を除去
し、電解めっき膜をマスクとして無電解めっき膜をパタ
ーニングし、電解めっき膜上に突起電極を形成するもの
である。
置の製造方法は、複数の電極の形成された半導体基板上
の、電極の周辺端部上に延在するように絶縁膜を形成
し、電極および絶縁膜上部にスパッタ膜を形成し、スパ
ッタ膜上面に、電極と対応する箇所に開口部を有するレ
ジスト膜を形成し、レジスト膜をマスクとして、開口部
にて露出されたスパッタ膜上面にめっき膜を形成し、レ
ジスト膜を除去し、めっき膜をマスクとしてスパッタ膜
をパターニングし、めっき膜上に突起電極を形成するも
のである。
実施の形態について説明する。図1はこの発明の実施の
形態1の半導体装置の構成を示す断面図、図2および図
3は図1に示した半導体装置の製造方法を示す断面図で
ある。図において、10は半導体基板で、例えばシリコ
ン基板にてなる。11は半導体基板10上に複数形成さ
れた電極(図面では便宜上1つの電極のみを示す)で、
例えばアルミ電極にてなる。
有し、電極11の表面の酸化を防止する防御膜で、例え
ば反射防止膜として用いられているTiN膜にてなる。
13は電極11および防御膜12の周辺端部上に延在す
るように形成された絶縁膜、14は電極11の上部に相
当する、電極11および絶縁膜13上に形成された活性
化層で、例えばパラジウム活性化層にてなる。
無電解めっき膜としての無電解めっき膜で、例えば無電
解銅めっき膜にて形成されている。16は無電解めっき
膜15上に形成された第2の無電解めっき膜としてのN
i/Pd/Au無電解めっき膜、17はこのNi/Pd
/Au無電解めっき膜16上に形成された突起電極であ
る。
1の半導体装置の製造方法において、図2および図3を
交えて説明する。まず、半導体基板10上に導電膜の例
えばアルミ膜を積層し、その上部に反射防止膜の例えば
TiN膜を積層してパターニングし、半導体基板10上
に電極11を形成する。そして、従来まで除去していた
電極11上の反射防止膜をそのまま残存させ、電極11
の防御膜12として利用する。
層し、電極11の上部に位置する絶縁膜の一部をエッチ
ングし、電極11および防御膜12の周辺端部上に延在
する絶縁膜13を形成する(図2(a))。次に、半導
体基板11上全面を酸洗浄する。次に、半導体基板10
を例えば塩化パラジウム水溶液に浸漬させ、電極11す
なわち防御膜12および絶縁膜13の上面を活性化さ
せ、パラジウム活性化層にてなる活性化層14を形成す
る(図2(b))。
板10のサイズや、塩化パラジウム水溶液の濃度によっ
て時間にて制御することができ、目安としては100オン
ク゛ストローム程度の厚みにて形成することが考えられる。ま
た、活性化の程度は、上記示した100オンク゛ストローム程度
とパラジウムが析出しない程度にてとどめておく。これ
は過剰に活性化層14を形成しても、パラジウムの消費
量が多くなり無駄となるためである。
っき液にてめっきを行い活性化層14上に無電解銅めっ
き膜にてなる無電解めっき膜15を形成する(図2
(c))。次に、半導体基板10上全面にレジスト膜1
8を形成する(図2(d))。次に、電極11と対応す
る箇所に開口部19を形成する(図3(a))。次に、
半導体基板10を例えば希硫酸に浸漬して洗浄を行う。
口部19にて露出された無電解めっき膜15上面に、無
電解Niめっき処理、無電解Pdめっき処理、無電解A
uめっき処理を順次行い、Ni/Pd/Au無電解めっ
き膜16を形成する(図3(b))。
体基板10上全面に形成されているため、従来のように
電極11の電位の影響を受けることがなくなる。よっ
て、厚みのばらつきが抑制されたNi/Pd/Au無電
解めっき膜16を形成することができる。次に、レジス
ト膜18を除去する(図3(c))。
6をマスクとして、例えば希硝酸に浸漬し、無電解めっ
き膜15をパターニングする(図3(d))。次に、N
i/Pd/Au無電解めっき膜16の上面に、半田ボー
ルを搭載し、リフロー等を行い半田バンプにてなる突起
電極17を形成する(図1)。
導体装置によれば、Ni/Pd/Au無電解めっき膜1
6が、Ni/Pd/Auが順に積層されて形成されてい
るため、NiがAuに拡散するのをPdが防止し、Ni
/Pd/Au無電解めっき膜16上にNi酸化膜が形成
されることがない。よって、リフロー時におけるNi/
Pd/Au無電解めっき膜16の上部のAuと突起電極
17との濡れ性がよく、接合力に優れた突起電極17を
得ることができる。
0上の全面に形成した後、Ni/Pd/Au無電解めっ
き膜16を形成するようにしたので、電極11の電位差
の影響を受けることがなく、Ni/Pd/Au無電解め
っき膜16の膜厚のばらつきを抑制することができる。
し、リフロー等を行う半田バンプにて形成することがで
きるため、容易かつ短時間に形成することが可能とな
り、また、無電解めっき膜15およびNi/Pd/Au
無電解めっき膜16をめっきにより形成することができ
るため、容易に形成することができる。
せるようにしたので、電極11の表面が酸化されるのを
防止することができる。
リフリーの無電解めっき液にて行うようにしたので、こ
の工程におけるアルカリによる電極11の腐食がなくな
る。
施の形態2の半導体装置の構成を示す断面図、図5は図
4に示した半導体装置の製造方法を示す断面図である。
図において、上記実施の形態1と同様の部分は同一符号
を付して説明を省略する。20は無電解めっき膜15上
に形成されたNi/Pd/Au電解めっき膜である。
2の半導体装置の製造方法を図5を交えて説明する。ま
ず、上記実施の形態1と同様の工程を経て、無電解めっ
き膜15を形成し、レジスト膜18に開口部19を形成
する。次に、レジスト膜18をマスクとして、開口部1
9にて露出された無電解めっき膜15上面に、無電解め
っき膜15を陰極として、電解Niめっき処理、電解P
dめっき処理、電解Auめっき処理を順次行い、Ni/
Pd/Au電解めっき膜20を形成する(図5
(a))。
体基板10上全面に形成されているため、電解めっきに
よる電気的な制御のみにて厚みをコントロールできるた
め、均一な厚みのNi/Pd/Au電解めっき膜20を
形成することができる。次に、レジスト膜18を除去す
る(図5(b))。
をマスクとして、例えば希硝酸に浸漬し、無電解めっき
膜15をパターニングする(図5(c))。次に、Ni
/Pd/Au電解めっき膜20の上面に、半田ボールを
搭載し、リフロー等を行い半田バンプにてなる突起電極
17を形成する(図4)。
導体装置によれば、上記実施の形態1と同様の効果を奏
するにはもちろんのこと、Ni/Pd/Au電解めっき
膜20を電解めっきにて行うようにしたので、厚みの制
御を行い易くすることができる。
の実施の形態3の半導体装置の製造方法を示した断面図
である。図において、上記各実施の形態と同様の部分は
同一符号を付して説明を省略する。図に基づいて、実施
の形態3の半導体装置の製造方法について説明する。ま
ず、上記各実施の形態と同様に、半導体基板10上に電
極11および絶縁膜13を形成する(図6(a))。次
に、半導体基板10上全面に例えばスパッタリングを用
いてスパッタ膜23を形成する(図6(b))。
24を形成する(図6(c))。次に、電極11と対応
する箇所に開口部25を形成する(図6(d))。次
に、レジスト膜24をマスクとして、開口部25にて露
出されたスパッタ膜23上面に、スパッタ膜23を陰極
として、電解Niめっき処理、電解Pdめっき処理、電
解Auめっき処理を順次行い、Ni/Pd/Au電解め
っき膜26を形成する(図7(a))。
板10上全面に形成されているため、電解めっきによる
電気的な制御のみにて厚みをコントロールできるため、
均一一な厚みのNi/Pd/Au電解めっき膜26を形
成することができる。次に、レジスト膜24を除去する
(図7(b))。
をマスクとして、スパッタ膜23をパターニングし、ス
パッタ膜23およびNi/Pd/Au電解めっき膜26
からなる下地金属膜27を形成する(図7(c))。次
に、Ni/Pd/Au電解めっき膜26の上面に、半田
ボールを搭載し、リフロー等を行い半田バンプにてなる
突起電極28を形成する(図7(d))。
導体装置によれば、Ni/Pd/Au電解めっき膜26
上に、突起電極28を半田バンプにて形成することがで
きるため、従来の図10にて示したように突起電極28
をめっきにて形成する場合と比較し、容易にかつ短時間
にて形成することができる。
が、Ni/Pd/Auが順に積層されて形成されている
ため、NiがAuに拡散するのをPdが防止し、Ni/
Pd/Au電解めっき膜26上にNi酸化膜を形成する
ことがない。よって、リフロー時におけるNi/Pd/
Au電解めっき膜26の上面のAuと突起電極22との
濡れ性がよく、接合力に優れた突起電極22を得ること
ができる。
れば、半導体基板上に複数個形成された電極と、電極の
周辺端部上に延在するように形成された絶縁膜と、電極
上部に形成されためっき膜と、めっき膜上に形成された
突起電極とを備えた半導体装置において、めっき膜の電
極と接する側が無電解めっき膜にて形成され、電極と無
電解めっき膜との間に活性化層を備えたので、活性化層
を下層に備えることにより無電解めっき膜を容易に形成
することができる半導体装置を提供することが可能とな
る。
項1において、活性化層が、パラジウム活性化層にて形
成されているので、確実に活性化層を形成することがで
きる半導体装置を提供することが可能となる。
体基板上に複数個形成された電極と、電極の周辺端部上
に延在するように形成された絶縁膜と、電極上部に形成
された下地金属膜と、下地金属膜上に形成された突起電
極とを備えた半導体装置において、下地金属膜の電極と
接する側がスパッタ膜にて形成され、突起電極と接する
側がめっき膜にて形成されているので、めっき膜を下層
に備えることにより突起電極を容易に形成することがで
きる半導体装置を提供することが可能となる。
項1ないし請求項3のいずれかにおいて、めっき膜は、
突起電極と接する側が、無電解めっき膜側からニッケル
膜、パラジウム膜および金膜が順次積層して成る膜にて
形成されているので、突起電極の接合力に優れた半導体
装置を提供することが可能となる。
項1ないし請求項4のいずれかにおいて、電極のめっき
膜側に、導電性を有し、電極の表面の酸化を防止する防
御膜を備えたので、電極の劣化を防止することができる
半導体装置を提供することが可能となる。
の電極の形成された半導体基板上の、電極の周辺端部上
に延在するように絶縁膜を形成し、電極および絶縁膜上
部に活性化層を形成し、電極および絶縁膜上部に第1の
無電解めっき膜を形成し、第1の無電解めっき膜上面
に、電極と対応する箇所に開口部を有するレジスト膜を
形成し、レジスト膜をマスクとして、開口部にて露出し
第1の無電解めっき膜上面に第2の無電解めっき膜を形
成し、レジスト膜を除去し、第2の無電解めっき膜をマ
スクとして第1の無電解めっき膜をパターニングし、第
2の無電解めっき膜上に突起電極を形成するので、第2
の無電解めっき膜の膜厚のばらつきを抑制することがで
きる半導体装置の製造方法を提供することが可能とな
る。
の電極の形成された半導体基板上の、電極の周辺端部上
に延在するように絶縁膜を形成し、電極および絶縁膜上
部に活性化層を形成し、電極および絶縁膜上部に無電解
めっき膜を形成し、無電解めっき膜上面に、電極と対応
する箇所に開口部を形成するレジスト膜を形成し、レジ
スト膜をマスクとして開口部にて露出された無電解めっ
き膜上面に、無電解めっき膜を陰極として電解めっき膜
を形成し、レジスト膜を除去し、電解めっき膜をマスク
として無電解めっき膜をパターニングし、電解めっき膜
上に突起電極を形成するので、電解めっき膜の膜厚を均
一に形成することができる半導体装置の製造方法を提供
することが可能となる。
の電極の形成された半導体基板上の、電極の周辺端部上
に延在するように絶縁膜を形成し、電極および絶縁膜上
部にスパッタ膜を形成し、スパッタ膜上面に、電極と対
応する箇所に開口部を有するレジスト膜を形成し、レジ
スト膜をマスクとして、開口部にて露出しスパッタ膜上
面にめっき膜を形成し、レジスト膜を除去し、めっき膜
をマスクとしてスパッタ膜をパターニングし、めっき膜
上に突起電極を形成するので、電解めっき膜の膜厚を均
一に形成することができ、かつ突起電極を容易に形成す
ることができる半導体装置の製造方法を提供することが
可能となる。
構成を示す断面図である。
面図である。
面図である。
構成を示す断面図である。
面図である。
製造方法を示す断面図である。
製造方法を示す断面図である。
ある。
ある。
である。
絶縁膜、14 活性化層、15 無電解めっき膜、16
Ni/Pd/Au無電解めっき膜、17,28 突起
電極、18,24 レジスト膜、19,25 開口部、
20,26 Ni/Pd/Au電解めっき膜、23 ス
パッタ膜、27 下地金属膜。
Claims (8)
- 【請求項1】 半導体基板上に複数個形成された電極
と、上記電極の周辺端部上に延在するように形成された
絶縁膜と、上記電極上部に形成されためっき膜と、上記
めっき膜上に形成された突起電極とを備えた半導体装置
において、上記めっき膜の上記電極と接する側が無電解
めっき膜にて形成され、上記電極と上記無電解めっき膜
との間に活性化層を備えたことを特徴とする半導体装
置。 - 【請求項2】 活性化層が、パラジウム活性化層にて形
成されていることを特徴とする請求項1に記載の半導体
装置。 - 【請求項3】 半導体基板上に複数個形成された電極
と、上記電極の周辺端部上に延在するように形成された
絶縁膜と、上記電極上部に形成された下地金属膜と、上
記下地金属膜上に形成された突起電極とを備えた半導体
装置において、上記下地金属膜の上記電極と接する側が
スパッタ膜にて形成され、上記突起電極と接する側がめ
っき膜にて形成されていることを特徴とする半導体装
置。 - 【請求項4】 めっき膜は、突起電極と接する側が、無
電解めっき膜側からニッケル膜、パラジウム膜および金
膜が順次積層して成る膜にて形成されていることを特徴
とする請求項1ないし請求項3のいずれかに記載の半導
体装置。 - 【請求項5】 電極のめっき膜側に、導電性を有し、上
記電極の表面の酸化を防止する防御膜を備えたことを特
徴とする請求項1ないし請求項4のいずれかに記載の半
導体装置。 - 【請求項6】 複数の電極の形成された半導体基板上
の、上記電極の周辺端部上に延在するように絶縁膜を形
成する工程と、上記電極および上記絶縁膜上部に活性化
層を形成する工程と、上記電極および上記絶縁膜上部に
第1の無電解めっき膜を形成する工程と、上記第1の無
電解めっき膜上面に、上記電極と対応する箇所に開口部
を有するレジスト膜を形成する工程と、上記レジスト膜
をマスクとして、上記開口部にて露出された上記第1の
無電解めっき膜上面に第2の無電解めっき膜を形成する
工程と、上記レジスト膜を除去する工程と、上記第2の
無電解めっき膜をマスクとして上記第1の無電解めっき
膜をパターニングする工程と、上記第2の無電解めっき
膜上に突起電極を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項7】 複数の電極の形成された半導体基板上
の、上記電極の周辺端部上に延在するように絶縁膜を形
成する工程と、上記電極および上記絶縁膜上部に活性化
層を形成する工程と、上記電極および上記絶縁膜上部に
無電解めっき膜を形成する工程と、上記無電解めっき膜
上面に、上記電極と対応する箇所に開口部を形成するレ
ジスト膜を形成する工程と、上記レジスト膜をマスクと
して上記開口部にて露出された上記無電解めっき膜上面
に、上記無電解めっき膜を陰極として電解めっき膜を形
成する工程と、上記レジスト膜を除去する工程と、上記
電解めっき膜をマスクとして上記無電解めっき膜をパタ
ーニングする工程と、上記電解めっき膜上に突起電極を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項8】 複数の電極の形成された半導体基板上
の、上記電極の周辺端部上に延在するように絶縁膜を形
成する工程と、上記電極および上記絶縁膜上部にスパッ
タ膜を形成する工程と、上記スパッタ膜上面に、上記電
極と対応する箇所に開口部を有するレジスト膜を形成す
る工程と、上記レジスト膜をマスクとして、上記開口部
にて露出された上記スパッタ膜上面にめっき膜を形成す
る工程と、上記レジスト膜を除去する工程と、上記めっ
き膜をマスクとして上記スパッタ膜をパターニングする
工程と、上記めっき膜上に突起電極を形成する工程とを
備えたたことを特徴とする半導体装置の製造方法。
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---|---|---|---|
JP10214232A JP2000049181A (ja) | 1998-07-29 | 1998-07-29 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10214232A JP2000049181A (ja) | 1998-07-29 | 1998-07-29 | 半導体装置および半導体装置の製造方法 |
Publications (2)
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ID=16652385
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JP10214232A Pending JP2000049181A (ja) | 1998-07-29 | 1998-07-29 | 半導体装置および半導体装置の製造方法 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358164A (ja) * | 2000-06-13 | 2001-12-26 | Ne Chemcat Corp | 無電解多層めっき皮膜が形成された電極及びその製造方法 |
JP2003037128A (ja) * | 2001-07-25 | 2003-02-07 | Seiko Instruments Inc | 半田バンプ電極の製造方法 |
JP2009117464A (ja) * | 2007-11-02 | 2009-05-28 | Kyocera Corp | 半導体素子及び該半導体素子の実装構造体 |
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1998
- 1998-07-29 JP JP10214232A patent/JP2000049181A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358164A (ja) * | 2000-06-13 | 2001-12-26 | Ne Chemcat Corp | 無電解多層めっき皮膜が形成された電極及びその製造方法 |
JP2003037128A (ja) * | 2001-07-25 | 2003-02-07 | Seiko Instruments Inc | 半田バンプ電極の製造方法 |
JP4688362B2 (ja) * | 2001-07-25 | 2011-05-25 | セイコーインスツル株式会社 | 半田バンプ電極およびその製造方法 |
JP2009117464A (ja) * | 2007-11-02 | 2009-05-28 | Kyocera Corp | 半導体素子及び該半導体素子の実装構造体 |
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