JPH1032208A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH1032208A
JPH1032208A JP8187470A JP18747096A JPH1032208A JP H1032208 A JPH1032208 A JP H1032208A JP 8187470 A JP8187470 A JP 8187470A JP 18747096 A JP18747096 A JP 18747096A JP H1032208 A JPH1032208 A JP H1032208A
Authority
JP
Japan
Prior art keywords
metal layer
resist
solder
layer
pad electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8187470A
Other languages
English (en)
Other versions
JP3413020B2 (ja
Inventor
Masahiro Miyata
雅弘 宮田
Hirokazu Ezawa
弘和 江澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP18747096A priority Critical patent/JP3413020B2/ja
Priority to US08/895,104 priority patent/US5885891A/en
Publication of JPH1032208A publication Critical patent/JPH1032208A/ja
Application granted granted Critical
Publication of JP3413020B2 publication Critical patent/JP3413020B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3473—Plating of solder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/054—Continuous temporary metal layer over resist, e.g. for selective electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 レジストが付いた半導体装置を電界鍍金する
ため、鍍金浴がレジストにより汚染される。また、半田
バンプを形成した後に、強い酸化力を有するエッチング
液でバリアメタル等をエッチングするため、半田バンプ
にダメージが入る。 【解決手段】 Ｎｉ層７ｂを選択的にエッチングし、露
出された密着層Ｔｉ上に酸化膜８を形成する。その後、
レジストを除去し、半田電界鍍金処理によりＮｉ層７ｂ
上に選択的に半田６を析出させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半田バンプ電極の製造方法に係わる。
【０００２】
【従来の技術】図７は、従来の半導体装置の半導体バン
プ電極形成方法を示す。まず、半導体基板３上の絶縁膜
１２上に例えばアルミニウムよりなるパッド電極１を設
ける。その後、全面に絶縁保護膜２を堆積し、パッド電
極１上の絶縁保護膜２を選択的に除去して、パッド電極
１上に開口を設ける。
【０００３】続いて、全面にスパッタ法により金属層４
を連続的に成膜する。金属層４は、半田鍍金時に電流供
給層として働き、半田鍍金後はバリア層として働く。金
属層４は一般的に３層の積層膜からなる。最下層の金属
層４ａは、例えばＴｉよりなり、パッド電極１上に設け
られパッド電極１のアルミニウム層との密着層として働
く。２層目の金属層４ｂは、例えばＮｉあるいはＣｕよ
りなり、バリア層としての役目を果たす。３層目の金属
層４ｃは、例えばＰｄやＰｔなどの貴金属よりなり、そ
の上に設けられる半田との密着層や酸化防止膜としての
役目を果たす。図７（ａ）は、この段階における半導体
装置の断面を示す。
【０００４】次に、全面にレジスト５を塗布し、通常の
フォトリソグラフィ技術を用いて、パッド電極１上に開
口が設けられるようにレジスト５をパターニングする。
図７（ｂ）は、この段階における半導体装置の断面を示
す。
【０００５】その後、半田電界鍍金処理を行い、パッド
電極１上に半田バンプ６を形成する。図７（ｃ）は、こ
の段階における半導体装置の断面を示す。半田バンプを
形成した後、レジスト５を剥離し、半田バンプ６をマス
クとして、金属層４をエッチングする。図７（ｄ）は、
この段階における半導体装置の断面を示す。このように
して、半田バンプ電極を有する半導体装置が作成され
る。
【０００６】
【発明が解決しようとする課題】従来の製造方法では、
電界鍍金法を用いて半田バンプを形成する際、レジスト
５が付いた半導体装置を鍍金浴に浸すことになる。鍍金
浴は、通常、強酸浴であるため、電界鍍金中にレジスト
５が有機系不純物として鍍金浴中に溶出し、鍍金浴の組
成バランスが崩れてしまう。鍍金技術において鍍金液の
管理が最も重要であるが、従来の製造方法では有機系不
純物が鍍金浴に混入するため鍍金液の管理が非常に困難
になる。
【０００７】また、上述のように、一般に３層目の金属
層４ｃにＰｄ、Ｐｔ等の貴金属が用いられ、２層目の金
属層４ｂにＮｉ、Ｃｕ等が使用される。このため、半田
バンプ６を形成した後に金属層４をエッチングする際、
Ｐｄ，Ｐｔ，Ａｕ，Ｎｉ，Ｃｕ等をドライエッチングで
加工することは困難であるため、酸化力のあるエッチン
グ液を用いてウェット方式のエッチングが行われてい
る。しかし、半田の主成分であるＰｂやＳｎは共に酸化
力のあるエッチング液に対して浸食されやすいため、金
属層４のエッチングの際、半田バンプ６にもダメージが
入ってしまい、製造歩留まりや信頼性が低下してしま
う。
【０００８】本発明は、上記課題に鑑みてなされたもの
で、半田鍍金浴に有機系不純物が混入しないように、ま
た金属層のエッチング時に半田バンプにダメージが入ら
ないようにして、半田鍍金浴の寿命を長くし、かつ半田
バンプ電極の歩留まりや信頼性を向上させることを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決するため、半導体基板上に設けられたパッド電極上
に、パッド電極との密着層である第１の金属層と、バリ
ア層であり半田との密着層である第２の金属層を順次形
成する工程と、第２の金属層上にレジストを塗布し、パ
ッド電極上にレジストが残存するようにパターニングを
行い、レジストをマスクとして第２の金属層を酸化力の
強いエッチング液によりエッチングし、前記第１の金属
層の露出された表面に酸化膜を形成する工程と、レジス
トを除去する工程と、半田電界鍍金処理により第２の金
属層上に選択的に半田を析出させる工程と、半田をマス
クとして第１の金属層をエッチングする工程とを具備す
る。また、望ましくは、前記レジストを除去する工程に
おいて、酸素プラズマによりレジストを除去する。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１及び図２は、本発明の第１の
実施例を示す。まず、例えば半導体基板３上の絶縁膜１
２上に例えばアルミニウムよりなるパッド電極１を設け
る。その後、全面に絶縁保護膜２を堆積し、パッド電極
１上の絶縁保護膜２を選択的にエッチングし、パッド電
極１上に開口を設ける。
【００１１】続いて、全面にスパッタ法により例えば１
００ｎｍの膜厚のＴｉ膜７ａと例えば３００ｎｍの膜厚
のＮｉ膜７ｂを連続して堆積する。図２（ａ）は、この
段階における半導体装置の断面を示す。
【００１２】次に、Ｎｉ膜７ｂ上にレジスト５を塗布
し、フォトリソグラフィ技術を用いて、パッド電極１上
以外のレジスト５を除去する。図２（ｂ）は、この段階
における半導体装置の断面を示す。
【００１３】続いて、レジスト５をマスクとして、ＨＣ
ｌとＨＮＯ3 の比率が１対３に近い逆王水系のエッチン
グ液あるいは王水系のエッチング液を用いてＮｉ層７ｂ
をエッチングする。尚、実際のエッチング液は酢酸によ
って希釈されている。このエッチングの際、Ｔｉ膜７ａ
の表面は酸化され、Ｔｉの自然酸化膜８が形成される。
図２（ｃ）はこの段階における半導体装置の断面を示
す。
【００１４】その後、レジスト５を除去する。図２
（ｄ）は、この段階における半導体装置の断面を示す。
続いて、Ｔｉ層７ａを陰極にして電界鍍金を行う。前述
のように、Ｔｉ膜７ａの表面は酸化膜８により被覆され
ているので、電界鍍金の際に半田は成膜されない。よっ
て、Ｎｉ層７ｂ上すなわちパッド電極１上にのみ選択的
に半田６が成膜される。図１（ａ）は、この段階におけ
る半導体装置の断面を示す。
【００１５】次いで、半田バンプ６をマスクとして、Ｔ
ｉ層７ａをウェットエッチングする。ウェットエッチン
グ液は、例えばＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2 Ｏの混合液
である。図１（ｂ）は、この段階における半導体装置の
断面を示す。この段階では、鍍金成膜された半田バンプ
６はマッシュルーム形状をしている。
【００１６】その後、半田リフロー処理を施す。その結
果、図１（ｃ）に示すように、半田バンプ６は球状にな
る。このように、本実施例では、レジストが付着してい
ない半導体装置に電界鍍金処理が施されるため、鍍金浴
がレジストにより汚染されることはない。また、半田バ
ンプを形成した後はＮＨ4 ＯＨ、Ｈ2 Ｏ2 等によるウェ
ットエッチングがなされるだけであるので、半田の主成
分であるＰｂやＳｎが酸化力のあるエッチング液により
浸食されることがなくなり、金属層のエッチングの際に
半田バンプに加えられるダメージを大幅に低減すること
ができる。
【００１７】図３は、本発明の第２の実施例を示す。以
下、第１の実施例と同一の構成要素には同一の符号を付
し、説明を省略する。まず、第１の実施例と同様に、半
導体基板３上の絶縁膜１２上にパッド電極１を形成し、
絶縁保護膜２を堆積し、パッド電極上１に開口を形成す
る。
【００１８】その後、バッド電極上にＴｉ層７ａ、Ｎｉ
層７ｂを形成する。次に、Ｎｉ層７ｂ上にレジスト５を
塗布し、リソグラフィ技術を用いてパッド電極１上以外
のレジスト５を除去する。図３（ａ）は、この段階にお
ける半導体装置の断面を示す。
【００１９】その後、レジスト５をマスクとして、ＨＣ
ｌとＨＮＯ3 の比率が１対３に近い逆王水系のエッチン
グ液あるいは王水系のエッチング液を用いてＮｉ層７ｂ
をエッチングする。このエッチングの際、Ｔｉ膜７ａの
表面は酸化され、Ｔｉの自然酸化膜８が形成される。図
３（ｂ）は、この段階における半導体装置の断面を示
す。
【００２０】さらに、例えば９０ないし１００分間Ｏ2
プラズマにさらすことによりレジスト５を除去する。こ
の際、Ｔｉ層７ａの表面上に強固な酸化層９が形成され
る。図３（ｃ）は、この段階における半導体装置の断面
を示す。
【００２１】以下の工程は、第１の実施例と同様であ
る。すなわち、Ｔｉ膜７ａを陰極にして半田電界鍍金処
理を施す。このとき酸化膜９が存在するため、半田はＴ
ｉ膜７ａ上には電解析出されず、Ｎｉ膜７ｂ上すなわち
パッド電極１上にのみ選択的に成長する。
【００２２】次いで、半田バンプをマスクにして、Ｔｉ
層７ａをウェットエッチングする。この段階で、鍍金成
膜された半田バンプはマッシュルーム形状をしている。
その後、半田リフロー処理を施して、半田バンプを球状
の形態にする。
【００２３】このように、本実施例において、第１の実
施例よりも強固な酸化膜９がＴｉ膜７ａ上に形成される
ため、半田鍍金処理の際にＴｉ酸化膜９上にも半田が形
成されるいわゆる選択性崩れを完全に防ぐことができ
る。
【００２４】また、第１の実施例と同様に、レジストが
除去された後に電界鍍金処理が施されるため、鍍金浴が
レジストにより汚染されることはない。また、半田バン
プが形成された後は金属層はウェットエッチングされる
だけであるため、半田バンプに加えられるダメージを大
幅に低減することができる。
【００２５】なお、上記の実施例では、Ｏ2 プラズマア
ッシャー工程においてレジストを除去するとともに強固
な酸化膜９を形成しているが、これに限るものではな
く、酸化力の強いエッチング液によりＴｉ層７ａを露出
した後、電界鍍金処理前にＴｉ層７ａをＯ2 雰囲気中に
晒して酸化膜９を形成してもよい。
【００２６】図４及び図５は、本発明の第３の実施例を
示す。本実施例において、まず、半導体基板３上の絶縁
膜１２上にパッド電極１を形成する。その後、全面に絶
縁保護膜２を堆積し、フォトリソグラフィ技術を用いて
パッド電極１上の絶縁保護膜２を選択的にエッチング
し、パッド電極１上に開口を設ける。
【００２７】続いて、全面にスパッタ法により例えば１
００ｎｍの膜厚のＴｉ膜１０ａと例えば３００ｎｍの膜
厚のＮｉ膜１０ｂと例えば５０ｎｍの膜厚のＰｄ膜１０
ｃとを連続して堆積する。図４（ａ）は、この段階にお
ける半導体装置の断面を示す。
【００２８】次に、Ｐｄ膜１０ｃ上にレジスト５を塗布
し、リソグラフィ技術によりパッド電極１上以外のレジ
スト５を除去する。図４（ｂ）は、この段階における半
導体装置の断面を示す。
【００２９】続いて、レジスト５をマスクとして、Ｐｄ
層１０ｃ及びＮｉ層１０ｂを逆王水系のエッチング液を
用いてエッチングする。Ｔｉ膜１０ａの表面は、このエ
ッチング液により酸化され、酸化膜１１が形成される。
図４（ｃ）はこの段階における半導体装置の断面を示
す。
【００３０】その後、レジスト５を除去し、Ｔｉ層１０
ａを陰極として電界鍍金を行う。Ｔｉ膜１０ａの表面は
酸化膜１１により被覆されているので、電界鍍金の際に
半田は成膜されない。Ｐｄ層１０ｃ上すなわちパッド電
極１上にのみ選択的に半田６が成膜される。図５（ａ）
は、この段階における半導体装置の断面を示す。
【００３１】次いで、半田バンプ６をマスクとして、Ｔ
ｉ層１０ａをウェットエッチングする。図５（ｂ）は、
この段階における半導体装置の断面を示す。この段階で
は、鍍金成膜された半田バンプ６はマッシュルーム形状
をしている。
【００３２】その後、半田リフロー処理を施す。その結
果、図５（ｃ）に示すように、半田バンプ６は球状の形
態になる。このように、本実施例において、半田鍍金処
理の際にレジストは除去されているので、鍍金浴がレジ
ストにより汚染されることはない。また、金属層１０の
エッチングの際に半田バンプに加えられるダメージを大
幅に低減することができる。
【００３３】図６は、本発明の第４の実施例を示す。こ
れは、半田バンプを印刷法で形成する場合の実施例であ
る。まず、半導体基板３上の絶縁膜１２上にパッド電極
１を形成し、全面に絶縁保護膜２を堆積する。
【００３４】その後、フォトリソグラフィ技術を用いて
パッド電極１上の絶縁保護膜２を選択的にエッチング
し、パッド電極１上に開口を設ける。続いて、全面にス
パッタ法によりＴｉ膜１０ａとＮｉ膜１０ｂとＰｄ膜１
０ｃを堆積する。
【００３５】次に、Ｐｄ膜１０ｃ上にレジスト５を塗布
し、リソグラフィ技術によりパッド電極１上以外のレジ
スト５を除去する。さらに、レジスト５をマスクとし
て、Ｐｄ層１０ｃ及びＮｉ層１０ｂを例えばＨＣｌとＨ
ＮＯ3 とＨ2 Ｏの混合液を用いてエッチングする。図６
（ａ）は、この段階における半導体装置の断面を示す。
【００３６】その後、レジスト５を除去し、印刷法を用
いてＰｄ層１０ｃ上に半田バンプ１３を形成する。図６
（ｂ）は、この段階における半導体装置の断面を示す。
続いて、半田バンプ１３をキュアする。
【００３７】次いで、半田バンプ１３をマスクとして、
例えばＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2Ｏの混合液によりＴ
ｉ層１０ａをウェットエッチングする。図６（ｃ）は、
この段階における半導体装置の断面を示す。なお、Ｔｉ
層１０ａのエッチングは、Ｐｄ層１０ｃ及びＮｉ層１０
ｂをエッチングした直後に行ってもよい。
【００３８】その後、半田リフロー処理を施す。本実施
例において、半田バンプを形成する前に金属層１０ｂ、
１０ｃのエッチングがなされるため、エッチングにより
半田バンプに加えられるダメージを大幅に低減すること
ができる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
レジストを除去した後に電界鍍金処理が施されるため、
鍍金液の管理が容易になり鍍金浴の寿命を長くすること
ができる。
【００４０】また、本発明によれば、半田バンプを形成
した後には酸化力の強いエッチング液によりエッチング
はなされないので、ウェットエッチングの際に半田バン
プに加えられるダメージを大幅に低減することができ、
半導体装置の歩留まり及び信頼性を向上させることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例を示す断面図。
【図３】本発明の第２の実施例を示す断面図。
【図４】本発明の第３の実施例を示す断面図。
【図５】本発明の第３の実施例を示す断面図。
【図６】本発明の第４の実施例を示す断面図。
【図７】従来例を示す断面図。
【符号の説明】
１…パッド電極、 ２…絶縁保護膜、 ３…半導体基板、 ５…レジスト、 ６…半田バンプ、 ７…金属層、 ７ａ…Ｔｉ層、 ７ｂ…Ｎｉ層、 ８…Ｔｉ自然酸化膜、 ９…Ｔｉ酸化膜、 １０…金属層、 １０ａ…Ｔｉ層、 １０ｂ…Ｎｉ層、 １０ｃ…Ｐｄ層、 １１…Ｔｉ酸化膜、 １２…絶縁膜、 １３…半田バンプ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の絶縁膜上に設けられたパ
    ッド電極上に、前記パッド電極との密着層である第１の
    金属層と、バリア層であり半田との密着層である第２の
    金属層を順次形成する工程と、 前記第２の金属層上にレジストを塗布し、前記パッド電
    極上に前記レジストが残存するようにパターニングを行
    い、前記レジストをマスクとして前記第２の金属層を酸
    化力の強いエッチング液によりエッチングし、前記第１
    の金属層の露出された表面に酸化膜を形成する工程と、 前記レジストを除去する工程と、 半田電界鍍金処理により前記第２の金属層上に選択的に
    半田を析出させる工程と、 前記半田をマスクとして前記第１の金属層をエッチング
    する工程とを具備することを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記レジストを除去する工程は、酸素プ
    ラズマによりレジストを除去することを特徴とする請求
    項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２の金属層をエッチングする工程
    の後、前記半田を析出させる工程の前に、酸素雰囲気中
    で前記第１の金属層を酸化させる工程をさらに具備する
    ことを特徴とする請求項１、２記載の半導体装置の製造
    方法。
  4. 【請求項４】 半導体基板上の絶縁膜上に設けられたパ
    ッド電極上に、前記パッド電極との密着層である第１の
    金属層と、バリア層であり半田との密着層である第２の
    金属層を順次形成する工程と、 前記第２の金属層上にレジストを塗布し、前記パッド電
    極上に前記レジストが残存するようにパターニングを行
    い、前記レジストをマスクとして前記第２の金属層をエ
    ッチングする工程と、 前記レジストを除去する工程と、 印刷法により前記第２の金属層上に選択的に半田を形成
    する工程と、 前記半田をマスクとして前記第１の金属層をエッチング
    する工程とを具備することを特徴とする半導体装置の製
    造方法。
  5. 【請求項５】 半導体基板上の絶縁膜上に設けられたパ
    ッド電極上に、前記パッド電極との密着層である第１の
    金属層と、バリア層であり半田との密着層である第２の
    金属層を順次形成する工程と、 前記第２の金属層上にレジストを塗布し、前記パッド電
    極上に前記レジストが残存するようにパターニングを行
    い、前記レジストをマスクとして前記第２の金属層を酸
    化力の強いエッチング液によりエッチングする工程と、 前記レジストをマスクとして前記第１の金属層をエッチ
    ングする工程と、 前記レジストを除去する工程と、 印刷法により前記第２の金属層上に半田を形成する工程
    と、を具備することを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 前記第１の金属層は、Ｔｉであることを
    特徴とする請求項１乃至５記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記第２の金属層は、ＮｉとＣｕのいず
    れかであることを特徴とする請求項１乃至５記載の半導
    体装置の製造方法。
  8. 【請求項８】 前記第２の金属層は、ＮｉとＣｕのいず
    れかである下層とＰｄとＡｕとＰｔのいずれかである上
    層とよりなる積層構造であることを特徴とする請求項１
    乃至５記載の半導体装置の製造方法。
JP18747096A 1996-07-17 1996-07-17 半導体装置の製造方法 Expired - Fee Related JP3413020B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP18747096A JP3413020B2 (ja) 1996-07-17 1996-07-17 半導体装置の製造方法
US08/895,104 US5885891A (en) 1996-07-17 1997-07-16 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18747096A JP3413020B2 (ja) 1996-07-17 1996-07-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH1032208A true JPH1032208A (ja) 1998-02-03
JP3413020B2 JP3413020B2 (ja) 2003-06-03

Family

ID=16206653

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18747096A Expired - Fee Related JP3413020B2 (ja) 1996-07-17 1996-07-17 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5885891A (ja)
JP (1) JP3413020B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1035583A3 (en) * 1999-03-11 2001-05-09 Kabushiki Kaisha Toshiba Semiconductor element and fabricating method thereof
JP2009503852A (ja) * 2005-07-29 2009-01-29 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ドライエッチプロセスを使用してアンダーバンプメタル層を効率的にパターニングする技術

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228368B1 (en) * 1997-10-06 2001-05-08 Loyola University Of Chicago Papilloma virus capsomere formulations and method of use
US6169022B1 (en) * 1997-10-13 2001-01-02 Fujitsu Limited Method of forming projection electrodes
JP3654485B2 (ja) * 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
US6436816B1 (en) * 1998-07-31 2002-08-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US6844253B2 (en) * 1999-02-19 2005-01-18 Micron Technology, Inc. Selective deposition of solder ball contacts
US6232212B1 (en) * 1999-02-23 2001-05-15 Lucent Technologies Flip chip bump bonding
US6271107B1 (en) * 1999-03-31 2001-08-07 Fujitsu Limited Semiconductor with polymeric layer
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US6261939B1 (en) * 1999-12-23 2001-07-17 Philips Semiconductors, Inc. Pad metallization over active circuitry
JP2001196404A (ja) * 2000-01-11 2001-07-19 Fujitsu Ltd 半導体装置及びその製造方法
US6391758B1 (en) * 2000-03-14 2002-05-21 Siliconware Precision Industries Co., Ltd. Method of forming solder areas over a lead frame
US6838757B2 (en) * 2000-07-07 2005-01-04 Texas Instruments Incorporated Preplating of semiconductor small outline no-lead leadframes
JP3886712B2 (ja) * 2000-09-08 2007-02-28 シャープ株式会社 半導体装置の製造方法
US6596618B1 (en) * 2000-12-08 2003-07-22 Altera Corporation Increased solder-bump height for improved flip-chip bonding and reliability
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US6740427B2 (en) * 2001-09-21 2004-05-25 Intel Corporation Thermo-mechanically robust C4 ball-limiting metallurgy to prevent failure due to die-package interaction and method of making same
US6586043B1 (en) * 2002-01-09 2003-07-01 Micron Technology, Inc. Methods of electroless deposition of nickel, methods of forming under bump metallurgy, and constructions comprising solder bumps
US6622907B2 (en) 2002-02-19 2003-09-23 International Business Machines Corporation Sacrificial seed layer process for forming C4 solder bumps
US6784089B2 (en) * 2003-01-13 2004-08-31 Aptos Corporation Flat-top bumping structure and preparation method
US6995475B2 (en) * 2003-09-18 2006-02-07 International Business Machines Corporation I/C chip suitable for wire bonding
US7517788B2 (en) * 2005-12-29 2009-04-14 Intel Corporation System, apparatus, and method for advanced solder bumping
JP2011222738A (ja) * 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
JP2012074406A (ja) * 2010-09-03 2012-04-12 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
US4950623A (en) * 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps
US5048744A (en) * 1988-12-23 1991-09-17 International Business Machines Corporation Palladium enhanced fluxless soldering and bonding of semiconductor device contacts
DE69014871T2 (de) * 1990-07-31 1995-05-24 Ibm Verfahren zur Bildung metallischer Kontaktflächen und Anschlüsse auf Halbleiterchips.
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1035583A3 (en) * 1999-03-11 2001-05-09 Kabushiki Kaisha Toshiba Semiconductor element and fabricating method thereof
US6569752B1 (en) 1999-03-11 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor element and fabricating method thereof
JP2009503852A (ja) * 2005-07-29 2009-01-29 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ドライエッチプロセスを使用してアンダーバンプメタル層を効率的にパターニングする技術

Also Published As

Publication number Publication date
US5885891A (en) 1999-03-23
JP3413020B2 (ja) 2003-06-03

Similar Documents

Publication Publication Date Title
JP3413020B2 (ja) 半導体装置の製造方法
KR940010510B1 (ko) 반도체 장치 제조 방법
JP3682227B2 (ja) 電極の形成方法
JP3321351B2 (ja) 半導体装置およびその製造方法
JPS62160744A (ja) 半導体素子の製造方法
JPH0558653B2 (ja)
JPS63122248A (ja) 半導体装置の製造方法
JP4045007B2 (ja) 半導体装置の製造方法
JPH04217323A (ja) 半導体装置用バンプ電極の製造方法
JP3519641B2 (ja) 金配線を有する半導体装置およびその製造方法
JPS59121954A (ja) 半導体装置の製造方法
JP4868379B2 (ja) 半導体素子およびその製造方法
KR100790739B1 (ko) 반도체 소자의 패드 형성 방법
JP2929850B2 (ja) 半導体装置の製造方法
JP2000049181A (ja) 半導体装置および半導体装置の製造方法
JP3211287B2 (ja) 半導体装置の製造方法
JPS63293861A (ja) 半導体装置の製造方法
JP3534717B2 (ja) 半導体装置の製造方法
JPH04255225A (ja) 半導体装置の製造方法
JPH05243222A (ja) 半導体装置の製造方法
JPH05109649A (ja) 半導体装置の製造方法
JPH0560257B2 (ja)
JPS61141157A (ja) 半導体素子の製造方法
JPS5915181B2 (ja) 半導体装置の製造方法
JPH06267961A (ja) 金属配線の形成方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080328

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090328

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100328

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100328

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110328

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120328

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees