JP2001196404A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001196404A
JP2001196404A JP2000002551A JP2000002551A JP2001196404A JP 2001196404 A JP2001196404 A JP 2001196404A JP 2000002551 A JP2000002551 A JP 2000002551A JP 2000002551 A JP2000002551 A JP 2000002551A JP 2001196404 A JP2001196404 A JP 2001196404A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
protective tape
forming
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000002551A
Other languages
English (en)
Inventor
Masahiko Ishikuri
雅彦 石栗
Koichi Murata
浩一 村田
Eiji Watanabe
英二 渡辺
Yutaka Makino
豊 牧野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000002551A priority Critical patent/JP2001196404A/ja
Priority to US09/594,155 priority patent/US6462415B1/en
Publication of JP2001196404A publication Critical patent/JP2001196404A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01051Antimony [Sb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】基板の薄型化が要求される半導体装置に関し、
半導体基板の研削・研磨とバンプ電極形成の一連の工程
におけるスループットを向上すること。 【解決手段】半導体基板1上の絶縁膜2の上に形成され
た電極パッド3と、絶縁膜2の上に形成されて電極パッ
ド3を露出させる開口4aを有する絶縁性カバー膜4
と、基材層7bとその上に塗布されたレジスト層7aと
を有し、レジスト層7aを半導体基板1側に向けた状態
で、カバー膜4の上とその開口4a内を覆う保護テープ
7とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、薄層化の対象となる
半導体装置と、半導体基板裏面の研磨工程を含む半導体
装置の製造方法に関する。
【0002】
【従来の技術】半導体集積回路(LSI)チップを薄型
化することは、LSIチップをパッケージして構成され
る半導体装置の小型化や、半導体装置を積み重ねる3次
元実装技術などには重要である。LSIチップの薄層化
は、半導体素子が形成された半導体基板の裏面を研磨す
る方法が一般に採用されている。
【0003】例えば、図1(a) 〜(c) に示すように、半
導体基板101の一面に保護テープ102を貼り付けた
後にその他面(裏面)を研磨盤103によって研削・研
磨し、その半導体基板101を所望の厚さに薄くし、つ
いでその保護テープ102を剥離する方法がある。保護
テープ102は、半導体基板101に形成された素子を
研削・研磨時の機械的ストレスから保護するためのもの
である。
【0004】そのような方法によって研磨される半導体
基板へのバンプの取り付け方法には次のような2つの方
法がある。第1に、図2(a) に示すように、半導体基板
101の一面に保護テープ102を貼り付けた状態で、
その他面を研磨盤103によって研磨して薄層化した後
に、保護テープ102を半導体基板101から剥がし、
ついで、図2(b) に示すように、半導体基板101の一
面のパッド104上にバンプ電極105を形成する方法
である。
【0005】第2に、図3に示すように、半導体基板1
01の一面のパッド104上にバンプ電極105を形成
した後に、バンプ電極105を覆うように半導体基板1
01の一面の上に保護テープ102を貼り付け、その後
に、図1(b) に示すように、半導体基板101の他面を
研磨する。なお、バンプ電極105は、保護テープの全
てを除去する作業の後に形成されたレジストを使用して
形成される。
【0006】
【発明が解決しようとする課題】ところで、半導体基板
の裏面を研削・研磨する際に使用する保護テープは高価
であり、しかも、半導体基板から剥離した保護テープを
廃棄することは環境汚染の原因になる。また、半導体基
板の研削・研磨を終えた後に半導体基板上にバンプ電極
を形成すると、薄くなった半導体基板がバンプ電極形成
の最中に割れ易く、歩留まり低下の原因になっている。
【0007】これに対して、半導体基板上にバンプ電極
を形成し、その上から半導体基板に保護テープを貼った
後に、半導体基板を研削・研磨すると、バンプ電極に応
力が集中して半導体基板が割れることもある。さらに、
上記したような保護テープ貼付、保護テープの剥離、バ
ンプ電極形成といった一連の作業には時間がかかるとい
う不都合もある。
【0008】本発明の第1の目的は、半導体基板の研削
・研磨とバンプ電極形成の一連の工程におけるスループ
ットを向上できる半導体装置とその製造方法を提供する
ことにある。本発明の第2の目的は、バンプが形成され
た基板の研削・研磨の際に基板の割れを防止することが
できる半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】(1)上記した課題は、
半導体基板上の絶縁膜の上に形成された電極パッドと、
前記絶縁膜の上に形成されて前記電極パッドを露出させ
る開口を有する絶縁性カバー膜と、基材層とその上に塗
布されたレジスト層とを有し、該レジスト層を前記半導
体基板側に向けた状態で、前記カバー膜の上と前記開口
内を覆う保護テープとを有することを特徴とする半導体
装置によって解決される。
【0010】上記した半導体装置において、前記絶縁性
カバー膜の下には、前記電極パッドと前記絶縁膜を覆う
金属膜を形成しても良い。次に、上記した発明の作用に
ついて説明する。本発明の半導体装置によれば、基材層
とこれに塗布されたレジスト層から構成された保護テー
プによって半導体基板の一面を覆うようにしている。
【0011】これにより、半導体基板の他面(裏面)の
研磨を終えた後に、保護テープの基材層のみを剥離する
ことにより残ったレジスト層をそのままパターニングに
使用すると、半導体基板上へのレジスト塗布工程が省略
される。 (2)上記した課題は、半導体基板上の絶縁膜の上に電
極パッドを形成する工程と、前記絶縁膜と前記電極パッ
ドの上に絶縁性カバー膜を形成する工程と、前記電極パ
ッドを露出させる開口を前記絶縁性カバー膜に形成する
工程と、基材層とその上に塗布されたレジスト層とを有
する保護テープを用意し、該レジスト層を貼り付け面と
して、前記保護テープを前記カバー膜の上に直接又は間
接に貼り付けて前記カバー膜と前記開口を覆う工程と、
前記半導体基板のうち前記絶縁膜とは反対側の面を研削
して薄くする工程と、前記保護テープのうちの前記基材
層を前記レジスト層から剥離する工程とを有することを
特徴とする半導体装置の製造方法によって解決される。
【0012】上記した半導体装置の製造方法において、
前記レジスト層を露光、現像して前記開口の上にバンプ
形状又は配線形状の窓を形成する工程と、前記窓を通し
て導電膜を形成することにより、前記電極パッドに電気
的に接続されるバンプ電極又は配線を形成する工程をさ
らに有するようにしてもよい。また、上記した半導体装
置の製造方法において、前記保護テープを貼り付ける前
に、前記電極パッドと前記絶縁膜の上に金属膜を形成す
る工程と、前記バンプ電極を形成した後に、前記バンプ
又は前記配線をマスクに使用して前記金属膜をエッチン
グする工程とをさらに含ませてもよい。
【0013】次に、本発明の半導体装置の製造方法の作
用について説明する。本発明によれば、基材層とこれに
塗布されたレジスト層から構成された保護テープによっ
て半導体基板の一面を覆った後に、半導体基板の他面
(裏面)を研削し、ついで保護テープの基材層をレジス
ト層から剥離するようにした。従って、そのレジスト層
をそのままの状態で露光、現像してバンプ電極形成や配
線形成のレジストパターンを形成すると、レジスト塗布
の手間が省け、スループットが向上する。
【0014】また、レジスト層は溶剤によりほぼ完全に
除去することが容易なので、半導体基板の上を汚染する
ことはない。さらに、剥離された基材層上には従来のよ
うな接着剤が存在しないので、再利用が可能になり廃棄
量を減らすことができ、環境保護に役立つ。また、基材
層の材料として、レジスト層の露光を阻止する材料で構
成すると、基材層をレジスト層から剥離するまでの処理
を通常の環境で行うことができるので、作業性が向上す
る。 (3)上記した課題は、半導体基板の上に突起電極を形
成する工程と、前記突起電極を覆うフラックス又はレジ
ストを前記半導体基板の上に塗布する工程と、前記フラ
ックス又は前記レジストの上に保護テープを貼る工程
と、前記シリコン基板のうち前記保護テープと反対側の
面を研削する工程とを有することを特徴とする半導体装
置の製造方法によって解決される。
【0015】次に、本発明の作用について説明する。本
発明によれば、半導体基板の裏面を研削する際に、それ
と反対側の面に形成された突起電極の間にフラックス又
はレジストを塗布するようにし、さらにその上に保護テ
ープを貼るようにしている。これにより、半導体基板を
研削する際に、保護テープの押圧力は突起電極のみなら
ずフラックス又はレジストにも加わって分散されるの
で、半導体基板の割れが防止される。
【0016】また、突起電極の間にフラックスを形成す
る場合には、フラックスで覆われた突起電極を加熱した
後に、そのままの状態で保護テープを貼れば、従来より
も工程が増えることはない。さらに、突起電極の間にレ
ジストを塗布する場合には、レジストを塗布後にベーク
により硬化させることができ、半導体基板にかかる応力
は均一になる。
【0017】また、フラックス又はレジストの上に保護
テープを貼ると、保護テープの接着層が基板上に残らな
くなる。 (4)上記した課題は、半導体基板の上に突起電極を形
成する工程と、前記半導体基板の周縁に対応した部分に
他の領域よりも突出する接着層を基材層の上に形成して
なる保護テープを用意し、該接着層を前記半導体基板の
該周縁に貼る工程と、前記シリコン基板のうち前記保護
テープと反対側の面を研削する工程とを有することを特
徴とする半導体装置の製造方法によって解決される。
【0018】上記した半導体装置の製造方法において、
前記保護テープの前記基材委層のうち前記接着層に囲ま
れた領域に、前記接着層よりも薄い別の接着層を形成し
てもよい。上記した半導体装置の製造方法において、前
記基材層又は前記別の接着層からの記接着層の厚さは、
前記突起電極の高さと同じかそれよりも厚いことが好ま
しい。
【0019】次に、本発明の作用について説明する。本
発明によれば、保護テープの接着層を半導体基板の周縁
に対応する部分で突出させている。これにより、保護テ
ープから突起電極に係る力が半導体基板の周縁に分散さ
れて基板が割れにくくなる。
【0020】しかも、複数の突起電極は、保護テープの
押圧力によってその高さが揃えられる。この場合、保護
テープの押圧量は、その周縁で突出した接着層によって
制限されるので、突起電極の高さが低くなり過ぎること
はない。 (5)上記した課題は、半導体基板のうち素子形成面の
上に直接又は間接的に保護テープを貼る工程と、前記半
導体基板のうち前記保護テープと反対側の裏面を研削す
る工程と、基材層に紫外線硬化型接着層を形成してなる
支持テープを前記半導体基板の前記裏面に貼る工程と、
前記保護テープを前記半導体基板から剥離する工程と、
前記半導体基板の素子形成面の上に突起電極を形成する
工程と、前記紫外線硬化型接着層に紫外線を照射する工
程とを有することを特徴とする半導体装置の製造方法に
よって解決される。
【0021】次に、本発明の作用について説明する。本
発明によれば、半導体基板の一面を保護テープで覆った
状態でその他面を研削した後に、その他面に支持テープ
(サポートテープ)を貼り付けた状態で、保護テープを
剥離し、さらに、その一面に突起電極を形成するように
した。したがって、サポートテープによって補強された
半導体基板は、突起電極を形成する際に基板が割れにく
くなる。
【0022】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 (第1の実施の形態)図4〜図7は、本発明の第1実施
形態を示す半導体装置の製造工程を示す断面図である。
【0023】まず、図4(a) に示すように、トランジス
タ等の半導体素子(不図示)が形成されたシリコン(半
導体)基板1の上に絶縁膜2を形成し、その上に電極パ
ッド3を形成する。その電極パッドは、図では省略して
いるが絶縁膜2の上に複数形成されている。その電極パ
ッド3は、シリコン基板1内に形成された半導体素子に
電気的に接続されている。また、絶縁膜2は、多層配線
を絶縁するものであってもよいし、シリコン基板1内の
半導体素子を覆う絶縁膜であっても良い。
【0024】続いて、絶縁膜2と電極パッド3の上に絶
縁性のカバー膜4、例えばシリコン酸化膜を形成した後
に、そのカバー膜4をフォトリソグラフィー法によりパ
ターニングして電極パッド3を露出する開口4aを形成
する。さらに、図4(b) に示すように、チタン(Ti)より
なる第1の金属膜5をカバー膜4上と開口4a内に50
0nmの厚さに形成した後に、ニッケル(Ni)よりなる第
2の金属膜6を第1の金属膜5の上に500nmの厚さ
に形成する。
【0025】続いて、図8に示すような、厚さ25〜1
25μmのレジスト層7aとその上に塗布された厚さ5
0〜200μmの基材層7bとから構成された保護フィ
ルム7を用意する。レジスト層7aは、ビスアジド系、
アジド化合物系等の環化ゴムよりなるg線、i線、紫外
線、電子線等の感光性材料から構成されたものである。
そのレジスト層7aは、、ポジ型、ネガ型のいずれかで
もよいが、以下の例ではポジ型を使用している。また、
基材層7bは、PET(ポリエチレンナフタレート)、
PP(ポリプロピレン)等の樹脂から構成されている。
なお、基材層7bには、レジスト層7aの感光を防止す
るために、露光光を遮断する材料をレジスト層7a内に
含ませたり或いはレジスト層7aの上に塗布したりして
もよい。
【0026】そして、保護フィルム7を、図4(c) に示
すように第2の金属膜6の上に圧着貼付ける。ついで、
図5(a) 、図9に示すように、バックグラインド方法に
よりシリコン基板1の裏面を研削・研磨する。その研磨
量は膜厚に換算して例えば320〜550μmとする。
バックグラインドのときには、研磨盤(砥石)10が使
用される。
【0027】その後、保護フィルム7のうちの基材層7
bをレジスト層7aから剥離して、図5(b) に示すよう
にレジスト層7aを露出させる。続いて、図5(c) に示
すように、フォトマスク11を使用してレジスト層7a
を露光して、カバー膜4の開口4aとその周辺の上に光
を照射する。露光光としてg線又はi線を使用する場合
には、露光量を50〜500mj/cm2とする。
【0028】その後に、図6(a) に示すように、現像液
を用いてレジスト層7aを現像して開口4aの上とその
周辺の上方に窓7cを形成する。この場合、現像液とし
て、例えば濃度0.1〜3.0%のNa2CO3水又は濃度
0.1〜3.0%のTMAH水等を30〜50℃に加熱
した溶液を用いる。また、現像方式として、例えば出射
圧力1.5〜2.5kg/cm2のスプレー現像法を採用す
る。
【0029】バンプ形成用の窓7cの平面形状として
は、正多角形、略円形とする。なお、保護フィルム7の
基材層7bに露光を光遮する機能がない場合には、保護
フィルム7の貼り付けからレジスト層7bの現像までの
一連の作業は、イエロールームと呼ばれる非感光性光だ
けが照射された室内又は暗室内において行われる。
【0030】次に、図6(b) に示すように、窓7cから
露出した第2の金属膜6の上に鉛スズ(PbSn)よりなる
バンプ電極(突起電極)8を形成する。バンプ電極8
は、例えば第1及び第2の金属膜5,6を電極として使
用する電解メッキ法を用いて形成される。さらに、図6
(c) に示すように、レジスト層7aを剥離液に浸漬して
第2の金属膜6上から除去する。その剥離液としては濃
度20%のTMAH水、濃度20%のものエタノールア
ミン水、濃度5%のNa2CO3水のいずれかを50〜60℃
に加熱した溶液を使用する。
【0031】次に、図7(a) に示すように、バンプ電極
8をマスクに使用して第1及び第2の金属膜5,6をエ
ッチングすることにより、バンプ電極8の下にのみ残
す。そして、図7(b) に示すように、バンプ電極8を融
点以上の温度で加熱してリフローすることにより、第2
の電極6の上で略球状になるように整形する。以上のよ
うな工程においては、保護テープ7の接着層としてレジ
スト層7aを使用したので、シリコン基板1を研削・研
磨した後にレジスト層7aをバンプ電極形成用マスクと
してそのまま使用することができ、研磨からバンプ電極
形成までの工程が簡略化され、スループットが向上す
る。しかも、レジスト層7aは剥離液によってシリコン
基板1上から完全に除去することが可能なので、従来の
保護テープで発生しているような基板での接着剤(糊)
残の発生が解消される。
【0032】また、保護テープ7を構成する基材層7b
は、その上にレジストを塗布することにより再利用する
ことが可能になる。なお、上記したバンプ電極8を構成
する材料としては、PbSnに限るものではなく、電解メッ
キ法又は無電解メッキ法により形成されるニッケル、
金、又はニッケル・金二層構造膜、SnAg合金、SnSb合
金、或いは融点400℃以下の導電材を用いてもよく、
この場合の断面形状は柱状又はマッシュルーム状にな
る。また、このような金属膜の上に、Pb、Snを主成分と
する半田を電解メッキ法、転写法、印刷法等により形成
した後に、その半田を加熱して略球形状としてもよい。
【0033】ニッケルを無電解メッキ法により形成した
場合には、その上に金、パラジウム、白金等の酸化防止
皮膜を無電解メッキ法によって追加形成し、その後にレ
ジスト層を除去するような工程を採用してもよい。ま
た、上記したレジスト層7aに形成される窓7cの形状
を配線形状にすることにより、バンプ電極の代わりに配
線を形成するようにしてもよい。 (第2の実施の形態)第1実施形態で説明した工程にお
いて、第1及び第2の金属膜5,6の形成を省略しても
よく、そのような工程を以下に説明する。
【0034】まず、電極パッド3を露出する開口4aを
カバー膜4に形成した後に、図10(a) に示すようにカ
バー膜4及び電極パッド3に保護テープ7を貼り付け
る。そして、図10(b) に示すように、シリコン基板1
の裏面を研削・研磨した後に、図10(c) に示すよう
に、保護テープ7を構成する基材層7bをレジスト層7
aから剥離する。続いて、図11(a) に示すように、レ
ジスト層7aを露光、現像することにより開口4aを露
出する窓7cを形成する。
【0035】さらに、図11(b) に示すように、その窓
7cと開口4aを通して電極パッド3上に直接にニッケ
ル、金を無電解メッキ法により形成し、これをパンプ電
極9として使用する。その後に、図11(c) に示すよう
に、レジスト層7aを剥離する。以上のような工程にお
いても、保護テープ7の接着層としてレジスト層7aを
用いたので、そのレジスト層7aを次の工程のマスクと
して使用することができ、スループットが向上する。
【0036】この実施形態においても、レジスト層7a
に形成される窓7cを配線形状にしてバンプ電極の代わ
りに配線を形成するようにしてもよい。 (第3の実施の形態)第1の実施の形態では保護テープ
を構成するレジストをバンプ電極の形成に使用したがパ
ッド再配置の形成のために使用してもよい。
【0037】パッド再配置というのは、図12に示すよ
うに、電極パッド3から外方へ延びる引出配線を形成す
ることである。そのようなパッド再配置を行うのは、微
細化された電極パッド3に電気的に接続されるバンプ電
極13の形成位置を確保するためである。本実施形態の
パッド再配置は、以下のようにして行われる。まず、図
13(a) に示すように、半導体素子が形成されたシリコ
ン基板1の上に絶縁膜2を形成し、その上に電極パッド
3を形成する。
【0038】続いて、絶縁膜2と電極パッド3の上に絶
縁性のカバー膜4を形成した後に、そのカバー膜4をフ
ォトリソグラフィー法によりパターニングして電極パッ
ド3を露出する開口4aを形成する。さらに、図13
(b) に示すように、金属膜12aをカバー膜4上と開口
4a内に500nmの厚さに順に形成する。金属膜12
aとして、例えば、チタン(Ti)、ニッケル(Ni)、金(Au)
を順に形成した三層構造膜や、チタン(Ti)、銅(Cu)を順
に形成した二層構造膜がある。
【0039】次に、図13(c) に示すように、第1実施
形態と同じ構造の保護フィルム7を金属膜12aの上に
圧着して貼付ける。そして、バックグラインド方法によ
りシリコン基板1の裏側を研削・研磨した後に、保護フ
ィルム7のうちの基材層7bをレジスト層7aから剥離
して、図14(a) に示すようにレジスト層7aを露出さ
せる。
【0040】続いて、図14(b) に示すように、レジス
ト層7aを露光し、現像することにより、カバー膜4の
開口4aから外方に向けて引出配線形状にする。その後
に、図14(c) に示すように、金属膜12aのうちレジ
スト層7aに覆われない部分をエッチングすることによ
り金属膜12aをパターニングし、これを引出配線12
として使用する。
【0041】次に、図14(d) に示すようにレジスト層
7aを溶剤により除去した後に、引出配線12にバンプ
電極13を形成する。そのバンプ電極13の形成方法
は、レジストパターン(不図示)を使用する電解メッキ
法又は無電解メッキ法によって行われる。以上のような
工程においては、保護テープ7の接着層としてレジスト
層7aを使用したので、シリコン基板1のうち保護テー
プ7で覆われない面を研削・研磨した後にレジスト層7
aを引出配線形成用のマスクとしてそのまま使用するこ
とができ、研磨から引出配線形成までの工程が簡略化さ
れ、スループットが向上する。
【0042】しかも、レジスト層7aは剥離液によって
シリコン基板1上から完全に除去することが可能なの
で、残ることはない。なお、保護テープ7を構成する基
材層7bは、再利用してもよい。 (第4の実施の形態)図15、図16は、本発明の第4
実施形態に係る半導体装置製造の基板研磨工程に係る断
面図である。
【0043】まず、図15(a) に示すような構造になる
までの工程を説明する。図15(a) において、シリコン
(半導体)基板21内にはトランジスタ等の半導体素子
(不図示)が形成され、その半導体基板21の一面には
半導体素子を覆う絶縁膜22が形成されている。その絶
縁膜22の上には電極パッド23が複数形成されてい
る。また、電極パッド23及び絶縁膜22の上には酸化
シリコン等よりなるカバー膜24が形成され、そのカバ
ー膜24に形成された開口24aから電極パッド23が
露出されている。
【0044】電極パッド23の上には、チタン(Ti)、ニ
ッケル(Ni)よりなる二層構造の金属膜25が形成され、
さらに開口24a及び金属膜25の上には、Pb、Snを主
成分とする半田よりなるバンプ電極(突起電極)26が
略円柱状に形成されている。そのバンプ電極26は、電
解メッキ法、無電解メッキ法、転写法、印刷法等によっ
て形成される。電解メッキ法による場合には、金属膜2
5の上にレジストパターンを形成するとともに金属膜2
5を電極として使用することにより、開口24aの上方
にのみバンプ電極26を形成することになる。この場
合、金属膜25は、略円柱状に形成されたバンプ電極2
6をマスクに使用してパターニングされる。
【0045】次に、バンプ電極26及びカバー膜24の
上にフラックス27を供給する。そして、バンプ電極2
6を加熱してリフローすると、図15(b) に示すよう
に、そのバンプ電極26の表面がフラックスにより清浄
化されるとともに、略球形状に変形する。バンプ電極2
6の融点は、Pbが95、Snが5の割合で混合されている
半田から形成する場合には約320℃であり、Pbが6
4、Snが36の割合で混合されている半田から形成する
場合には約183℃であるので、バンプ電極26の加熱
温度は、半田の融点以上とすることになる。その加熱に
よってフラックス27は固化する。
【0046】その後に、図15(c) に示すように、フラ
ックス27の上に保護テープ28を貼り付ける。その保
護テープ28は基材層28a上に接着層28bを塗布し
た構造を有しており、第1〜第3の実施形態で使用した
保護テープとは構造を異にしている。次に、図16(a)
に示すように、シリコン基板21の裏面、即ち保護テー
プ28の貼り付け面に対して反対側の面を研磨盤(砥
石)によって研削・研磨することにより、シリコン基板
21を例えば350μm以下まで薄くする。その研削・
研磨状態は、図9に示すようになる。
【0047】続いて、図16(b) に示すように、保護テ
ープ28をシリコン基板21上から剥離する。そして、
カバー膜24及びバンプ電極26上のフラックス27は
図16(c) に示すように、フラックス洗浄剤によって除
去される。これにより、バンプ電極26の整形から基板
の研削までの工程が終了する。以上のように、本実施形
態では、シリコン基板21の裏面を研磨する際に、複数
のバンプ電極26の間にフラックス27を残した状態で
そのフラックス27の上に保護テープ28を貼り付ける
ようにした。
【0048】これによれば、バンプ電極26はフラック
ス27に覆われ、バンプ電極26の間にはフラックス2
7が充填された状態になるので、基板研削の際にシリコ
ン基板21に向けて加わる応力はバンプ電極26に集中
することはなく、フラックス27はバンプ電極26相互
間のギャップを吸収することになる。したがって、シリ
コン基板21に割れが生じる確率は極めて低くなり、シ
リコン基板21の研削・研磨が良好に行われる。
【0049】しかも、保護テープ28はフラックス27
に接着されるので、保護テープ28を剥離する際にその
接着層28bがバンプ電極26やカバー膜24の上に残
ることはないので、従来のような接着層28bの基板か
らの除去といった作業が不要になる。 (第5の実施の形態)第4実施形態では、フラックスの
上に保護テープを貼り付けたが、フラックスを除去して
別な層をバンプ電極の間に充填してもよく、その一例を
以下に説明する。
【0050】まず、図17(a) に示すようにバンプ電極
26を加熱して略球形に変形する。この場合に、第4実
施形態と同様にバンプ電極26をフラックス27によっ
て覆う。その後に、図17(b) に示すように、フラック
ス27をカバー膜24及びバンプ電極26の上から除去
する。
【0051】従来の技術では、その後に保護テープをカ
バー膜24に貼り付けることになるが、本実施形態で
は、図17(c) に示すように、500CP以上の高い粘
度を有するレジスト29をカバー膜24及び半田バンプ
26の上に塗布する。そのレジスト29は、バンプ電極
26の高さよりも上に位置するような厚さにすることが
好ましい。
【0052】次に、図18(a) に示すように、レジスト
29の上に保護テープ28を貼り付ける。なお、保護テ
ープ28の貼付け前にレジスト29をベークしてもよ
い。続いて、シリコン基板21の裏面を研削・研磨する
ことによって、シリコン基板21を350μm以下に薄
くする。その後に、図18(b) に示すように、保護テー
プ28をレジスト29から剥がした後に、図18(c) に
示すように、レジスト29を溶剤によって除去する。
【0053】これにより、バンプ電極26の整形から基
板の研削までの工程が終了する。以上のように、本実施
形態では、保護テープ28の貼り付けの前にバンプ電極
26とカバー膜24をレジスト29により覆うようにし
たので、第4実施形態と同様に、基板研削の際にシリコ
ン基板21にかかる応力はバンプ電極26に集中するこ
とはなく、シリコン基板21に割れが生じる確率は極め
て低くなる。
【0054】また、フラックスの代わりに使用されるレ
ジスト29は、粘性を高くしたり、ベークにより硬化す
ることが可能なので、バンプ電極26に加わる圧力を分
散することができ、基板割れの確率を低くすることがで
きる。なお、バンプ電極の代わりに、第1実施形態で説
明した半田以外の材料よりなるバンプ電極を用いてもよ
い。 (第6の実施の形態)本実施形態では、新たな構造の保
護テープを用いてシリコン基板の裏面を研削・研磨する
ことについて説明する。
【0055】その保護テープは、図19に示すように、
ガラスのような紫外線透過性の材料からなる基材層30
aの一面の全体に30μmと薄い第1の接着層30bが
塗布され、さらに、シリコン基板の縁部に対向する部分
にバンプ電極よりも厚い環状の第2の接着層30bが塗
布されている。第1及び第2の接着層としては、紫外線
(UV)硬化型テープ、例えば(株)古河電工製の商品
名SB−TY−Bを使用する。また、バンプ電極の高さ
は70μm〜200μmの場合には、第2の接着層30
bの厚さを例えば200μmとする。
【0056】そのような保護テープ30を用意し、図2
0(a) に示すように、その第2の接着層30bをシリコ
ン基板31の周囲に貼り付ける。そのシリコン基板31
の上には絶縁膜(不図示)を介して複数のパッド32が
形成され、それらのパッド32上には半田等のバンプ電
極33が形成されている。
【0057】次に、図20(b) に示すように、シリコン
基板31のうちの保護テープ30に覆われていない面を
砥石10によって研削・研磨して例えば350μm以下
に薄くする。この研削・研磨の際に、砥石10によって
直径200mmのシリコン基板31の全体に例えば10
kgの重さがかかるので、その押圧力によってバンプ電
極33がシリコン基板31に押圧される。
【0058】このため、複数のバンプ電極33の高さに
不揃いが生じている場合には、その押圧力によって高い
バンプ電極33がつぶされるので、複数のバンプ電極3
3の高さがほぼ揃えられることになる。この場合、保護
テープ30の基材層30aは硬いので、バンプ電極33
が形成されていないシリコン基板31の周縁にも力が加
わるので、バンプ電極33の加わる押圧力は従来よりも
軽減される。
【0059】そのような素子形成面を保護テープ30に
よって覆った状態で、シリコン基板31の研磨を終了す
る。その後に、図20(c) に示すように、基材層30a
を透過させて第1及び第2の接着層30b、30cにU
V光を照射して硬化すると、図20(d) に示すように、
それらの接着層30b、30cはシリコン基板31から
容易に剥がれる。
【0060】上記した例では、保護テープ30の基材層
30aを紫外線(UV)を透過する材料から構成し、さ
らに接着層30b、30cをUV硬化型の材料から構成
したが、このような構造を採用しなくてもよい。例え
ば、保護テープ30の基材層30aをPET、PPなど
のロックウェル硬度M88以上の硬い樹脂から構成し、
接着層30b、30cをアクリル系材料から構成しても
よい。このような材料を採用する場合には図20(c) に
示した紫外線照射工程は省略される。
【0061】なお、保護テープの第1の接着層30bを
省いてもよい。 (第7の実施の形態)図21は、本発明の第7実施形態
に係る半導体基板研削とバンプ電極形成の工程を示す側
面図である。まず、図21(a) に示すように、バンプ電
極が形成されていないシリコン基板41のうちの半導体
素子が形成されている側の面を保護テープ42で覆う。
この保護テープ42は、基材層42aと接着層42bを
有しており、第1実施形態の保護テープと同じ構造を採
用してもよいし、従来使用されている構造の保護テープ
と同じ構造であってもよい。
【0062】そして、シリコン基板41のうち保護テー
プ42とは逆の面を砥石10により研削・研磨してシリ
コン基板41を薄くする。次に、図21(b) に示すよう
に、紫外線硬化材料よりなる接着層43aが塗布された
基材層43bを有する支持テープ(ウェハサポートテー
プ)43をシリコン基板41の研削面上に貼り付ける。
【0063】この後に、図21(c) に示すように、保護
テープ42を剥離する。次に、図21(d) に示すよう
に、従来方法又は第1〜第3実施形態のいずれかの方法
により、シリコン基板41の素子形成面にバンプ電極
(突起電極)44を形成する。続いて、紫外線を支持テ
ープ43に照射して接着層43aを硬化させた後に、図
21(e) に示すように、支持テープ43をシリコン基板
41から剥離する。
【0064】以上のような工程によれば、シリコン基板
41の研削面に支持テープ43が貼り付けられた状態で
シリコン基板41を工程に流すので、シリコン基板41
が補強され、割れたり欠けたりし難くなる。なお、上記
した各実施形態におけるシリコン基板の研削は、バック
グラインド法、ケミカルエッチング法等を採用する。 {付 記} (1)半導体基板上の絶縁膜の上に形成された電極パッ
ドと、前記絶縁膜の上に形成されて前記電極パッドを露
出させる開口を有する絶縁性カバー膜と、基材層とその
上に塗布されたレジスト層とを有し、該レジスト層を前
記半導体基板側に向けた状態で、前記カバー膜の上と前
記開口内を覆う保護テープとを有することを特徴とする
半導体装置。 (2)前記金属膜は、多層構造であることを特徴とする
(1)に記載の半導体装置。(3)前記基材層は、前記
レジスト層の感光を防止する材料から構成されることを
特徴とする(1)に記載の半導体装置。 (4)半導体基板上の絶縁膜の上に電極パッドを形成す
る工程と、前記絶縁膜と前記電極パッドの上に絶縁性カ
バー膜を形成する工程と、前記電極パッドを露出させる
開口を前記絶縁性カバー膜に形成する工程と、基材層と
その上に塗布されたレジスト層とを有する保護テープを
用意し、該レジスト層を貼り付け面として、前記保護テ
ープを前記カバー膜の上に直接又は間接に貼り付けて前
記カバー膜と前記開口を覆う工程と、前記半導体基板の
うち前記絶縁膜とは反対側の面を研削して薄くする工程
と、前記保護テープのうちの前記基材層を前記レジスト
層から剥離する工程とを有することを特徴とする半導体
装置の製造方法。 (5)前記レジスト層を露光、現像して前記開口の上に
突起電極形状又は配線形状の窓を形成する工程と、前記
窓を通して導電膜を形成することにより、前記電極パッ
ドに電気的に接続される突起電極又は配線を形成する工
程をさらに有することを特徴とする(4)に記載の半導
体装置の製造方法。 (6)前記突起電極は、加熱により略球形に変形される
ことを特徴とする(5)に記載の半導体装置の製造方
法。 (7)前記保護テープを貼り付ける前に、前記電極パッ
ドと前記絶縁膜の上に金属膜を形成する工程と、前記レ
ジスト層を露光、現像して前記開口を通る配線形状にす
る工程と、前記レジスト層に覆われない部分の前記金属
膜をエッチングして配線を形成する工程とをさらに有す
ることを特徴とする(4)に記載の半導体装置の製造方
法。 (8)前記基材層は、前記レジスト層の感光を防止する
材料から構成されていることを特徴とする(4)に記載
の半導体装置の製造方法。 (9)前記基材層が、前記レジスト層の感光を防止でき
ない材料から構成されている場合に、前記半導体基板の
研削は、前記レジスト層を感光させない光が照射されて
いる室内か暗室内で行われることを特徴とする(4)に
記載の半導体装置の製造方法。 (10)前記金属膜の形成は、材料の異なる金属を複数
層形成する工程であることを特徴とする(4)に記載の
半導体装置の製造方法。 (11)半導体基板の上に突起電極を形成する工程と、
前記突起電極を覆うフラックス又はレジストを前記半導
体基板の上に塗布する工程と、前記フラックス又は前記
レジストの上に保護テープを貼る工程と、前記シリコン
基板のうち前記保護テープと反対側の面を研削する工程
とを有することを特徴とする半導体装置の製造方法。 (12)前記保護テープを貼る前に前記突起電極及び前
記フラックスを加熱する工程をさらに有することを特徴
とする(11)に記載の半導体装置の製造方法。 (13)前記レジストを前記半導体基板の上に塗布する
前に、フラックスを前記半導体基板の上に塗布し、該フ
ラックス及び前記突起電極を加熱した後に、該フラック
スを除去する工程をさらに有することを特徴とする(1
1)に記載の半導体装置の製造方法。 (14)前記レジストは、500CP以上の粘度を有す
る材料からなることを特徴とする(11)に記載の半導
体装置の製造方法。 (15)前記レジストは、前記保護テープが貼りつけら
れる前にベークされることを特徴とする(11)に記載
の半導体装置の製造方法。 (16)半導体基板の上に突起電極を形成する工程と、
前記半導体基板の周縁に対応した部分に他の領域よりも
突出する接着層を基材層の上に形成してなる保護テープ
を用意し、該接着層を前記半導体基板の該周縁に貼る工
程と、前記シリコン基板のうち前記保護テープと反対側
の面を研削する工程とを有することを特徴とする半導体
装置の製造方法。 (17)前記基材層は、ロックウェル硬度M88以上で
あることを特徴とする(16)に記載の半導体装置の製
造方法。 (18)前記基材層は、PET又はガラスから構成され
ていることを特徴とする(17)に記載の半導体装置の
製造方法。 (19)前記基材層は紫外線透過材料から構成され、前
記接着層は紫外線硬化材から構成されており、前記半導
体基板の研削を終了した後に、前記接着層に紫外線を照
射して硬化させる工程をさらに有することを特徴とする
(16)に記載の半導体装置の製造方法。
【0065】
【発明の効果】以上述べたように本発明の半導体装置に
よれば、基材層とこれに塗布されたレジスト層から構成
された保護テープによって半導体基板の一面を覆うよう
にしたので、半導体基板の他面(裏面)の研磨を終えた
後に、保護テープの基材層のみを剥離することにより残
ったレジスト層をそのままパターニングに使用すると、
半導体基板上へのレジスト塗布工程を省略することがで
きる。
【0066】また、本発明の半導体装置の製造方法によ
れば、基材層とこれに塗布されたレジスト層から構成さ
れた保護テープによって半導体基板の一面を覆った後
に、半導体基板の他面(裏面)を研削し、ついで保護テ
ープの基材層をレジスト層から剥離し、その後に、レジ
スト層を露光、現像してバンプ電極形成や配線形成のレ
ジストパターンを形成するようにしたので、レジスト塗
布の手間が省け、スループットが向上するばかりでな
く、レジスト層を溶剤によりほぼ完全に除去することが
容易なので、半導体基板の汚染を防止できる。さらに、
剥離された基材層上には従来のような接着剤が存在しな
いので、再利用が可能になり廃棄量を減らすことができ
る。
【0067】また、別の発明によれば、半導体基板の裏
面を研削する際に、それと反対側の面に形成された突起
電極の間にフラックス又はレジストを塗布するように
し、さらにその上に保護テープを貼るようにしたので、
半導体基板を研削する際に、保護テープの押圧力は突起
電極のみならずフラックス又はレジストにも加わって分
散され、半導体基板の割れを防止することができる。
【0068】更に別の発明によれば、半導体基板の一面
を保護テープで覆った状態でその他面を研削した後に、
その他面に支持テープ(サポートテープ)を貼り付けた
状態で、保護テープを剥離し、さらに、その一面に突起
電極を形成するようにしたので、サポートテープによっ
て補強された半導体基板は、突起電極を形成する際の基
板の割れを防止できる。
【図面の簡単な説明】
【図1】従来の半導体基板の研削方法を示す斜視図であ
る。
【図2】従来の半導体装置の第1のバンプ電極形成工程
を示す断面図である。
【図3】従来の半導体装置の第1のバンプ電極形成工程
を示す断面図である。
【図4】本発明の第1実施形態に係る半導体基板の研削
・研磨工程を示す断面図(その1)である。
【図5】本発明の第1実施形態に係る半導体基板の研削
・研磨工程を示す断面図(その2)である。
【図6】本発明の第1実施形態に係る半導体基板の研削
・研磨工程を示す断面図(その3)である。
【図7】本発明の第1実施形態に係る半導体基板の研削
・研磨工程を示す断面図(その4)である。
【図8】本発明の実施形態に使用される保護テープの断
面図である。
【図9】本発明の実施形態におけるシリコン基板の研磨
状態を示す図である。
【図10】本発明の第2実施形態に係る半導体基板の研
削・研磨工程を示す断面図(その1)である。
【図11】本発明の第2実施形態に係る半導体基板の研
削・研磨工程を示す断面図(その2)である。
【図12】本発明の第3実施形態に係る半導体装置の上
面図である。
【図13】本発明の第3実施形態に係る半導体基板の研
磨・研削工程を示す断面図(その1)である。
【図14】本発明の第3実施形態に係る半導体基板の研
磨・研削工程を示す断面図(その2)である。
【図15】本発明の第4実施形態に係る半導体基板の研
磨・研削工程を示す断面図(その1)である。
【図16】本発明の第4実施形態に係る半導体基板の研
磨・研削工程を示す断面図(その2)である。
【図17】本発明の第5実施形態に係る半導体基板の研
磨・研削工程を示す断面図(その1)である。
【図18】本発明の第5実施形態に係る半導体基板の研
磨・研削工程を示す断面図(その2)である。
【図19】本発明の第6、第7実施形態に使用される保
護テープを示す斜視図である。
【図20】本発明の第6実施形態に係る半導体基板の研
磨・研削工程を示す断面図である。
【図21】本発明の第7実施形態に係る半導体基板の研
磨・研削工程を示す断面図である。
【符号の説明】
1…シリコン基板(半導体基板)、2…絶縁膜、3…電
極パッド、4…カバー膜、5…第1の金属膜、6…第2
の金属膜、7…保護テープ、7a…レジスト層、7b…
基材層、8,9…バンプ電極、10…研磨盤、11…露
光マスク、12…引出配線、12a…金属膜、13…バ
ンプ電極(突起電極)、21…シリコン基板(半導体基
板)、22…絶縁膜、23…電極パッド、24…カバー
膜、25…金属膜、26…バンプ電極(突起電極)、2
7…フラックス、28…保護テープ、29…レジスト、
30…保護テープ、30a…基材層、30b,30c…
接着層、31…シリコン基板(半導体基板)、32…電
極パッド、33…バンプ電極(突起電極)、41…シリ
コン基板(半導体基板)、42…保護テープ、43…支
持テープ、44…バンプ電極(突起電極)。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 英二 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 牧野 豊 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 5F033 HH07 HH11 HH13 HH14 HH18 JJ01 JJ07 JJ11 JJ13 JJ14 JJ18 MM05 MM08 PP26 PP27 PP28 QQ00 QQ08 QQ09 QQ27 QQ30 QQ37 QQ47 QQ54 QQ73 QQ75 RR04 XX33

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上の絶縁膜の上に形成された電
    極パッドと、 前記絶縁膜の上に形成されて前記電極パッドを露出させ
    る開口を有する絶縁性カバー膜と、 基材層とその上に塗布されたレジスト層とを有し、該レ
    ジスト層を前記半導体基板側に向けた状態で、前記カバ
    ー膜の上と前記開口内を覆う保護テープとを有すること
    を特徴とする半導体装置。
  2. 【請求項2】前記絶縁性カバー膜の下には、前記電極パ
    ッドと前記絶縁膜を覆う金属膜が形成されていることを
    特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】半導体基板上の絶縁膜の上に電極パッドを
    形成する工程と、 前記絶縁膜と前記電極パッドの上に絶縁性カバー膜を形
    成する工程と、 前記電極パッドを露出させる開口を前記絶縁性カバー膜
    に形成する工程と、 基材層とその上に塗布されたレジスト層とを有する保護
    テープを用意し、該レジスト層を貼り付け面として、前
    記保護テープを前記カバー膜の上に直接又は間接に貼り
    付けて前記カバー膜と前記開口を覆う工程と、 前記半導体基板のうち前記絶縁膜とは反対側の面を研削
    して薄くする工程と、 前記保護テープのうちの前記基材層を前記レジスト層か
    ら剥離する工程とを有することを特徴とする半導体装置
    の製造方法。
  4. 【請求項4】前記レジスト層を露光、現像して前記開口
    の上に突起電極形状又は配線形状の窓を形成する工程
    と、 前記窓を通して導電膜を形成することにより、前記電極
    パッドに電気的に接続される突起電極又は配線を形成す
    る工程をさらに有することを特徴とする請求項3に記載
    の半導体装置の製造方法。
  5. 【請求項5】前記保護テープを貼り付ける前に、前記電
    極パッドと前記絶縁膜の上に金属膜を形成する工程と、 前記突起電極を形成した後に、前記突起電極又は前記配
    線をマスクに使用して前記金属膜をエッチングする工程
    とをさらに有することを特徴とする請求項4に記載の半
    導体装置の製造方法。
  6. 【請求項6】半導体基板の上に突起電極を形成する工程
    と、 前記突起電極を覆うフラックス又はレジストを前記半導
    体基板の上に塗布する工程と、 前記フラックス又は前記レジストの上に保護テープを貼
    る工程と、 前記シリコン基板のうち前記保護テープと反対側の面を
    研削する工程とを有することを特徴とする半導体装置の
    製造方法。
  7. 【請求項7】半導体基板の上に突起電極を形成する工程
    と、 前記半導体基板の周縁に対応した部分に他の領域よりも
    突出する接着層を基材層の上に形成してなる保護テープ
    を用意し、該接着層を前記半導体基板の該周縁に貼る工
    程と、 前記シリコン基板のうち前記保護テープと反対側の面を
    研削する工程とを有することを特徴とする半導体装置の
    製造方法。
  8. 【請求項8】前記保護テープの前記基材委層のうち前記
    接着層に囲まれた領域には前記接着層よりも薄い別の接
    着層が形成されていることを特徴とする請求項7に記載
    の半導体装置の製造方法。
  9. 【請求項9】前記基材層又は前記別の接着層からの記接
    着層の厚さは、前記突起電極の高さと同じかそれよりも
    厚いことを特徴とする請求項7に記載の半導体装置の製
    造方法。
  10. 【請求項10】半導体基板のうち素子形成面の上に直接
    又は間接的に保護テープを貼る工程と、 前記半導体基板のうち前記保護テープと反対側の裏面を
    研削する工程と、 基材層に紫外線硬化型接着層を形成してなる支持テープ
    を前記半導体基板の前記裏面に貼る工程と、 前記保護テープを前記半導体基板から剥離する工程と、 前記半導体基板の素子形成面の上に突起電極を形成する
    工程と、 前記紫外線硬化型接着層に紫外線を照射する工程とを有
    することを特徴とする半導体装置の製造方法。
JP2000002551A 2000-01-11 2000-01-11 半導体装置及びその製造方法 Pending JP2001196404A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000002551A JP2001196404A (ja) 2000-01-11 2000-01-11 半導体装置及びその製造方法
US09/594,155 US6462415B1 (en) 2000-01-11 2000-06-15 Semiconductor device as an object of thickness reduction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000002551A JP2001196404A (ja) 2000-01-11 2000-01-11 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001196404A true JP2001196404A (ja) 2001-07-19

Family

ID=18531646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000002551A Pending JP2001196404A (ja) 2000-01-11 2000-01-11 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US6462415B1 (ja)
JP (1) JP2001196404A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019830A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体装置の製造方法
JP2005294623A (ja) * 2004-04-01 2005-10-20 Disco Abrasive Syst Ltd ウェーハの加工方法
US7037758B2 (en) 2002-08-22 2006-05-02 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, circuit board and electronic apparatus
JP2007266191A (ja) * 2006-03-28 2007-10-11 Nec Electronics Corp ウェハ処理方法
JP2008166340A (ja) * 2006-12-27 2008-07-17 Casio Comput Co Ltd 半導体装置の製造方法
US7402503B2 (en) 2004-07-12 2008-07-22 Seiko Epson Corporation Dicing sheet, manufacturing method thereof, and manufacturing method of semiconductor apparatus
JP2008251781A (ja) * 2007-03-30 2008-10-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8044511B2 (en) 2004-07-29 2011-10-25 Kyocera Corporation Function element and function element mounting structure
JP2013211439A (ja) * 2012-03-30 2013-10-10 Lintec Corp 表面保護用シート
JP2013232449A (ja) * 2012-04-27 2013-11-14 Disco Abrasive Syst Ltd ウエーハの分割方法
JP2013247134A (ja) * 2012-05-23 2013-12-09 Disco Abrasive Syst Ltd 保護テープ
JP2014067970A (ja) * 2012-09-27 2014-04-17 Disco Abrasive Syst Ltd 表面保護部材および加工方法
US9299606B2 (en) 2013-11-29 2016-03-29 International Business Machines Corporation Fabricating pillar solder bump
WO2016063917A1 (ja) * 2014-10-23 2016-04-28 リンテック株式会社 表面保護用シート
DE102004044945B4 (de) * 2003-09-26 2016-12-08 Disco Corp. Verfahren zum Verarbeiten eines Wafers

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436816B1 (en) * 1998-07-31 2002-08-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
KR100411256B1 (ko) * 2001-09-05 2003-12-18 삼성전기주식회사 웨이퍼 연마공정 및 이를 이용한 웨이퍼 후면 처리방법
JP4447280B2 (ja) 2003-10-16 2010-04-07 リンテック株式会社 表面保護用シートおよび半導体ウエハの研削方法
DE10355508B4 (de) * 2003-11-27 2006-07-06 Infineon Technologies Ag Ultradünne Halbleiterschaltung mit Kontakt-Bumps sowie zugehöriges Herstellungsverfahren
DE102005005749A1 (de) * 2005-02-07 2006-08-17 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zur Herstellung desselben
DE102006000687B4 (de) 2006-01-03 2010-09-09 Thallner, Erich, Dipl.-Ing. Kombination aus einem Träger und einem Wafer, Vorrichtung zum Trennen der Kombination und Verfahren zur Handhabung eines Trägers und eines Wafers
US20080160751A1 (en) * 2006-12-28 2008-07-03 Mengzhi Pang Microelectronic die including solder caps on bumping sites thereof and method of making same
CN101589468A (zh) * 2007-01-17 2009-11-25 Nxp股份有限公司 具有通过衬底的通路孔的系统级封装
JP2010062170A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置およびその製造方法
EP2402981B1 (de) 2009-03-18 2013-07-10 EV Group GmbH Vorrichtung und Verfahren zum Ablösen eines Wafers von einem Träger
EP2706562A3 (de) 2009-09-01 2014-09-03 EV Group GmbH Vorrichtung und Verfahren zum Ablösen eines Halbleiterwafers von einem Trägersubstrat mittels Kippens eines Filmrahmens
EP2381464B1 (de) 2010-04-23 2012-09-05 EV Group GmbH Vorrichtung und Verfahren zum Ablösen eines Produktsubstrats von einem Trägersubstrat
DE102012101237A1 (de) * 2012-02-16 2013-08-22 Ev Group E. Thallner Gmbh Verfahren zum temporären Verbinden eines Produktsubstrats mit einem Trägersubstrat
JP5926632B2 (ja) * 2012-06-28 2016-05-25 株式会社ディスコ 半導体チップの樹脂封止方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
US4880708A (en) * 1988-07-05 1989-11-14 Motorola, Inc. Metallization scheme providing adhesion and barrier properties
KR940010510B1 (ko) * 1988-11-21 1994-10-24 세이꼬 엡슨 가부시끼가이샤 반도체 장치 제조 방법
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
JP3413020B2 (ja) * 1996-07-17 2003-06-03 株式会社東芝 半導体装置の製造方法
JPH10125685A (ja) * 1996-10-16 1998-05-15 Casio Comput Co Ltd 突起電極およびその形成方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037758B2 (en) 2002-08-22 2006-05-02 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, circuit board and electronic apparatus
JP2005019830A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体装置の製造方法
DE102004044945B4 (de) * 2003-09-26 2016-12-08 Disco Corp. Verfahren zum Verarbeiten eines Wafers
JP2005294623A (ja) * 2004-04-01 2005-10-20 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4647228B2 (ja) * 2004-04-01 2011-03-09 株式会社ディスコ ウェーハの加工方法
US7402503B2 (en) 2004-07-12 2008-07-22 Seiko Epson Corporation Dicing sheet, manufacturing method thereof, and manufacturing method of semiconductor apparatus
US8044511B2 (en) 2004-07-29 2011-10-25 Kyocera Corporation Function element and function element mounting structure
JP2007266191A (ja) * 2006-03-28 2007-10-11 Nec Electronics Corp ウェハ処理方法
JP2008166340A (ja) * 2006-12-27 2008-07-17 Casio Comput Co Ltd 半導体装置の製造方法
JP2008251781A (ja) * 2007-03-30 2008-10-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2013211439A (ja) * 2012-03-30 2013-10-10 Lintec Corp 表面保護用シート
JP2013232449A (ja) * 2012-04-27 2013-11-14 Disco Abrasive Syst Ltd ウエーハの分割方法
JP2013247134A (ja) * 2012-05-23 2013-12-09 Disco Abrasive Syst Ltd 保護テープ
JP2014067970A (ja) * 2012-09-27 2014-04-17 Disco Abrasive Syst Ltd 表面保護部材および加工方法
US9299606B2 (en) 2013-11-29 2016-03-29 International Business Machines Corporation Fabricating pillar solder bump
US9508594B2 (en) 2013-11-29 2016-11-29 International Business Machines Corporation Fabricating pillar solder bump
WO2016063917A1 (ja) * 2014-10-23 2016-04-28 リンテック株式会社 表面保護用シート
JPWO2016063917A1 (ja) * 2014-10-23 2017-08-03 リンテック株式会社 表面保護用シート
TWI688477B (zh) * 2014-10-23 2020-03-21 日商琳得科股份有限公司 表面保護用膜片

Also Published As

Publication number Publication date
US6462415B1 (en) 2002-10-08

Similar Documents

Publication Publication Date Title
JP2001196404A (ja) 半導体装置及びその製造方法
US5492863A (en) Method for forming conductive bumps on a semiconductor device
JP4343286B2 (ja) 半導体装置の製造方法
US7811857B2 (en) Method of manufacturing semiconductor device
TW201742216A (zh) 半導體裝置之製造方法、覆晶型半導體裝置之製造方法、半導體裝置及覆晶型半導體裝置
US6767761B2 (en) Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
JP2003347441A (ja) 半導体素子、半導体装置、及び半導体素子の製造方法
US7105457B2 (en) Semiconductor device manufacturing method and apparatus used in the semiconductor device manufacturing method
US7141487B2 (en) Method for ultra thinning bumped wafers for flip chip
WO2012059004A1 (zh) 芯片封装方法
JPH09199506A (ja) 半導体素子のバンプ形成方法
JP2005303214A (ja) 半導体ウェーハの研削方法
TWI239608B (en) Semiconductor device and the manufacturing method thereof, and semiconductor wafer
JP2002203869A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
US6426283B1 (en) Method for bumping and backlapping a semiconductor wafer
JP3481899B2 (ja) 半導体装置の製造方法
JP3727939B2 (ja) 半導体装置の製造方法
JP2002299500A (ja) チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ
US20060148232A1 (en) Method for fabricating module of semiconductor chip
KR100700395B1 (ko) 반도체 장치의 제조 방법
JP4461628B2 (ja) 半導体パッケージの製造方法
JP2004327724A (ja) 半導体装置及びその製造方法
US20090061614A1 (en) Method for forming bumps on under bump metallurgy
JP2012169411A (ja) 半導体装置の製造方法
JP2008130705A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060703

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060927

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061121