JPH09199506A - 半導体素子のバンプ形成方法 - Google Patents

半導体素子のバンプ形成方法

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JPH09199506A
JPH09199506A JP8047767A JP4776796A JPH09199506A JP H09199506 A JPH09199506 A JP H09199506A JP 8047767 A JP8047767 A JP 8047767A JP 4776796 A JP4776796 A JP 4776796A JP H09199506 A JPH09199506 A JP H09199506A
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JP
Japan
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solder
semiconductor device
bump
adhesive
forming method
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JP8047767A
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English (en)
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Tetsuo Sato
哲夫 佐藤
Yoshihiro Ishida
芳弘 石田
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Publication date
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Priority to US08/860,857 priority patent/US6066551A/en
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Priority to KR1019970704145A priority patent/KR100418059B1/ko
Priority to PCT/JP1996/002871 priority patent/WO1997018584A1/ja
Priority to TW085112198A priority patent/TW328146B/zh
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Abstract

(57)【要約】 【課題】 簡単な工程で信頼性の高いバンプ形成した半
導体素子を得る。 【解決手段】 半導体素子のパッド電極上に粘着剤を付
与する粘着剤処理工程、粘着剤を付与した部分に一又は
二以上のはんだ粒子を付着させるはんだ粒子付着工程、
及びはんだ粒子を溶融してバンプを形成するはんだ溶融
工程とを有する半導体素子のバンプ形成方法であって、
前記はんだ粒子を加熱溶融してバンプを形成する工程に
おいて、バンプ内に金属コアを介在させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フリップチップ方
式等の半導体素子において、パッド電極上に形成される
バンプの形成方法に関する。
【０００２】
【従来の技術】ボンディングをフリップチップ方式で行
なう半導体素子にあってはパッド電極上にはんだバンプ
が形成してある。このはんだバンプの形成方法として
は、蒸着法，電解メッキ法，スタッドバンプ法等が従来
より採用されているが、蒸着法は最近のウェハーの大口
径化、バンプピッチや形状の細密化に対して精度に問題
があり、またスタッドバンプ法はコストが高いために試
作的にのみ使われており、量産的には近年、電解メッキ
法が蒸着法に変わって主流になりつつある。
【０００３】図１７は電解メッキ法で形成した従来のバ
ンプを示す図である。同図において、１はウェハー、２
はアルミニウムのパッド電極、３はパッシベーション
膜、１００は電解メッキバンプで、１０１は下地金属
膜、１０２は銅コア、１０３ははんだバンプである。こ
のバンプにおいては、半導体素子のパッド電極と電気接
続の信頼性を確保するため、ウェハー１上に真空蒸着法
でアルミニウム、クロム、銅を蒸着して下地金属膜１０
１を形成する。その後、メッキレジストを塗布し、アル
ミニウムのパッド電極部２を開口し、下地金属膜１０１
を共通電極として銅の電解メッキを行なって銅コア１０
２を形成し、その後はんだの電解メッキを行なう。次い
で、メッキレジストを剥離し、バンプ部の下地金属膜１
０１を残した状態で他の下地金属膜をエッチングし、フ
ラックスを塗布して窒素雰囲気のリフロー炉ではんだを
溶融して電解メッキバンプ１００を完成させている。
【０００４】
【発明が解決しようとする課題】しかしながら、この電
解メッキ法によるはんだバンプの形成にも次のような問
題がある。第１に、フォトレジストの形成工程、下地金
属膜の形成工程で使用する装置が高額でしかも取り扱う
ウェハーのサイズが限定されるため、ウェハーサイズが
違うと切り替えに時間がかかったり、仕様外のサイズを
扱うことができなかった。このため、この方法ではコス
ト高になるとともに、ウェハーでないチップ単位のバン
プ形成が不可能であった。
【０００５】また第２に、はんだバンプを基板にボンデ
ィングする際、はんだバンプが潰れて半導体素子の側面
とショートしてしまうことを防止するため、約２０μｍ
の銅コアを下地金属膜にメッキしている。このため、銅
が剛体でしかも下地金属膜と強固に密着してしまうこと
から、チップサイズが大型になるにつれて加熱、冷却の
温度変化が加わると、半導体素子が伸縮して、銅コアが
シリコン基板に応力を与え、界面剥離して接続が切れた
り、シリコンにクラックが入ったりするなどして、信頼
性に問題があった。
【０００６】また第３に、下地金属膜のエッチング工程
があり、例えば下地金属膜としてアルミニウム，クロ
ム，銅を使用した場合、鉛と錫をアタックせずに下地金
属膜をエッチングすることは困難であったし、エッチン
グ量，時間の管理も難しかった。
【０００７】一方、最近において、メッキによらずに電
子部品のリードや、回路基板の露出パターン上にはんだ
を塗布する技術が特開平０７−０７４４５９号公報で提
案されている。しかし、この技術を半導体素子のパッド
電極のバンプ形成に応用する具体的な技術についてはま
だ開発されていない。さらに、この技術によってバンプ
を形成する際、基板へのボンディング時にはんだバンプ
が潰れないようにする技術を付加する点についても一切
開示がなされていない。
【０００８】本発明は上記の諸事情に鑑みてなされたも
のであり、簡単な工程で信頼性の高い製品を得ることの
できる半導体素子のバンプ形成方法の提供を目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１記載の半導体素子のバンプ形成方
法は、半導体素子のパッド電極上に粘着剤を付与する粘
着剤処理工程、粘着剤を付与した部分に一又は二以上の
はんだ粒子を付着させるはんだ粒子付着工程、及びはん
だ粒子を溶融してバンプを形成するはんだ溶融工程とを
有する方法としてある。
【００１０】本発明の請求項２記載の半導体素子のバン
プ形成方法は、半導体素子のパッド電極上に無電解メッ
キを行なうメッキ工程、無電解メッキ部分に粘着剤を付
与する粘着剤処理工程、粘着剤を付与した部分に一又は
二以上のはんだ粒子を付着させるはんだ粒子付着工程、
及びはんだ粒子を溶融してバンプを形成するはんだ溶融
工程とを有する方法としてある。
【００１１】本発明の請求項３記載の半導体素子のバン
プ形成方法は、前記はんだ粒子を溶融してバンプを形成
する工程において、バンプ内に金属コアを介在させる方
法としてある。
【００１２】本発明の請求項４記載の半導体素子のバン
プ形成方法は、前記金属コアを、あらかじめ一部又は全
部のはんだ粒子内に少なくとも一つ混入させておくこと
により、はんだ溶融工程時にバンプ内に介在させる方法
としてある。
【００１３】本発明の請求項５記載の半導体素子のバン
プ形成方法は、前記金属コアを、はんだ粒子と混合させ
て粘着剤を付与した部分に付着させることにより、はん
だ溶融工程時にバンプ内に介在させる方法としてある。
【００１４】本発明の請求項６記載の半導体素子のバン
プ形成方法は、前記金属コアを、はんだ粒子付着工程と
別個独立した粘着剤処理工程及び金属コア付着工程で電
極部分に付着させることにより、はんだ溶融工程時にバ
ンプ内に介在させる方法としてある。
【００１５】本発明の請求項７記載の半導体素子のバン
プ形成方法は、前記請求項１〜６のいずれかに記載した
半導体素子のバンプ形成方法において、粘着剤処理工程
とはんだ粒子のみの付着工程及びはんだ溶融工程を少な
くとも一回付加した方法としてある。
【００１６】本発明の請求項８記載の半導体素子のバン
プ形成方法は、はんだ粒子内に混入された金属コアの直
径を、はんだ粒子の膜厚より小さくした方法としてあ
る。
【００１７】本発明の請求項９記載の半導体素子のバン
プ形成方法は、粘着剤処理工程とはんだ粒子付着工程及
びはんだ溶融工程が、高温はんだ粘着剤処理工程と高温
はんだ粒子付着工程及び高温はんだ溶融工程、並びに、
低温はんだ粘着剤処理工程と低温はんだ粒子付着工程及
び低温はんだ溶融工程からなる方法としてある。この場
合において、高温はんだ粘着剤処理工程と高温はんだ粒
子付着工程及び高温はんだ溶融工程を行なった後に、低
温はんだ粘着剤処理工程と低温はんだ粒子付着工程及び
低温はんだ溶融工程を行なうことが好ましく、このよう
にすると高温はんだが金属コアとして機能する。
【００１８】また、必要に応じ、本発明の半導体素子の
バンプ形成方法は、半導体素子が三箇所以上にパッド電
極を有する場合において、少なくとも三箇所のパッド電
極に金属コアを介在させたバンプを形成する方法として
ある。この場合において、少なくとも三箇所のパッド電
極は予めその位置を定めておくことが好ましく、さらに
は、三箇所又は四箇所のパッド電極を半導体素子の四隅
のパッド電極とすることが好ましい。
【００１９】また、ウェハー状態あるいはチップ状態に
ある半導体素子に前記方法でバンプを形成するようにし
てあり、さらに、半導体素子が、チップ状態にある場合
には、パレット上に接着剤で保持するようにしてある。
【００２０】そして、パレット上に保持されているチッ
プ状態にある半導体素子を、パレットから剥離してトレ
イ上に整列させる場合において、チップ状態にある半導
体素子をパレットから剥離する際、接着剤の接着性を熱
によって低下させるか、あるいは、光によって低下させ
るようにしてある。
【００２１】
【本発明の実施の形態】以下、本発明の実施形態につい
て図面を用いて説明する。まず、本発明の第１実施形態
を図１及び図２によって説明する。図１は工程図、図２
（ａ）〜（ｆ）は主要工程における電極部の断面図を示
している。図１における前処理工程Ｓ１では、図２
（ａ）に示すようにウェハー１上に完成された半導体素
子のアルミニウムのパッド電極２の酸化膜を除去する。
次いで、活性化処理工程Ｓ２ではパッド電極２上に選択
的にニッケルを無電解メッキするための活性化処理を行
なう。そして、無電解ニッケルメッキ工程Ｓ３では、図
２（ｂ）に示すようにパッド電極２上に金属としてのニ
ッケル膜１１を無電解メッキする。なお、３はパッシベ
ーション膜である。
【００２２】次に、粘着剤処理工程Ｓ４では、図２
（ｃ）に示すように、ウェハー１上に露出している金属
部分に選択的に粘着剤４を付与するためウェハー１を薬
剤槽に浸し、かつ、乾燥させる。そして、はんだ粒子付
着工程Ｓ５では、図２（ｄ）に示すように、はんだ粒子
１２をウェハー１上に振りかける。本実施形態の場合、
はんだ粒子１２の直径は約１００μｍである。その後、
後処理工程Ｓ６では、はんだ粒子を電極部に仮接着させ
るための加熱処理を行なった後、図２（ｅ）に示すよう
に、粘着剤４を付与した部分以外にあるはんだ粒子１２
を軽くブラッシングして除去する。これにより、粘着剤
４を付与した部分にあるはんだ粒子１２のみが残る。
【００２３】このようにして、ウェハー１の金属部分に
はんだ粒子１２を固定した後、フラックス塗布工程Ｓ７
でウェハー１の表面上にフラックスを塗布し、次いで、
はんだリフロー工程Ｓ８でリフロー炉の中を通すことに
より、図２（ｆ）に示すように、溶融したはんだ１４が
表面張力でボール状に丸まる。その後、洗浄及び乾燥を
行なった後検査工程Ｓ９で検査を行ない、ウェハー上に
はんだバンプ１０を完成させる。
【００２４】なお、はんだリフロー工程Ｓ８の後ではん
だの膜厚が不足している場合は、粘着剤処理工程Ｓ４に
戻り、以降の工程を繰り返す。本実施形態では、はんだ
粒子の直径を約１００μｍとして一つの電極に一個のは
んだ粒子を付着させるようにしたが、これに限定される
ことなく、例えば５０μｍ以下の複数のはんだ粒子を付
着させてもよい。
【００２５】次に、本発明の第２実施形態について説明
する。図３は第２実施形態で形成したはんだバンプの断
面図である。本発明の第２実施形態の方法は、図１にお
ける活性化処理工程Ｓ２と無電解ニッケルメッキ工程Ｓ
３を省略した以外は図１における工程と同じ工程で形成
してある。すなわち、ウェハー１の状態で前処理工程Ｓ
１を行なった後、直接粘着剤処理工程Ｓ４を行なってパ
ッド電極２上に粘着層を形成し、その後、はんだ粒子付
着工程Ｓ５，後処理工程Ｓ６，フラックス塗布工程Ｓ７
及びはんだリフロー工程Ｓ８を行なって、図３に示すよ
うな、はんだバンプ１０を形成したものである。この実
施形態のものはアルミニウム等のパッド電極金属に対す
る錫，鉛の拡散や金属間化合物等が許容できる場合に適
用できる。
【００２６】なお、前記した活性化処理工程Ｓ２と無電
解ニッケルメッキ工程Ｓ３を有する第１実施形態の方法
と、これら工程を有しない第２実施形態の方法は、以下
で説明する各実施形態に選択的に適用することができ
る。したがって、以下の各実施形態の説明で、第１又は
第２の実施形態方法の一方を用いている場合であって
も、この実施形態の方法に限定されるものではない。ま
た、無電解メッキは、ニッケルに限定されるものではな
く、例えば金，銅，クロムなどのメッキでもよく、さら
には、それらの多層あるいは混合メッキであってもよ
い。
【００２７】次に、本発明の第３実施形態について説明
する。図４は、第３実施形態の主要工程における電極部
の断面図を示している。この第３実施形態の方法も、図
１に示す工程にもとづいてバンプを形成するが、この実
施形態においては、図４（ａ）に示すように、ウェハー
１上に振りかけるはんだ粒子１２の内部に銅等の金属か
らなるボール状の金属コア１３を混入させてある。この
実施形態では、金属コア１３の直径は約２０μｍ、はん
だ粒子１２の直径を約１００μｍとしてある。このよう
に、金属コア１３の直径をはんだ粒子１２の膜厚（本実
施形態の膜厚は約３０μｍ）よりも小さくすると、金属
コア１３に対するはんだの量を十分確保することがで
き、あとではんだを補充する必要がなくなる。
【００２８】このようにして、ウェハー１の金属部分に
金属コア１３入りのはんだ粒子１２を粘着剤１４で固定
した後、フラックス塗布工程Ｓ７でウェハー１の表面上
にフラックスを塗布して、はんだリフロー工程Ｓ８でリ
フロー炉の中を通すことにより、金属コア１３を介在し
た状態で溶融したはんだが表面張力でボール状１４に丸
まり、図４（ｂ）に示すようはんだバンプ１０を形成す
る。
【００２９】なお、はんだ粒子として金属コア１３の混
入したものを用いた場合であっても、はんだリフロー工
程Ｓ８の後ではんだの膜厚が不足しているときは、粘着
剤処理工程Ｓ４に戻り、以降の工程を繰り返す。しか
し、この場合、はんだ粒子１２としては金属コア入りの
ものを用いる必要はないし、またはんだ粒子の直径は必
要膜厚に応じて決めればよい。
【００３０】図５は、第３実施形態の方法でバンプを形
成した半導体素子１ａを、回路基板２００の金メッキさ
れた接続電極２０２にボンディングした例で、金属コア
１３が半導体素子１ａと基板２００のスペーサとして機
能し、しかも金属コア１３がはんだ１４ａに包まれてお
り直接ニッケル膜１１に密着していないので、応力を緩
和し信頼性の優れた、しかもボンディングの容易な接続
を得られる。
【００３１】なお、はんだ粒子１２の内部に複数個の金
属コア１３を混入させておくこともでき、このようにす
ると、図６に示すようなはんだバンプ１４を得ることが
できる。
【００３２】図７，図８及び図９は、本発明の第４実施
形態を示すものである。図７は、この実施形態方法の工
程図であり、図８（ａ）〜（ｄ）は第一段階における主
要工程時の電極部の断面図を示し、図９（ａ）〜（ｃ）
は第二段階における主要工程の電極部の断面図を示して
いる。本実施形態の方法は、はんだ粒子に金属コアを混
合させて粘着剤に付着させはんだリフローする第一段階
の工程Ｓ１〜Ｓ８とはんだ粒子のみを粘着剤に付着させ
てはんだリフローする第二段階の工程Ｓ９〜Ｓ１４を有
している。
【００３３】第一段階では、図８（ａ）に示すように、
粘着剤処理工程Ｓ４を行ない、その後、図８（ｂ）に示
すように、粒子付着工程Ｓ５においてはんだ粒子１２と
金属コア１３を混合して粘着剤４に付着させる。この場
合におけるはんだ粒子１２と金属コア１３の混合の割合
はチップ単位のバンプ数によるが、ボンディングしたと
きにチップがほぼ平行となるような割合とする。その
後、図８（ｃ）に示すように、パッド電極部以外からは
んだ粒子１２と金属コア１３を除去した後処理工程Ｓ６
を行ない、次いでフラックス塗布工程Ｓ７を経て図８
（ｄ）に示すようにはんだリフロー工程Ｓ８を行なう。
【００３４】本実施形態方法における第二段階の各工程
は、金属コア１３に対してはんだ１４の膜厚が不足して
いる場合に行なわれ、図９（ａ）に示すように、第一段
階の工程で形成されたはんだバンプに粘着剤処理工程Ｓ
９で再度粘着剤を付与する。その後、はんだ粒子付着工
程Ｓ１０を経て後処理工程Ｓ１１を行ない、図９（ｂ）
に示すようにパッド電極部のみにはんだ粒子１２を付着
させる。その後さらに、フラックス塗布工程Ｓ１２を経
てはんだリフロー工程Ｓ１３を行ない図９（ｃ）に示す
ようなはんだバンプ１０を形成する。
【００３５】この第４実施形態の方法においても、第二
段階の工程一回だけでははんだが足りないときは、第二
段階の工程を繰り返す。また逆に、第一段階の各工程Ｓ
１〜Ｓ８ではんだバンプ１０が完成するときは、第二段
階の各工程Ｓ９〜Ｓ１３を省略することもできる。
【００３６】はんだバンプ１０内に金属コア１３を介在
させる方法としては、前記したように、はんだ粒子１２
の内部に金属コア１３を混入させておく方法、及びはん
だ粒子１２と金属コア１３を混合して供給する方法のほ
か、前記両方法を同時に行なう方法、金属コア１３を混
入してあるはんだ粒子と混入していないはんだ粒子を混
合して供給する方法、さらには、金属コア１３とはんだ
粒子１２を別個に供給する方法など、種々の方法があ
る。このうち、金属コア１３とはんだ粒子１２を別個に
供給する方法を、工程図で表わすと図１０に示すように
なり、図７における、はんだ粒子，金属コア付着工程Ｓ
５が、金属コアのみを付着する金属コア付着工程Ｓ５と
なるとともに、これにともなって、フラックス塗布工程
Ｓ７及びはんだリフロー工程Ｓ８が省略される。
【００３７】次に、本発明の第５実施形態について説明
する。図１１はこの実施形態方法の工程図であり、図１
２（ａ）〜（ｅ）は主要工程時における電極部の断面図
である。本実施形態の方法は、高温溶融はんだによって
はんだバンプの内層を形成し、その後低温溶融はんだに
よってはんだバンプの外層を形成している。
【００３８】前記した図１あるいは図７に示す工程と同
様の、前処理工程Ｓ１１，活性化処理工程Ｓ１２，無電
解ニッケル工程Ｓ１３を行なった後、図１２（ａ）に示
すように粘着剤４を付与する粘着剤処理工程Ｓ１４を行
なう。その後、高温はんだ粒子付着工程Ｓ１５を経て後
処理工程Ｓ１６を行ない、図１２（ｂ）に示すように粘
着剤４の部分にのみ高温はんだ粒子１２ａを付着させ
る。次いで、フラックス塗布工程Ｓ１７を経てはんだリ
フロー工程Ｓ１８で図１２（ｃ）に示すようにはんだバ
ンプの内層部分１４ａを形成する。
【００３９】その後、再び粘着剤処理工程１９で、高温
溶融はんだからなるバンプ内層１４ａの外周に粘着剤４
を付与するとともに、低温はんだ粒子付着工程Ｓ２０及
び後処理工程Ｓ２１を行なう。これにより、図１２
（ｄ）に示すようにバンプ内層１４ａの外周のみに低温
溶融はんだ１２ｂが付着される。次いで、フラックス塗
布工程Ｓ２２を経てはんだリフロー工程Ｓ２３ではんだ
バンプの外層部分１４ｂを溶融形成し、全体としてはん
だバンプ１４を完成させる。
【００４０】この第５実施形態の方法で形成したはんだ
バンプによれば、半導体素子を回路基板上に実装すると
きは、低温溶融はんだからなる外層部分１４ｂのみを溶
かして行なうので、内層部分１４ａは金属コアとして機
能することになる。
【００４１】なお、高温溶融はんだ粒子としては、例え
ば、Ｐｂ／Ｓｎ＝９５／５のものを用い、低温溶融はん
だ粒子としては、例えば、Ｐｂ／Ｓｎ＝４０／６０のも
のを用いる。Ｐｂ／Ｓｂの比率は前記のものに限定され
るものではなく、また、はんだとしてはＰｂ／Ｓｎだけ
でなくＡｇ／Ｓｎ／Ｚｎ，Ｚｎ／Ｓｎ，Ｓｎ／Ｃｕ，Ｓ
ｎ／Ａｇ／Ｂｉ，Ｓｎ／Ｉｎ等種々のものを適用でき
る。
【００４２】次に、本発明の第６実施形態について説明
する。この実施形態の方法は、半導体素子が三箇所以上
にパッド電極を有する場合において、少なくとも三箇所
のパッド電極に金属コア１３を介在させたバンプ、ある
いは、高温溶融はんだからなる内層部分１４ａが介在す
るはんだバンプを形成するものである。例えば、図１３
に示すような、外周部分に多数のはんだバンプ１４を有
する半導体素子２０において、これらはんだバンプ１４
のうちの少なくとも三つに金属コアを介在させておく
と、半導体素子２０を回路基板に実装する際、半導体素
子と回路基板を平行に保つことができる。
【００４３】なお、図１３に示す半導体素子において、
図１３に示すように、四隅に位置するはんだバンプ１４
に金属コア１３を介在させておくことが最も好ましい。
このような場合は、粘着剤処理工程Ｓ４，Ｓ１４の後、
四隅の電極パッド部分に金属コア，金属コア入りはんだ
粒子あるいは高温溶融はんだ粒子を付着させ、その後前
記した各工程を実施する。
【００４４】前記した各実施形態の方法は、半導体素子
がウェハー状の場合あるいはチップ状の場合のいずれに
も適用することができる。
【００４５】また、前記した各実施形態の方法ではんだ
バンプを形成した半導体素子２０が、図１４に示すよう
に、パレット３０上に接着剤２１で保持されている場合
には、実装等に際し、半導体素子をパレット３０上から
剥離してトレイ上に整列させることがある。このような
場合、接着剤２１として、光あるいは熱によって接着性
が低下するもの（例えば、熱によって接着性が低下する
接着剤としては、アサヒ化学研究所製ＳＴＲＩＰ ＭＡ
ＳＫ ＃４４８Ｔ）を用いると、パレット３０からトレ
イ（図示せず）への搬送，整列を自動化することができ
る。
【００４６】具体的には、接着剤２１が光で接着性が低
下する性質を有するものである場合には、図１５に示す
ように、パレット３０を透明な材料で製作し、パレット
３０の下方から光をあてるようにする。また、接着剤２
１が熱で接着性が低下する性質を有するものである場合
には、図１６に示すように、パレット３０の下部にヒー
タ４０を設けて、パレット３０を加熱するようにする。
このようにすると、接着剤の接着性を低下させた後、半
導体素子を、図１６に示すような真空チャック５０でパ
レット３０から剥離して搬送することが可能となる。
【００４７】なお、チップ状の半導体素子を回路基板に
実装する際、回路基板上のパターンのない部分に、電気
的接続と無関係なエキストラバンプを、前記した各実施
形態方法によって形成することもできる。このようにす
るとエキストラバンプがスペーサとして機能し、半導体
素子を回路基板に平行に実装することができる。このと
き、回路基板のエキストラバンプと対応する部分にレジ
スト膜を形成しておくと、半導体素子の実装時にエキス
トラバンプが広がらず、スペーサとして確実に機能す
る。
【００４８】本発明は、前記した実施形態の方法に限定
されるものではなく、要旨の範囲内において、種々変形
実施が可能である。
【００４９】
【発明の効果】以上のように本発明によれば、簡単な工
程で信頼性の高い半導体素子を得ることができるととも
に、高価な装置を必要とすることもなく、また、ウェハ
ーサイズの変更にも容易に対応することができる。ま
た、無電解メッキによってアルミニウム上に選択的にメ
ッキを行なっているので、電解メッキのようにウェハー
上に共通電極を形成する必要がなくなり、製造工程を簡
素化できるとともに、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体素子のバンプ形成方法
の第１実施形態を示す工程図である。
【図２】図２（ａ）〜（ｆ）は、同じく第１実施形態に
おける主要工程の電極部断面図である。
【図３】図３は、本発明の半導体素子のバンプ形成方法
の第２実施形態で形成したバンプの断面図である。
【図４】図４（ａ），（ｂ）は、本発明の半導体素子の
バンプ形成方法の第３実施形態における主要工程の電極
部断面図である。
【図５】図５は、第２実施形態の方法でバンプを形成し
た半導体素子を、回路基板にボンディングした状態の断
面図である。
【図６】図６は、第３実施形態の方法ではんだバンプ内
に三個の金属コアを介在させた状態の断面図である。
【図７】図７は、本発明の半導体素子のバンプ形成方法
の第４実施形態を示す工程図である。
【図８】図８（ａ）〜（ｄ）は、同じく第４実施形態の
第一段階における主要工程の電極部断面図である。
【図９】図９（ａ）〜（ｃ）は、同じく第４実施形態の
第二段階における主要工程の電極部断面図である。
【図１０】図１０は、本発明の半導体素子のバンプ形成
方法の金属コアを用いた他の実施形態を示す工程図であ
る。
【図１１】図１１は、本発明の半導体素子のバンプ形成
方法の第５実施形態を示す工程図である。
【図１２】図１２（ａ）〜（ｅ）は、同じく第５実施形
態における主要工程の電極部断面図である。
【図１３】図１３は、本発明の半導体素子のバンプ形成
方法のによって、少なくとも三つのはんだバンプ内に金
属コアを介在させた半導体素子の平面図である。
【図１４】図１４は、本発明の半導体素子のバンプ形成
方法の各実施形態で製造された半導体素子の使用状態を
示す平面図である。
【図１５】図１５は、本発明の半導体素子のバンプ形成
方法の各実施形態で製造された半導体素子のトレイへの
整列状態を説明するための図である。
【図１６】図１６は、本発明の半導体素子のバンプ形成
方法の各実施形態で製造された半導体素子のトレイへの
整列状態を説明するための図である。
【図１７】図１７は、従来のはんだバンプの断面図であ
る。
【符号の説明】
１ ウェハー ４ 粘着剤 １０ はんだバンプ １２ はんだ粒子 １２ａ 高温溶融はんだ １２ｂ 低温溶融はんだ １３ 金属コア １４ （溶融した）はんだ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のパッド電極上に粘着剤を付
    与する粘着剤処理工程、粘着剤を付与した部分に一又は
    二以上のはんだ粒子を付着させるはんだ粒子付着工程、
    及びはんだ粒子を溶融してバンプを形成するはんだ溶融
    工程とを有することを特徴とした半導体素子のバンプ形
    成方法。
  2. 【請求項２】 半導体素子のパッド電極上に無電解メッ
    キを行なうメッキ工程、無電解メッキ部分に粘着剤を付
    与する粘着剤処理工程、粘着剤を付与した部分に一又は
    二以上のはんだ粒子を付着させるはんだ粒子付着工程、
    及びはんだ粒子を溶融してバンプを形成するはんだ溶融
    工程とを有することを特徴とした半導体素子のバンプ形
    成方法。
  3. 【請求項３】 前記はんだ粒子を溶融してバンプを形成
    する工程において、バンプ内に金属コアを介在させるこ
    とを特徴とした請求項１又は２記載の半導体素子のバン
    プ形成方法。
  4. 【請求項４】 金属コアを、あらかじめ一部又は全部の
    はんだ粒子内に少なくとも一つ混入させておくことによ
    り、はんだ溶融工程時にバンプ内に介在させることを特
    徴とした請求項３記載の半導体素子のバンプ形成方法。
  5. 【請求項５】 金属コアを、はんだ粒子と混合させて粘
    着剤を付与した部分に付着させることにより、はんだ溶
    融工程時にバンプ内に介在させることを特徴とした請求
    項３記載の半導体素子のバンプ形成方法。
  6. 【請求項６】 金属コアを、はんだ粒子付着工程と別個
    独立した粘着剤処理工程及び金属コア付着工程で電極部
    分に付着させることにより、はんだ溶融工程時にバンプ
    内に介在させることを特徴とした請求項３記載の半導体
    素子のバンプ形成方法。
  7. 【請求項７】 粘着剤処理工程とはんだ粒子のみの付着
    工程及びはんだ溶融工程を少なくとも一回付加したこと
    を特徴とする請求項１〜６のうちのいずれかの半導体素
    子のバンプ形成方法。
  8. 【請求項８】 はんだ粒子内に混入された金属コアの直
    径が、はんだ粒子の膜厚より小さいことを特徴とした請
    求項４記載の半導体素子のバンプ形成方法。
  9. 【請求項９】 粘着剤処理工程とはんだ粒子付着工程及
    びはんだ溶融工程が、高温はんだ粘着剤処理工程と高温
    はんだ粒子付着工程及び高温はんだ溶融工程、並びに、
    低温はんだ粘着剤処理工程と低温はんだ粒子付着工程及
    び低温はんだ溶融工程からなる請求項１又は２記載の半
    導体素子のバンプ形成方法。
  10. 【請求項１０】 高温はんだ粘着剤処理工程と高温はん
    だ粒子付着工程及び高温はんだ溶融工程を行なった後
    に、低温はんだ粘着剤処理工程と低温はんだ粒子付着工
    程及び低温はんだ溶融工程を行ない、高温はんだを金属
    コアとすることを特徴とした請求項９記載の半導体素子
    のバンプ形成方法。
  11. 【請求項１１】 半導体素子が三箇所以上にパッド電極
    を有する場合において、少なくとも三箇所のパッド電極
    に金属コアを介在させたバンプを形成することを特徴と
    した請求項３〜１０のうちのいずれかの半導体素子のバ
    ンプ形成方法。
  12. 【請求項１２】 少なくとも三箇所以上のパッド電極
    が、予め定められた位置のパッド電極であることを特徴
    とした請求項１１記載の半導体素子のバンプ形成方法。
  13. 【請求項１３】 予め定められた三箇所又は四箇所のパ
    ッド電極が、半導体素子の四隅のパッド電極であること
    を特徴とした請求項１２記載の半導体素子のバンプ形成
    方法。
  14. 【請求項１４】 ウェハー状態にある半導体素子に請求
    項１〜１３のうちのいずれかの方法でバンプを形成する
    ことを特徴とした半導体素子のバンプ形成方法。
  15. 【請求項１５】 チップ状態にある半導体素子に請求項
    １〜１３のうちのいずれかの方法でバンプを形成するこ
    とを特徴とした半導体素子のバンプ形成方法。
  16. 【請求項１６】 チップ状態にある半導体素子が、パレ
    ット上に接着剤で保持されていることを特徴とした請求
    項１５記載の半導体素子のバンプ形成方法。
  17. 【請求項１７】 パレット上に保持されているチップ状
    態にある半導体素子を、パレットから剥離してトレイ上
    に整列させることを特徴とした請求項１６記載の半導体
    素子のバンプ形成方法。
  18. 【請求項１８】 チップ状態にある半導体素子をパレッ
    トから剥離する際、接着剤の接着性を熱によって低下さ
    せることを特徴とした請求項１７記載の半導体素子のバ
    ンプ形成方法。
  19. 【請求項１９】 チップ状態にある半導体素子をパレッ
    トから剥離する際、接着剤の接着性を光によって低下さ
    せることを特徴とした請求項１７記載の半導体素子のバ
    ンプ形成方法。
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KR1019970704145A KR100418059B1 (ko) 1995-11-15 1996-10-03 반도체소자의범프형성방법
PCT/JP1996/002871 WO1997018584A1 (fr) 1995-11-15 1996-10-03 Procede de formation de bosse de contact sur un dispositif a semi-conducteurs
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185130A (ja) * 2000-12-11 2002-06-28 Fujitsu Ltd 電子回路装置及び電子部品
US6695200B2 (en) 2000-01-13 2004-02-24 Hitachi, Ltd. Method of producing electronic part with bumps and method of producing electronic part
JP2005117035A (ja) * 2003-09-19 2005-04-28 Showa Denko Kk フリップチップ型窒化ガリウム系半導体発光素子およびその製造方法
WO2008016128A1 (en) * 2006-08-03 2008-02-07 Showa Denko K.K. Production method of soldier circuit board
JP2008041867A (ja) * 2006-08-04 2008-02-21 Showa Denko Kk ハンダ回路基板の製造方法
JP2008041803A (ja) * 2006-08-03 2008-02-21 Showa Denko Kk ハンダ回路基板の製造方法
JP2009278128A (ja) * 2009-08-17 2009-11-26 Hitachi Metals Ltd 導電性ボールの搭載装置
US8109432B2 (en) 2005-07-11 2012-02-07 Showa Denko K.K. Method for attachment of solder powder to electronic circuit board and solder-attached electronic circuit board
US8123111B2 (en) 2005-03-29 2012-02-28 Showa Denko K.K. Production method of solder circuit board

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891756A (en) * 1997-06-27 1999-04-06 Delco Electronics Corporation Process for converting a wire bond pad to a flip chip solder bump pad and pad formed thereby
KR100499336B1 (ko) * 1998-07-13 2005-09-02 삼성전자주식회사 플립칩 패키지소자와 제조방법
US6444563B1 (en) * 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
JP4341187B2 (ja) * 2001-02-13 2009-10-07 日本電気株式会社 半導体装置
JP3891346B2 (ja) * 2002-01-07 2007-03-14 千住金属工業株式会社 微小銅ボールおよび微小銅ボールの製造方法
US20050003650A1 (en) 2003-07-02 2005-01-06 Shriram Ramanathan Three-dimensional stacked substrate arrangements
US20050003652A1 (en) * 2003-07-02 2005-01-06 Shriram Ramanathan Method and apparatus for low temperature copper to copper bonding
KR100695116B1 (ko) * 2004-12-27 2007-03-14 삼성전기주식회사 디바이스 패키지용 솔더
WO2007029866A1 (en) * 2005-09-09 2007-03-15 Showa Denko K.K. Method for attachment of solder powder to electronic circuit board and soldered electronic circuit board
US20100096754A1 (en) * 2008-10-17 2010-04-22 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor module, and method for fabricating the semiconductor package
JP5456545B2 (ja) * 2009-04-28 2014-04-02 昭和電工株式会社 回路基板の製造方法
US9159687B2 (en) * 2012-07-31 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Solder bump for ball grid array
KR102420126B1 (ko) * 2016-02-01 2022-07-12 삼성전자주식회사 반도체 소자
KR101982040B1 (ko) * 2016-06-21 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
JP6767665B1 (ja) * 2020-06-10 2020-10-14 千住金属工業株式会社 バンプ電極基板の形成方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62266842A (ja) * 1986-05-15 1987-11-19 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPH0258349A (ja) * 1988-08-24 1990-02-27 Toshiba Corp 半導体チップのピックアップ装置
JPH03145732A (ja) * 1989-10-31 1991-06-20 Hitachi Ltd 半導体集積回路装置の製造方法
JPH03291958A (ja) * 1990-04-09 1991-12-24 Sumitomo Electric Ind Ltd チップ状部品のピックアップ装置
JPH04258131A (ja) * 1991-02-13 1992-09-14 Fujitsu Ltd 半田バンプ形成方法及び半田ボール
JPH0613454A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 半導体素子保管用トレイおよびその製造方法
JPH06140409A (ja) * 1992-10-29 1994-05-20 Rohm Co Ltd 半導体装置の製法
JPH0766208A (ja) * 1993-08-27 1995-03-10 Toshiba Corp 半導体装置およびその製造方法
JPH07183327A (ja) * 1993-11-15 1995-07-21 World Metal:Kk 半導体チップ、半導体チップの端子の形成方法及び半導体チップの接合方法
JPH08204322A (ja) * 1995-01-26 1996-08-09 Ibiden Co Ltd バンプの形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60116157A (ja) * 1983-11-29 1985-06-22 Matsushita Electric Ind Co Ltd 半導体装置
JPH0312933A (ja) * 1989-06-12 1991-01-21 Nec Corp 半導体装置の製造方法
JPH0395636A (ja) * 1989-09-08 1991-04-22 Nissan Motor Co Ltd フェイルセーフ回路の診断方式
JPH0536754A (ja) * 1991-07-31 1993-02-12 Matsushita Electric Ind Co Ltd 半導体装置
JPH05191019A (ja) * 1991-11-15 1993-07-30 Showa Denko Kk はんだパターン形成方法
JP2699726B2 (ja) * 1991-11-15 1998-01-19 松下電器産業株式会社 半導体装置の実装方法
JP3232872B2 (ja) * 1994-04-15 2001-11-26 ソニー株式会社 はんだバンプの形成方法
JPH08139097A (ja) * 1994-11-10 1996-05-31 World Metal:Kk フリップチップ用接続ボール及び半導体チップの接合方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62266842A (ja) * 1986-05-15 1987-11-19 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPH0258349A (ja) * 1988-08-24 1990-02-27 Toshiba Corp 半導体チップのピックアップ装置
JPH03145732A (ja) * 1989-10-31 1991-06-20 Hitachi Ltd 半導体集積回路装置の製造方法
JPH03291958A (ja) * 1990-04-09 1991-12-24 Sumitomo Electric Ind Ltd チップ状部品のピックアップ装置
JPH04258131A (ja) * 1991-02-13 1992-09-14 Fujitsu Ltd 半田バンプ形成方法及び半田ボール
JPH0613454A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 半導体素子保管用トレイおよびその製造方法
JPH06140409A (ja) * 1992-10-29 1994-05-20 Rohm Co Ltd 半導体装置の製法
JPH0766208A (ja) * 1993-08-27 1995-03-10 Toshiba Corp 半導体装置およびその製造方法
JPH07183327A (ja) * 1993-11-15 1995-07-21 World Metal:Kk 半導体チップ、半導体チップの端子の形成方法及び半導体チップの接合方法
JPH08204322A (ja) * 1995-01-26 1996-08-09 Ibiden Co Ltd バンプの形成方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6695200B2 (en) 2000-01-13 2004-02-24 Hitachi, Ltd. Method of producing electronic part with bumps and method of producing electronic part
JP2002185130A (ja) * 2000-12-11 2002-06-28 Fujitsu Ltd 電子回路装置及び電子部品
JP2005117035A (ja) * 2003-09-19 2005-04-28 Showa Denko Kk フリップチップ型窒化ガリウム系半導体発光素子およびその製造方法
US8123111B2 (en) 2005-03-29 2012-02-28 Showa Denko K.K. Production method of solder circuit board
US8109432B2 (en) 2005-07-11 2012-02-07 Showa Denko K.K. Method for attachment of solder powder to electronic circuit board and solder-attached electronic circuit board
WO2008016128A1 (en) * 2006-08-03 2008-02-07 Showa Denko K.K. Production method of soldier circuit board
JP2008041803A (ja) * 2006-08-03 2008-02-21 Showa Denko Kk ハンダ回路基板の製造方法
JP2008041867A (ja) * 2006-08-04 2008-02-21 Showa Denko Kk ハンダ回路基板の製造方法
JP2009278128A (ja) * 2009-08-17 2009-11-26 Hitachi Metals Ltd 導電性ボールの搭載装置

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