JP4461628B2 - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法 Download PDFInfo
- Publication number
- JP4461628B2 JP4461628B2 JP2001088682A JP2001088682A JP4461628B2 JP 4461628 B2 JP4461628 B2 JP 4461628B2 JP 2001088682 A JP2001088682 A JP 2001088682A JP 2001088682 A JP2001088682 A JP 2001088682A JP 4461628 B2 JP4461628 B2 JP 4461628B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating resin
- circuit pattern
- photosensitive insulating
- semiconductor wafer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Materials For Photolithography (AREA)
Description
【発明の属する技術分野】
本発明は、半導体ウエハー上で回路形成を行う半導体パッケージの製造方法に関するものである。
【0002】
【従来の技術】
近年、電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化と高密度実装化が進んでいる。これらの電子機器に使用される半導体パッケージは、小型化かつ多ピン化している。
【0003】
半導体パッケージは、その小型化かつ多ピン化に伴って、従来のようなリードフレームを使用した形態のパッケージでは、入出力端子をパッケージ周辺に1列配置するため、小型化かつ多ピン化を同時に実現するには、端子ピッチを縮小する必要があり、小型化と多ピン化に限界がある。最近では、半導体搭載用基板上に半導体素子を実装したものとして、BGA(Ball Grid Array)やCSP(Chip Scale Package)といったエリア実装型の新しいパッケージ方式が、各社から提案されている。これらの半導体パッケージでは、半導体素子の電極をエリア型に再配列して、実装基板の配線端子とピッチを合わせるために、インターポーザと呼ばれる半導体搭載用基板上に、半導体素子を搭載する構造が主流となっている。インターポーザには、フレキシブルプリント基板や、ガラスエポキシ樹脂積層板が用いられる。
【0004】
最近では、さらなる小型化のため、このCSPを半導体チップサイズにまで小型化するRCSP(Real Chip Size Package)が提案されている。
具体例として、半導体ウエハー表面にスリット開口を有する接着剤付きフレキテープを接着し、金ワイヤボンディングで電気的接続を図った後、液状樹脂で封止し、外部接続用の半田ボールを搭載後、個片化したもの(電気材料1999年9月号P27−33)が提案されているが、半導体ウエハーと接着剤付きフレキテープの接着には、高精度の位置合わせが必要であり、専用の貼り合わせ設備が必要となる。
位置合わせを不要にするため、半導体ウエハー表面に絶縁層および再配線層を形成後、絶縁層にスリット開口部を形成する方法が考えられるが、スリット開口部の形成方法としてレーザーを用いると半導体ウエハー上のボンドパッドおよび保護膜の損傷が懸念される。また、絶縁層として感光性樹脂を使用し、スリット開口部を露光・現像により形成する方法が考えられるが、感光性樹脂がネガ型の場合、再配線層下の絶縁層が現像され、再配線層と絶縁層の剥離が懸念される。また、感光性樹脂がポジ型の場合も同様に再配線層下の絶縁層の現像を完全に防止することはできず、再配線層と絶縁層の剥離が懸念される。
【0005】
以上のように小型化高集積化に対応する半導体パッケージとして、種々の提案がされているが、生産性、信頼性等全てが満足されるよう一層の改善が望まれている。
【0006】
【発明が解決しようとする課題】
本発明は、半導体チップと同一サイズの半導体パッケージを、低コストで製造する半導体パッケージの製造方法を提供するものである。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、次の工程からなる半導体パッケージの製造方法である。
1)半導体ウエハーにネガ型感光性絶縁樹脂層を積層する工程、
2)前記半導体ウエハーのボンドパッドを露出させるため、前記ネガ型感光性絶縁樹脂層を除去する部分以外を予め露光する工程、
3)前記ネガ型感光性絶縁樹脂層上に銅箔を積層する工程、
4)銅箔上に、複数のボンドフィンガー部および複数のソルダーボールランド部を含む回路パターン形状の金属レジスト層を、メッキにより形成する工程、
5)前記金属レジスト層により銅箔をエッチングすることにより、前記回路パターンを形成する工程、
6)前記ネガ型感光性絶縁樹脂を現像することによりボンドパッド用開口部を形成する工程、
7)前記回路パターンを保護するためのソルダーレジストを、前記ボンドフィンガー部およびソルダーボールランド部が露出されるように形成する工程、
8)前記半導体ウエハーのボンドパッドと前記回路パターンのボンドフィンガーとをワイヤボンディングで接続する工程、
9)前記ボンドパッド用開口部、ボンドフィンガー、および、ワイヤを、樹脂封止する工程、
10)前記ソルダーボールランドに半田ボールを配置した後に、リフローして外部端子を形成する工程、
11)前記外部端子形成後の半導体ウエハーを、ダイシングにより半導体チップのサイズに個片化する工程、
を含むことを特徴とする半導体パッケージの製造方法。
【0008】
また、本発明は、金属レジスト層が、好ましくは、金またはニッケル/金の2層構成からなる。
【0009】
【発明の実施の形態】
以下に図面を用いて本発明の製造方法の例について説明する。図1〜図3は、本発明による半導体パッケージの製造方法の順次図である。
図1aは、ネガ型感光性絶縁樹脂層1(以下、感光性絶縁樹脂層と云う)を半導体ウエハー10に積層した状態を示すもので、積層方法としては、感光性絶縁樹脂がドライフィルムタイプの場合は、ロールラミネート、プレス等の手段を用いるが、積層時のボイドを防止するため、真空雰囲気で実施するのが好ましい。また、感光性絶縁樹脂が液状タイプの場合は、スピンコート、印刷、カーテンコート等の手段を用いて、塗布して乾燥することにより、感光性絶縁樹脂層を得ることができる。
【0010】
本発明に用いる感光性絶縁樹脂は、半田ボールのリフロー等のプロセス耐熱性、感光性、現像性を有する樹脂が使用されるが、現像工程での半導体ウエハーのボンドパッドの浸食防止の観点から、テトラメチルアンモニウムハイドライド(以下、TMAHという)で現像可能な樹脂が好ましい。例えば、フェノールノボラック系樹脂が挙げられる。
また、形成された感光性絶縁樹脂層1の厚みは、半導体パッケージの実装信頼性の観点から30〜200μm、好ましくは50〜150μmの範囲であることが望ましい。
【0011】
図1bは、積層された感光性絶縁樹脂層1を、半導体ウエハーのボンドパッド3が露出される様、感光性絶縁樹脂層のボンドパッド用開口部14に相当する部分(未露光部22)以外を、予め紫外線照射により露光し、未露光部22を形成した状態を示すもので、開口部のパターン23が反復して刻まれたフォトマスク21を用いて露光を行うことにより、開口部14以外の感光性絶縁樹脂1をUV硬化させる。
【0012】
図1cは、積層された感光性絶縁樹脂1上に、銅箔2を積層した状態を示すもので、積層方法としては、ロールラミネート、プレス等の手段を用いるが、積層時のボイドを防止するため、真空雰囲気で実施するのが好ましい。
【0013】
図1dは、積層された銅箔2上に、回路パターン形状の金属レジスト層12を形成した状態を示すもので、銅箔2上にドライフィルムレジストをラミネート、または、液状レジストを塗布、乾燥してレジスト層を形成した後、回路パターンが刻まれたフォトマスクを用いて、露光・現像工程を行い、メッキレジストを形成する。続いて、電解メッキまたは無電解メッキ法により、金メッキまたはニッケル/金メッキを行い、メッキレジストを剥離することにより、金属レジスト層12を形成する。
【0014】
図2eは、金属レジスト層12により銅箔2をエッチングして、金属レジスト層と銅箔からなる回路パターン13を形成した状態を示すもので、金属レジストが金の場合は、塩化第2銅溶液、塩化第2鉄溶液、又はアルカリエッチング液が使用できるが、金属レジストがニッケル/金の2層構成の場合は、ニッケルの溶解防止のため、アルカリエッチング液を使用する。
【0015】
図2fは、半導体ウエハー1のボンドパッド3を露出するために、感光性絶縁樹脂層1の未露光部22を除去して開口部14を形成した状態を示すもので、未露光の感光性樹脂材料をTMAHで現像することにより、開口部14を形成後、感光性絶縁樹脂層1を加熱して硬化する。
感光性絶縁樹脂1上に銅箔2を積層する前に、開口部14以外の部分を、予め露光しない場合は、感光性絶縁樹脂がネガ型の場合、上記回路パターン13を形成後、開口部14以外の範囲を露光後、現像工程を経て開口部14を形成するが、回路パターン13直下の感光性絶縁樹脂1は回路パターン13により遮光されるため、現像液に可溶の状態であり、回路パターン13直下の感光性絶縁樹脂層1が現像され、回路パターン13と感光性絶縁樹脂1の間で剥離が発生する。
また、感光性絶縁樹脂1上に銅箔2を積層する前に、開口部14以外の部分を、予め露光、現像することにより開口部14を形成後、銅箔2を積層する方法も考えられるが、銅箔2のエッチング工程で、半導体ウエハー上のボンドパッド3がエッチング液にさらされることにより、Alが溶解し、ワイヤーボンド強度を著しく低下させる。
前記のように感光性絶縁樹脂1上に銅箔2を積層する前に、開口部14以外の範囲を予め露光することにより回路パターン13直下の感光性絶縁樹脂1の現像工程での溶解を防止することができる。
【0016】
図2gは、回路パターン13を保護するためのソルダーレジスト15をボンドフィンガー16およびソルダーボールランド17が露出されるように形成した状態を示すのもで、感光性ドライフィルムソルダーレジストをラミネート、または、感光性液状ソルダーレジストを塗布、乾燥して、ソルダーレジスト層を形成した後、所定のパターンが刻まれたフォトマスクを用いて、露光・現像工程を行い、硬化工程を経て、ソルダーレジスト15を形成する。
使用されるソルダーレジスト材料は、現像工程での半導体ウエハーのボンドパッドの浸食防止の観点から、TMAHで現像可能な材料が好ましい。
【0017】
図2hは、半導体ウエハー10のボンドパッド3と回路パターン13のボンドフィンガー16を金ワイヤ18で接続後、開口部14、ボンドフィンガー16、および、金ワイヤ18を樹脂封止した状態を示すもので、感光性絶縁樹脂層1の開口部14を通して露出された半導体ウエハー10のボンドパッド3と回路パターン13のボンドフィンガー16を、ワイヤーボンダーを用いて金ワイヤ18で接続する。
続いて、金ワイヤ18および半導体ウエハー10の面を保護するように、エポキシ系液状樹脂やシリコン系エラストマー等を印刷またはディスペンスにより、金ワイヤ18が露出されない状態まで供給後、硬化することにより、封止部19を形成する。
【0018】
図3iは、ソルダーボールランド17に半田ボール20を配置、リフローして外部端子を形成後、半導体ウエハーをダイシングにより、半導体チップのサイズに個片化した状態を示すもので、ソルダーボールランド17に半田フラックスを供給後、半田ボール20を安着させた状態で、IRリフロー炉を用いて半田ボール20をリフローして、ソルダーボールランドに融着する。その後、フラックスの残存物を除去するために洗浄工程を行う。
次に、ダイシング装置を用いて所定の半導体チップのサイズに個片化することにより、半導体チップと同一サイズの半導体パッケージを得ることができる。
【0019】
【実施例】
以下、本発明の手段を用いた例を示すが、なんらこれらに限定されない。
【0020】
実施例1
[ワニス調整例]
フェノールノボラック(大日本インキ化学工業(株)製、フェノライトTD−2090−60M)の不揮発分70%MEK溶液600g(OH基約4当量)を2lのフラスコ中に投入し、これにトリブチルアミン1g、およびハイドロキノン0.2gを添加し、110℃に加温した。その中へ、グリシジルメタクリレート284g(2モル)を30分間で滴下した後、110℃で5時間攪拌反応させることにより、不揮発分約80%メタクリロイル基含有フェノールノボラック(メタクリロイル基変性率50%)aを得た。
上記メタクリロイル基含有フェノールノボラックa(メタクリロイル基変性率50%,OH当量350)を100g、ビスフェノールF型エポキシ(日本化薬(株)製、RE−404S、エポキシ当量165)50gと、光重合開始剤としてベンジルジメチルケタール(チバ・ガイギー社製、イルガキュア651)3gを、シクロヘキサノン60gに溶解し、硬化触媒として2−フェニル−4,5−ジヒドロキシメチルイミダゾール0.2gを添加し、フィラーとしてシリカ(アドマテックス社製、SE5101)20gを添加し、ネガ型感光性樹脂ワニスを作製した。
【0021】
25μm厚のPETフィルム上に上記で得たネガ型感光性樹脂ワニスを、ギャップ間隔180μmに調節したコンマコータで流延塗布後、80℃で20分乾燥させ、絶縁層厚が70μmのドライフィルムを得た。
上記で得たドライフィルムをロール温度80℃、ロール圧力0.3MPa、ラミネート速度0.3m/分の条件でロールラミネーターを用いて半導体ウエハーに積層後、ボンドパッド開口部以外を、900mJの紫外線照射条件でマスク露光し、PETフィルムを剥離後、18μm厚の電解銅箔(三井金属鉱業(株)製)銅箔をロール温度100℃、ロール圧力0.3MPa、ラミネート速度0.3m/分の条件でロールラミネーターを用いて、ネガ型感光性樹脂層上に積層した。
上記銅箔上にドライフィルムメッキレジスト(日合モートン製)をラミネートし、マスク露光、ドライフィルム現像後、スルファミン酸ニッケルメッキ浴にてニッケルメッキを5μm電解メッキし、シアン金浴にて金メッキを0.3μm電解メッキして、金属レジスト層を形成した。
上記金属レジスト層をエッチングマスクとして、アルカリエッチング液にて銅箔をエッチングし、回路パターンを形成した後、TMAH3%水溶液で120秒現像後、150℃で1時間硬化することにより、感光性絶縁樹脂層に開口部を形成した。
その後、ドライフィルムソルダーレジスト(住友ベークライト製)を真空ラミネータでラミネートし、マスク露光、ドライフィルム現像後、硬化させ、ソルダーレジストを形成、ワイヤーボンダーにて、半導体ウエハーのボンドパッドと
回路パターンを金ワイヤで電気的に接続後、液状エポキシ封止樹脂を印刷・硬化することにより、金ワイヤおよび半導体ウエハー開口部表面を封止した。
さらに、半田ボールを回路パターンのソルダーランド上にIRリフロー炉を用いて融着し、ダイシング装置にて半導体チップサイズに個片化することにより、半導体チップと同一サイズの半導体パッケージを得た。
得られた半導体パッケージの断面を電子顕微鏡で観察したところ、回路パターン下の感光性絶縁樹脂層に現像工程で浸食されたような空隙は観察されなかった。
【0022】
比較例1
25μm厚のPETフィルム上にノボラック系ネガ型感光性樹脂のMEK溶液をギャップ間隔180μmに調節したコンマコータで流延塗布後、80℃で20分乾燥させ、絶縁層厚が70μmのドライフィルムを得た。
上記で得たドライフィルムをロール温度80℃、ロール圧力0.3MPa、ラミネート速度0.3m/分の条件でロールラミネーターを用いて半導体ウエハーに積層、PETフィルムを剥離後、18μm厚の電解銅箔(三井金属鉱業(株)製)銅箔をロール温度100℃、ロール圧力0.3MPa、ラミネート速度0.3m/分の条件でロールラミネーターを用いて、ネガ型感光性樹脂層上に積層した。
上記銅箔上にドライフィルムメッキレジスト(日合モートン製)をラミネートし、マスク露光、ドライフィルム現像後、スルファミン酸ニッケルメッキ浴にてニッケルメッキを5μm電解メッキし、シアン金浴にて金メッキを0.3μm電解メッキして、金属レジスト層を形成した。
上記金属レジスト層をエッチングマスクとして、アルカリエッチング液にて銅箔をエッチングし、回路パターンを形成した後、900mJの条件でマスク露光、TMAH3%水溶液で120秒現像後、150℃で1時間硬化することにより、感光性絶縁樹脂層に開口部を形成した。
その後、ドライフィルムソルダーレジスト(住友ベークライト製)を真空ラミネータでラミネートし、マスク露光、ドライフィルム現像後、硬化させ、ソルダーレジストを形成、ワイヤーボンダーにて、半導体ウエハーのボンドパッドと回路パターンを金ワイヤで電気的に接続後、液状エポキシ樹脂を印刷・硬化することにより、金ワイヤおよび半導体ウエハー開口部表面を封止した。
さらに、半田ボールを回路パターンのソルダーランド上にIRリフロー炉を用いて融着し、ダイシング装置にて半導体チップサイズに個片化することにより、半導体チップと同一サイズの半導体パッケージを得た。
得られた半導体パッケージの断面を電子顕微鏡で観察したところ、回路パターン下の感光性絶縁樹脂層と銅箔の間に剥離が観察された。
【0023】
【発明の効果】
本発明の半導体パッケージの製造方法によれば、容易に半導体ウエハー上にワイヤボンディング用の開口部を一括して形成することが可能であり、半導体チップと同一サイズの半導体パッケージを低コストで製造できる。
【図面の簡単な説明】
【図1】本発明による半導体パッケージの製造方法の例の順次図。
【図2】本発明による半導体パッケージの製造方法の例の順次図(図1の続き)。
【図3】本発明による半導体パッケージの製造方法の例により得られた半導体パッケージを示す図。
【符号の説明】
1 :ネガ型感光性絶縁樹脂層
2 :銅箔
3 :ボンドパッド
12:金属レジスト層
13:金属レジスト/銅の2層構成からなる回路パターン
14:感光性絶縁樹脂の開口部
15:ソルダーレジスト層
16:ボンドフィンガー
17:ソルダーボールランド
18:金ワイヤ
19:封止部
20:外部接続用半田ボール
21:フォトマスク
22:感光性絶縁樹脂層の未露光部
23:開口部のパターン
Claims (2)
- 1)半導体ウエハーにネガ型感光性絶縁樹脂層を積層する工程、
2)前記半導体ウエハーのボンドパッドを露出させるため、前記ネガ型感光性絶縁樹脂層を除去する部分以外を予め露光する工程、
3)前記ネガ型感光性絶縁樹脂層上に銅箔を積層する工程、
4)銅箔上に、複数のボンドフィンガー部および複数のソルダーボールランド部を含む回路パターン形状の金属レジスト層を、メッキにより形成する工程、
5)前記金属レジスト層により銅箔をエッチングすることにより、前記回路パターンを形成する工程、
6)前記ネガ型感光性絶縁樹脂を現像することによりボンドパッド用開口部を形成する工程、
7)前記回路パターンを保護するためのソルダーレジストを、前記ボンドフィンガー部およびソルダーボールランド部が露出されるように形成する工程、
8)前記半導体ウエハーのボンドパッドと前記回路パターンのボンドフィンガーとをワイヤボンディングで接続する工程、
9)前記ボンドパッド用開口部、ボンドフィンガー、および、ワイヤを、樹脂封止する工程、
10)前記ソルダーボールランドに半田ボールを配置した後に、リフローして外部端子を形成する工程、
11)前記外部端子形成後の半導体ウエハーを、ダイシングにより半導体チップのサイズに個片化する工程、
を含むことを特徴とする半導体パッケージの製造方法。 - 金属レジスト層が、金またはニッケル/金の2層構成からなることを特徴とする請求項1記載の半導体パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001088682A JP4461628B2 (ja) | 2001-03-26 | 2001-03-26 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001088682A JP4461628B2 (ja) | 2001-03-26 | 2001-03-26 | 半導体パッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002289731A JP2002289731A (ja) | 2002-10-04 |
JP4461628B2 true JP4461628B2 (ja) | 2010-05-12 |
Family
ID=18943736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001088682A Expired - Fee Related JP4461628B2 (ja) | 2001-03-26 | 2001-03-26 | 半導体パッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4461628B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100736636B1 (ko) * | 2006-06-16 | 2007-07-06 | 삼성전기주식회사 | 전자소자 패키지용 인쇄회로기판 및 그 제조방법 |
-
2001
- 2001-03-26 JP JP2001088682A patent/JP4461628B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002289731A (ja) | 2002-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8169065B2 (en) | Stackable circuit structures and methods of fabrication thereof | |
JP5005603B2 (ja) | 半導体装置及びその製造方法 | |
US6489185B1 (en) | Protective film for the fabrication of direct build-up layers on an encapsulated die package | |
CN100395886C (zh) | 半导体器件的制造方法 | |
US20120119391A1 (en) | Semiconductor package and manufacturing method thereof | |
US20060030140A1 (en) | Method of making bondable leads using positive photoresist and structures made therefrom | |
JP2002203869A (ja) | バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器 | |
KR100908986B1 (ko) | 코어리스 패키지 기판 및 제조 방법 | |
US7763977B2 (en) | Semiconductor device and manufacturing method therefor | |
JP4461628B2 (ja) | 半導体パッケージの製造方法 | |
JP3352084B2 (ja) | 半導体素子搭載用基板及び半導体パッケージ | |
KR20160001827A (ko) | 인쇄회로기판 제조방법 | |
JP7347440B2 (ja) | 半導体パッケージ用配線基板の製造方法 | |
JP2008204968A (ja) | 半導体パッケージ基板とその製造方法 | |
KR100925669B1 (ko) | 코어리스 패키지 기판 제조 공법에 의한 솔더 온 패드 제조방법 | |
TW202226470A (zh) | 半導體裝置和製造半導體裝置的方法 | |
JP3041290B1 (ja) | テープ形チップサイズパッケージの製造方法 | |
JP2002076180A (ja) | 半導体パッケージの製造方法 | |
JP2002158313A (ja) | 半導体装置およびその製造方法 | |
JP4513196B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2002299361A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2002110858A (ja) | 半導体パッケージの製造法及び半導体パッケージ | |
JP3879973B2 (ja) | 半導体装置 | |
TW202247384A (zh) | 半導體裝置和製造半導體裝置的方法 | |
JP2002170845A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080111 |
|
A977 | Report on retrieval |
Effective date: 20091130 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100126 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100208 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20140226 |
|
LAPS | Cancellation because of no payment of annual fees |