KR100700395B1 - 반도체 장치의 제조 방법 - Google Patents

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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 웨이퍼(30)의 복수의 디바이스가 형성되어 있는 측의 표면에 절연막(13, 14)을 형성한 후, 각 디바이스의 전극 패드(12)가 노출되는 개구부를 덮도록 도체층(15, 16)을 형성하고, 또한 이 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층(R2)을 형성하며, 이 레지스트층(R2)을 마스크로 하여 도체층(16)의 단자 형성 부분에 메탈 포스트(17)를 형성한 후, 반도체 웨이퍼(30)의 이면을 연삭하여 소정의 두께로 될 때까지 박화한다. 그 후, 레지스트층(R2)을 제거하고, 또한 도체층의 불필요한 일부분(15)을 제거하며, 메탈 포스트(17)의 정상부를 노출시켜 밀봉 수지에 의해 밀봉하고, 메탈 포스트(17)의 정상부에 금속 범프를 접합하며, 반도체 웨이퍼를 각 디바이스 단위로 분할한다.
반도체 웨이퍼, 박형화, 이면 연삭, 웨이퍼 크랙, 내열성 테이프

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 복수의 디바이스가 형성된 웨이퍼 레벨 패키지(wafer-level package)에서 웨이퍼의 박형화(薄型化)를 도모하기 위한 이면(裏面) 연삭(硏削) 처리를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
또한, 이하의 기술(記述)에서 「반도체 장치」는, 특별히 정의하지 않는 한, 웨이퍼로부터 절단 분할된 후의 각각의 반도체 칩(디바이스)을 가리키는 것은 물론, 웨이퍼에 형성되어 있어 아직 절단 분할되기 전의 상태에 있는 각각의 반도체 소자(디바이스)도 가리키는 것으로 한다.
최근 전자 기기나 장치의 소형화 요구에 따라, 그것에 사용되는 반도체 장치의 소형화 및 고밀도화가 도모되고 있다. 이 때문에, 반도체 장치의 형상을 각각의 반도체 소자(반도체 칩)의 형상에 최대한 근접시킴으로써 소형화를 도모한 칩 사이즈 패키지(CSP) 구조의 반도체 장치가 개발되어 제조되고 있다.
전형적인 CSP 구조의 반도체 장치에서는, 반도체 웨이퍼의 디바이스가 형성되어 있는 측의 표면에 보호막으로서의 패시베이션막(passivation film)(절연막)이 형성되고, 이 절연막 위에 상기 절연막의 소정 개소에 형성된 비어 홀을 통하여 각 디바이스의 배선층(전극 패드)을 패키지 외부에 연결하기 위한 재(再)배선층(재배선 패턴)이 형성되어 있으며, 또한 이 재배선층의 단자 형성 부분에 메탈 포스트(metal post)가 설치되고, 이 메탈 포스트가 형성되어 있는 측의 면 전체가(단, 메탈 포스트의 정상부는 노출되도록) 밀봉 수지에 의해 밀봉되어 있으며, 메탈 포스트의 정상부에 외부 접속 단자로서의 금속 범프가 접합되어 있다.
이러한 CSP 구조 반도체 장치의 용도로 되는 플래시 메모리나 DRAM 등의 각종 디바이스에 대해서는, 금후(今後)의 동향으로서, 각각의 반도체 칩으로 분할되기 전의 단계에 있는 웨이퍼 레벨 패키지에 대한 박형화 요구가 한층 더 증대되고 있다. 그리고, 이 박형화를 도모하기 위해 웨이퍼의 이면을 연삭하는 처리가 일반적으로 실행되고 있다.
종래의 웨이퍼 레벨 패키지의 제조 공정에서는, 웨이퍼의 이면을 연삭하는 처리는 최초 단계에서 실행되었다. 즉, 반도체 웨이퍼에 복수의 디바이스를 형성한 후의 단계(웨이퍼 표면에 패시베이션막(절연막)을 형성하기 전의 단계)에서, 일반적인 수법인 웨이퍼 이면 연삭 장치를 사용한 이면 연삭(백그라인딩(back-grinding)(BG)) 처리에 의해 웨이퍼를 얇게 하고 나서, 그 후의 공정을 유동시켰다.
웨이퍼 이면 연삭 처리에 따른 프로세스에서는, 이면 연삭 시에, 패턴 표면을 보호하기 위한 테이프(이하, 편의상 「BG용 테이프」라고 함)를 접착시켰다. 이 때, 그 BG용 테이프를 접착시키기 위한 전용 라미네이터(laminator)와, 웨이퍼 이면 연삭 후에 그 BG용 테이프를 박리하기 위한 전용 리무버(remover)를 필요로 하고, BG용 테이프를 박리할 때에는 박리용 테이프도 더 필요했다. 이면 연삭 시에 사용하는 BG용 테이프는, 패턴 표면을 보호하는 기능 이외에, 패턴이 형성되어 있는 측의 면을 평탄한 상태로 해두기 위한 기능도 갖고 있다. 이 때문에, BG용 테이프로서는, 표면의 요철(凹凸) 분을 수용할 수 있는 후막(厚膜) 타입의 것이 일반적으로 사용되고 있다.
상기와 같이 웨이퍼의 박형화를 도모하기 위한 이면 연삭 처리에 관련되는 기술로서는, 예를 들어 수지 밀봉 후에 웨이퍼의 이면 연삭을 행하도록 한 것이 있다(예를 들어 특허문헌 1, 특허문헌 2 참조).
[특허문헌 1] 일본국 공개특허2002-270720호 공보
[특허문헌 2] 일본국 공개특허2002-231854호 공보
상술한 바와 같이 종래의 웨이퍼 레벨 패키지의 제조 공정에서는, 웨이퍼 이면 연삭 처리에 따른 프로세스에서 후막 타입의 BG용 테이프를 필요로 하고, 이 후막 타입의 BG용 테이프는 매우 고가인 것에 더하여, 전용 라미네이터 및 전용 리무버(박리용 테이프를 포함함)도 필요 불가결했기 때문에, 웨이퍼 레벨 패키지의 박형화를 실현할 때에 비용면에서 큰 장해(제조 비용의 증대)로 되었다.
또한, 웨이퍼 레벨 패키지의 제조 공정의 최초 단계에서 웨이퍼 이면 연삭 처리를 행하고 있으며, 그 후의 모든 공정을 웨이퍼가 얇은 상태(박(薄)웨이퍼 상태)에서 처리할 필요가 있었기 때문에, 공정 도중에 소위 「웨이퍼 크랙(crack)」이라는 치명적인 결함이 발생할 가능성이 높았다.
이것에 대처하기 위해서는, 예를 들어 장치 반송계의 유지·반송 기구를 연 구하여 얇은 웨이퍼에 웨이퍼 크랙이 생기지 않도록 취급할 수 있게 하는 것을 생각할 수 있지만, 이 경우, 장치 반송계에 따른 비용이 증대된다는 문제가 있었다. 또한, 얇은 웨이퍼 상태에서의 처리에 기인하는 웨이퍼 크랙을 회피하기 위한 다른 방법으로서는, 웨이퍼 레벨 패키지의 제조 공정에 있어서 웨이퍼 이면 연삭 처리를 가능한 한 나중의 단계(이상적으로는 최종 단계)에서 행하도록 하는 것을 생각할 수 있다. 예를 들어 최종 단계의 어셈블리 공정에서 수지 밀봉을 행한 후에 웨이퍼 이면 연삭 처리를 행하면, 적어도 얇은 웨이퍼 상태에서의 처리에 기인하는 웨이퍼 크랙은 회피할 수 있다.
그러나, 수지 밀봉 후에 웨이퍼 이면 연삭 처리를 행하면, 다른 원인에 의한 웨이퍼 크랙이 발생할 가능성이 있다. 즉, 수지 밀봉을 행하면, 예를 들어 도 10의 (a)에 나타낸 바와 같이, 몰드 수지(19)가 웨이퍼(30)의 외주부로 확산되고, 이 확산된 몰드 수지가 웨이퍼 에지부로 비어져 나와 웨이퍼 이면에 도달하기(즉, 웨이퍼 이면으로 몰드 수지가 비어져 나오기) 때문에, 이 상태에서 웨이퍼 이면 연삭 처리를 행하면, 원래는 웨이퍼 재료(실리콘)만을 연마해야 할 연마용 숫돌에 수지가 들어가 막히게 되며, 그 때문에 원활한 연마를 행할 수 없어, 경우에 따라서는 웨이퍼가 분열될 우려가 있다. 따라서, 어떠한 고안을 행하지 않는 한, 수지 밀봉 후에 웨이퍼 이면 연삭 처리를 행하는 것은 부적당하다.
또한, 더 나중의 단계로서는, 땜납 볼을 탑재하고, 리플로(reflow) 후(땜납 범프의 접합 후)에 웨이퍼 이면 연삭 처리를 행하는 것을 생각할 수 있지만, 이 단계에서도 웨이퍼 이면으로 비어져 나온 몰드 수지가 남은 상태이며, 또한 고가의 BG용 테이프나 전용 라미네이터 및 전용 리무버(박리용 테이프를 포함함)를 필요로 하는 것에는 변함이 없어, 제조 비용이 증대된다는 과제가 남는다.
또한, 웨이퍼를 박형화하면, 제조 공정 도중에 웨이퍼 전체가 휘어진다는 문제도 있었다. 예를 들어 몰드 수지의 밀봉 및 열경화(cure)를 행하였을 때에, 그 밀봉 수지의 열수축 영향을 받아 매우 얇은 웨이퍼가 수지층 측으로 끌어당겨지고, 웨이퍼 전체가 휘어지게 된다. 이 때문에, 수지 밀봉 공정 이후의 프로세스(땜납 볼 탑재, 리플로, 다이싱(dicing) 등)는 웨이퍼가 휘어진 상태에서 유동시켜야만 한다. 이렇게 종래의 기술에서는, 웨이퍼 레벨 패키지의 박형화를 행하는데 웨이퍼 전체가 휘어지게 된다는 결점이 있었다.
이러한 결점에 대처하기 위한 방법으로서, 예를 들어 웨이퍼 이면에 휨 교정용 필름층(예를 들어 에폭시 수지, 실리콘 수지, 폴리이미드 수지 등으로 이루어지는 절연 수지 필름)을 진공 라미네이트법에 의해 형성하는 것을 생각할 수 있다. 이 경우, 에폭시계, 실리콘계, 폴리이미드계 필름층은 형성한 후(열경화 처리를 행한 후)에 박리하는 것이 실질상 불가능하기 때문에, 그대로 영구막으로서 남길 필요성이 있다. 이 때문에, 이 영구막(휨 교정용 필름층)이 붙은 웨이퍼에 대하여 각종 신뢰성 시험(웨이퍼와의 밀착 신뢰성 시험 등)을 행할 필요가 있다.
그러나, 이 경우, 최종적으로 웨이퍼를 다이싱하여 각각의 반도체 칩(디바이스)으로 분할했을 때에, 다이싱 시의 기계적 충격에 의해 각각의 칩에 치핑(chipping)이나 크랙 등이 생기고, 이 치핑 등에 기인하여 상기 필름층과 칩 이면 사이에서 박리가 생긴다는 문제가 있다. 즉, 각종 신뢰성 시험을 행한 후에 영구 막(필름층)의 칩 이면으로부터 박리가 발생하기 때문에, 신뢰성 시험을 행한 의미가 없어진다.
본 발명의 목적은, 웨이퍼 레벨 패키지의 박형화를 실현함에 있어서, 웨이퍼 크랙을 방지하고, 제조 비용의 삭감에 기여할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
또한, 본 발명의 목적은, 웨이퍼 레벨 패키지의 박형화를 실현함에 있어서, 웨이퍼의 휨을 교정하는 동시에, 이면의 휨 교정층은 비영구막으로 취급되고, 또한 각종 신뢰성 시험을 불필요로 할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명의 제 1 형태에 의하면, 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부(開口部)를 갖도록 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과, 상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과, 상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과, 상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화(薄化)하는 공정과, 상기 레지스트층을 제거한 후, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과, 상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과, 상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 제 1 형태에 따른 반도체 장치의 제조 방법에 의하면, 웨이퍼 레벨 패키지의 제조 공정에 있어서 비교적 나중의 단계(메탈 포스트를 형성한 직후의 단계)에서 웨이퍼 이면 연삭을 행하도록 하고 있어, 메탈 포스트를 형성하는 단계까지는 반도체 웨이퍼가 두꺼운 상태(두꺼운 웨이퍼 상태)에서 처리를 행할 수 있기 때문에, 웨이퍼 레벨 패키지의 박형화를 실현함에 있어서, 종래 기술에 나타난 치명적인 결함인 「웨이퍼 크랙」의 발생을 방지할 수 있다.
또한, 웨이퍼 이면 연삭 처리를 행하기 직전의 시점에서, 웨이퍼 표면(패턴이 형성되어 있는 측의 면)은 메탈 포스트의 표면과 레지스트층의 표면에 의해 대략 평탄한 상태로 되어 있기 때문에, 이면 연삭 시에, 종래의 프로세스에서 사용되었던 후막 타입의 고가의 BG용 테이프를 접착시킬 필요가 없어지고, 따라서, 전용 라미네이터 및 전용 리무버(박리용 테이프를 포함함)도 전혀 불필요해진다. 이것은 제조 비용의 삭감에 크게 기여한다.
또한, 제 1 형태에 따른 반도체 장치의 제조 방법의 변형예에 의하면, 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 전면에 금속 박막을 형성하는 공정과, 상기 금속 박막 위에 소정의 형상으로 패터닝된 레지스트층을 형성하는 공정과, 상기 레지스트층을 마스크로 하여 상기 금속 박막 위에 재배선층을 형성하는 공정과, 상기 반도체 웨이퍼의 상기 재배선층이 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과, 상기 레지스트층을 제거한 후, 상기 재배선층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과, 웨이퍼 표면에 노출되어 있는 금속 박막을 제거하는 공정과, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과, 상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과, 상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 변형예에 따른 제조 방법에 있어서도, 웨이퍼 레벨 패키지의 제조 공정에 있어서 비교적 나중의 단계(재배선층을 형성한 직후의 단계)에서 웨이퍼 이면 연삭 처리를 행하고, 재배선층을 형성하는 단계까지는 두꺼운 웨이퍼 상태에서 처리를 행할 수 있기 때문에, 웨이퍼 크랙을 방지할 수 있다. 또한, 웨이퍼 이면 연삭 처리를 행하기 직전의 시점에서, 웨이퍼 표면은 재배선층의 표면과 레지스트층의 표면에 의해 대략 평탄한 상태로 되어 있기 때문에, 이면 연삭 시에, 고가의 BG용 테이프를 접착시킬 필요가 없어지고, 전용 라미네이터 및 전용 리무버(박리용 테이프를 포함함)도 불필요해져, 제조 비용의 삭감에 기여한다.
또한, 본 발명의 제 2 형태에 의하면, 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과, 상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과, 상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과, 상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과, 상기 반도체 웨이퍼의 박화된 표면에 내열성을 갖는 필름층을 형성하는 공정과, 상기 레지스트층을 제거한 후, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과, 상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과, 상기 금속 범프가 접합된 반도체 웨이퍼를 상기 반도체 웨이퍼의 상기 필름층이 형성되어 있는 측의 면을 지지 부재 위에 접착시켜 탑재한 후, 상기 각 디바이스의 영역을 획정(劃定)하는 선을 따라 상기 반도체 웨이퍼를 절단하는 공정과, 상기 필름층을 상기 지지 부재 위에 접착시킨 채 상기 각 디바이스를 픽업(pick-up)하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 제 2 형태에 따른 반도체 장치의 제조 방법에 의하면, 상술한 제 1 형태에 따른 반도체 장치의 제조 방법의 경우와 동일하게 웨이퍼 레벨 패키지의 제조 공정에 있어서 비교적 나중의 단계(메탈 포스트를 형성한 직후의 단계)에서 웨이퍼 이면 연삭을 행하도록 하고 있으며, 또한 웨이퍼 이면 연삭을 행한 후, 레지스트층의 제거를 행하기 전에, 반도체 웨이퍼의 이면에 내열성을 갖는 필름층을 형성하고 있기 때문에, 이 공정 이후, 이 필름층은 웨이퍼 크랙에 대한 보강층으로서 기능한다. 즉, 거의 모든 공정을 두꺼운 웨이퍼 상태에서 유동시킬 수 있기 때문에, 상술한 제 1 형태의 경우와 비교하면, 웨이퍼 크랙의 위험성을 보다 한층 더 저감시킬 수 있다.
또한, 반도체 웨이퍼의 이면에 형성된 필름층은, 그 나중의 단계에서 열처리를 수반하는 수지 밀봉을 행하였을 때에 반도체 웨이퍼의 휨이 발생하지 않도록 평탄하게 유지하는 역할을 수행한다. 또한, 이 필름층은, 최후의 픽업 처리를 행하는 단계에서, 지지 부재 위에 접착된 채 각 디바이스의 계면(界面)으로부터 박리되게 되어 있다. 즉, 휨 교정용으로서 웨이퍼 이면에 형성된 필름층은 최종적으로 제거될 수 있기 때문에, 종래와 같이 영구막으로서 남길 필요성이 없어지고, 그 결과, 각종 신뢰성 시험(웨이퍼와의 밀착 신뢰성 시험 등)을 행할 필요도 없어진다.
또한, 본 발명의 제 3 형태에 의하면, 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과, 상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과, 상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과, 상기 레지스트층을 제거한 후, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과, 상기 밀봉 수지로 웨이퍼 표면을 밀봉했을 때에 웨이퍼 에지부로 비어져 나온 불필요한 밀봉 수지를 제거하는 공정과, 상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과, 상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과, 상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 제 3 형태에 따른 반도체 장치의 제조 방법에 의하면, 수지 밀봉을 행하였을 때에, 웨이퍼 에지부로 비어져 나온 불필요한 수지를 제거한 후에 웨이퍼 이면 연삭을 행하도록 하고 있기 때문에, 종래 기술에 나타난 수지의 비어져 나옴에 기인하는 웨이퍼 크랙을 야기시키지 않고, 지금까지 달성할 수 없었던 수지 밀봉 공정 이후의 웨이퍼 이면 연삭을 실현할 수 있다. 그 결과, 거의 모든 공정을 두꺼운 웨이퍼 상태에서 유동시킬 수 있기 때문에, 상술한 제 1 형태와 같이 제조 공정 도중의 단계까지 두꺼운 웨이퍼 상태에서 유동시키는 경우와 비교하면, 웨이퍼 크랙의 위험성을 보다 한층 더 저감시키는 것이 가능해진다.
또한, 제 3 형태에 따른 반도체 장치의 제조 방법의 변형예에 의하면, 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과, 상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과, 상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과, 상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과, 상기 레지스트층을 제거한 후, 상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측의 면에 웨이퍼 에지부를 따라 링 형상으로 홈을 형성하는 공정과, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과, 상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과, 상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과, 상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이 변형예에 따른 제조 방법에 의하면, 수지 밀봉을 행하였을 때에 반도체 웨이퍼의 외주부로 확산되는 수지를 웨이퍼 에지부를 따라 링 형상으로 형성된 홈에 떨어뜨릴 수 있기 때문에, 웨이퍼 이면으로의 수지의 비어져 나옴을 억제할 수 있다. 그 결과, 상술한 제 3 형태의 경우와 동일하게, 종래 기술에 나타난 수지의 비어져 나옴에 기인하는 웨이퍼 크랙을 야기시키지 않고, 지금까지 달성할 수 없었던 수지 밀봉 공정 이후의 웨이퍼 이면 연삭을 실현할 수 있어, 거의 모든 공정을 두꺼운 웨이퍼 상태에서 유동시키는 것이 가능해진다. 이것에 의해, 웨이퍼 크랙의 위험성을 보다 한층 더 저감시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 CSP 구조 반도체 장치의 구성을 모식적으로 나타내는 단면도.
도 2는 도 1의 반도체 장치의 제 1 제조 공정을 나타내는 단면도.
도 3은 도 2의 제조 공정에 연속되는 제 2 제조 공정을 나타내는 단면도.
도 4는 도 3의 제조 공정에 연속되는 제 3 제조 공정을 나타내는 단면도.
도 5는 도 4의 제조 공정에 연속되는 제 4 제조 공정을 나타내는 단면도(일 부는 사시도).
도 6은 본 발명의 제 2 실시예에 따른 CSP 구조 반도체 장치의 구성을 모식적으로 나타내는 단면도.
도 7은 도 6의 반도체 장치의 제 1 제조 공정을 나타내는 단면도.
도 8은 도 7의 제조 공정에 연속되는 제 2 제조 공정을 나타내는 단면도.
도 9는 도 8의 제조 공정에 연속되는 제 3 제조 공정을 나타내는 단면도.
도 10은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 공정의 일부를 나타내는 단면도.
도 11은 도 10의 공정 (b)에서 행하는 웨이퍼 에지부의 가공 처리를 설명하기 위한 도면.
도 12는 도 10의 실시예의 변형예에 따른 제조 공정의 일부를 나타내는 단면도.
이하, 첨부 도면을 참조하면서 본 발명의 실시예에 대해서 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 CSP 구조 반도체 장치의 단면 구조를 모식적으로 나타낸 것이다.
도 1에 있어서, 참조부호 10은 본 실시예에 따른 반도체 장치(CSP), 참조부호 11은 디바이스가 형성된 실리콘(Si) 기판을 나타내고, 이 실리콘 기판(11)은 후술하는 반도체(실리콘) 웨이퍼를 절단(분할)한 일부분이다. 또한, 참조부호 12는 디바이스 위에 형성된 배선 패턴의 일부분의 영역에 의해 획정되는 전극 패드, 참조부호 13은 실리콘 기판(11)의 한쪽 면(도시한 예에서는 상측 면)에 형성된 보호막으로서의 패시베이션막, 참조부호 14는 패시베이션막(13) 위에 형성된 절연막(폴리이미드 수지층), 참조부호 15는 전극 패드(12)가 노출되는 개구부를 덮도록 절연막(14) 위에 소정의 형상으로 패터닝 형성된 금속 박막(급전층/도금 베이스막), 참조부호 16은 금속 박막(15) 위에 형성된 재배선층, 참조부호 17은 재배선층(16)의 단자 형성 부분에 형성된 메탈 포스트, 참조부호 18은 메탈 포스트(17)의 정상부에 형성된 배리어(barrier) 메탈층, 참조부호 19는 실리콘 기판(11)의 메탈 포스트(17)가 형성되어 있는 측의 면 전체를 덮도록(단, 메탈 포스트(17)(배리어 메탈층(18))의 정상부를 노출시켜) 형성된 밀봉 수지층, 참조부호 20은 노출된 메탈 포스트(17)(배리어 메탈층(18))의 정상부에 접합된 외부 접속 단자로서의 땜납 범프, 참조부호 21은 실리콘 기판(11)의 다른쪽 면(도시한 예에서는 하측 면)에 형성된 웨이퍼 크랙 방지를 위한 보강용 절연 수지층을 나타낸다. 각 부재의 재료나 두께 등에 대해서는, 여기서는 생략하고 후술하는 제조 방법 중에서 적절히 설명한다.
이하, 본 실시예에 따른 CSP 구조 반도체 장치(10)에 대해서, 그 제조 공정을 차례로 나타낸 도 2 내지 도 5를 참조하면서 설명한다. 또한, 각 도면(도 5의 (d)를 제외함)에 나타낸 단면 구조는 도 1에 나타낸 단면 구조의 일부분(좌측의 일부분)을 확대하여 나타낸 것이다.
우선, 최초의 공정에서는(도 2의 (a) 참조), 주지의 방법에 의해, 복수의 디바이스가 형성된 웨이퍼(30)를 제조한다. 즉, 소정의 두께(예를 들어 직경이 8인 치인 웨이퍼의 경우에는 725㎛ 정도의 두께)를 갖는 웨이퍼에 대하여 소정의 디바이스 프로세스를 행한 후, 웨이퍼의 한쪽 면(도시한 예에서는 상측 면)이 질화실리콘(SiN)이나 인유리(PSG) 등으로 이루어지는 보호막으로서의 패시베이션막(13)을 형성하고, 각 디바이스 위에 소정의 패턴으로 형성된 알루미늄(Al) 배선층의 일부분의 영역에 의해 획정되는 전극 패드(12)에 대응하는 부분의 패시베이션막(13)을 제거한다(즉, 패시베이션막(13)의 상기 부분을 개구한다). 패시베이션막(13)의 개구는 예를 들어 YAG 레이저나 엑시머 레이저 등의 레이저 가공에 의해 실행된다. 이것에 의해, 도시한 바와 같이 표면이 패시베이션막(13)으로 덮이고, 또한 전극 패드(12)가 노출된 웨이퍼(30)가 제조된다.
다음 공정에서는(도 2의 (b) 참조), 웨이퍼(30)의 패시베이션막(13) 위에 절연막(14)을 형성한다. 예를 들어 포토리소그래피(photolithography)에 의해, 웨이퍼(30)의 표면에 감광성 폴리이미드 수지를 도포하고, 폴리이미드 수지의 소프트 베이크(soft bake)(프리베이크(prebake)) 처리를 행한 후, 마스크(도시 생략)를 사용하여 노광 및 현상(폴리이미드 수지층의 패터닝)을 행하며, 하드 베이크(hard bake)(포스트베이크(postbake)) 처리를 더 행하여, 도시한 바와 같이 소정의 개소에 개구부(VH)를 갖는 절연막(폴리이미드 수지층)(14)을 형성한다. 이 때, 폴리이미드 수지층의 패터닝은 전극 패드(12)의 형상에 따르도록 행한다. 따라서, 노광 및 현상을 행하면, 도시한 바와 같이 전극 패드(12)에 대응하는 부분의 폴리이미드 수지층(14)이 제거되어, 전극 패드(12)에 도달하는 비어 홀(개구부(VH))이 형성된다.
다음 공정에서는(도 2의 (c) 참조), 절연막(폴리이미드 수지층)(14)이 형성되어 있는 측의 전면에 스퍼터링에 의해 금속 박막(15)을 형성한다. 이 금속 박막(15)은 밀착 금속층을 구성하는 크롬(Cr)층 또는 티타늄(Ti)층과 이 밀착 금속층 위에 적층되는 구리(Cu)층의 2층 구조를 갖고 있다. 금속 박막(15)은 전면에 Cr 또는 Ti을 스퍼터링에 의해 퇴적시키고(밀착 금속층: Cr층 또는 Ti층), 그 위에 Cu를 스퍼터링에 의해 더 퇴적시킴으로써(Cu층) 형성될 수 있다. 이렇게 하여 형성된 금속 박막(15)은, 나중의 재배선 형성 공정, 메탈 포스트 형성 공정에서 필요한 전해 도금 처리 시에 그 도금 베이스막(급전층)으로서 기능한다.
다음 공정에서는(도 2의 (d) 참조), 금속 박막(15) 표면(Cu층 표면)의 탈수(脫水) 베이크를 행하고, 액상(液狀) 포토레지스트를 도포하여 건조시킨 후, 마스크(도시 생략)를 사용하여 노광 및 현상(포토레지스트의 패터닝)을 행하여, 레지스트층(R1)을 형성한다. 이 포토레지스트의 패터닝은 다음 공정에서 형성되는 재배선 패턴의 형상에 따르도록 행한다.
다음 공정에서는(도 3의 (a) 참조), 금속 박막(15)을 급전층으로 하여 그 표면에 전해 Cu 도금을 실시하고, 패터닝된 레지스트층(R1)을 마스크로 하여 Cu의 재배선층(재배선 패턴)(16)을 형성한다.
다음 공정에서는(도 3의 (b) 참조), 예를 들어 유기 용제를 함유하는 박리액을 사용하여 포토레지스트(레지스트층(R1))를 박리하여 제거한다.
다음 공정에서는(도 3의 (c) 참조), 금속 박막(15) 표면(Cu층 표면) 및 재배선층(16) 표면을 청정하게 한 후, 감광성 드라이 필름(두께 100㎛ 정도)을 접착시 키고, 또한 마스크(도시 생략)를 사용하여 노광 및 현상(드라이 필름의 패터닝)을 행하여, 레지스트층(R2)을 형성한다. 이 드라이 필름의 패터닝은 다음 공정에서 형성되는 메탈 포스트의 형상에 따르도록 행한다.
다음 공정에서는(도 4의 (a) 참조), 동일하게 금속 박막(15)을 급전층으로 하여 재배선층(16) 표면에 전해 Cu 도금을 실시하고, 패터닝된 레지스트층(R2)을 마스크로 하여 재배선층(16)의 단자 형성 부분에 Cu의 포스트(메탈 포스트)(17)를 형성한다. 이 Cu 포스트(17)는 드라이 필름(레지스트층(R2))의 두께와 동일한 100㎛ 정도의 높이를 갖고 있다.
또한, Cu 포스트(17)의 정상부에 전해 도금에 의해 배리어 메탈층(18)을 형성한다. 이 배리어 메탈층(18)은, 예를 들어 Cu 포스트(17)를 급전층으로 하여 그 표면에 밀착성 향상을 위한 니켈(Ni) 도금을 실시하고, 또한 이 Ni층 위에 도전성 향상을 위한 팔라듐(Pd) 도금을 실시한 후, 이 Pd층 위에 금(Au) 도금을 실시함으로써 형성될 수 있다(Ni/Pd/Au). 이 경우, Pd층을 설치하지 않고 Ni층 위에 직접 Au층을 형성할 수도 있다(Ni/Au). 이 시점에서 재배선 패턴이 형성되어 있는 측의 면(도시한 예에서는 상측 면)은 대략 평탄한 상태로 되어 있다.
다음 공정에서는(도 4의 (b) 참조), 주지의 연삭 장치를 사용하여 웨이퍼 이면(도시한 예에서는 하측 면)을 연삭하여, 웨이퍼(30) 두께를 소정의 두께(예를 들어 250㎛∼300㎛ 정도)로 얇게 한다. 이 때, 앞의 공정에서 제조된 구조체의 패턴 면(상측 면)은 대략 평탄하기 때문에, 연삭에 앞서 상기 구조체를 유지할 때에 그 패턴 면 측을 처킹(chucking)하는 것이 용이해진다. 따라서, 이렇게 처킹한 상태 에서 웨이퍼(30) 이면을 도면 중의 화살표로 나타낸 바와 같이 소정의 두께로 될 때까지 연삭할 수 있다.
이렇게 패턴 면이 대략 평탄한 상태로 되어 있기 때문에, 이면 연삭 시에, 종래의 프로세스에서 사용되었던 패턴 표면 보호용 테이프(BG용 테이프)를 접착시킬 필요가 없어진다. 즉, Cu 포스트(17)(배리어 메탈층(18))의 표면과 드라이 필름(레지스트층(R2))의 표면이 종래의 BG용 테이프 역할을 수행한다.
다음 공정에서는(도 4의 (c) 참조), 예를 들어 수산화나트륨(NaOH)이나 모노에탄올아민계 등의 알칼리성 약액(藥液)을 사용하여 드라이 필름(레지스트층(R2))을 박리하여 제거한다.
다음 공정에서는(도 4의 (d) 참조), 습식 에칭에 의해, 노출되어 있는 도금 베이스막(금속 박막(15))을 제거한다. 즉, Cu를 용해시키는 에칭액에 의해 금속 박막(15) 상층 부분의 Cu층을 제거하고, 이어서 Cr 또는 Ti을 용해시키는 에칭액에 의해 하층 부분의 밀착 금속층(Cr층 또는 Ti층)을 제거한다. 이것에 의해, 도시한 바와 같이 절연막(폴리이미드 수지층)(14)이 노출된다. 그 후, 소정의 표면 세정 등을 행한다.
또한, Cu를 용해시키는 에칭액을 사용했을 때, 재배선층(16)을 구성하는 Cu도 제거되어 재배선 패턴이 단선(斷線)되는 것처럼 보이지만, 실제로 이러한 결점은 생기지 않는다. 그 이유는, 상술한 바와 같이 금속 박막(15)의 상층 부분은 Cu의 스퍼터링에 의해 형성되기 때문에 그 막 두께는 미크론 오더 이하(0.5㎛ 정도)인 것에 대하여, 재배선층(16)은 전해 Cu 도금에 의해 형성되기 때문에 그 막 두께 는 적어도 10㎛ 정도이므로, 금속 박막(15)의 Cu는 완전히 제거되어도, 재배선층(16)(Cu)에 대해서는 그 표층 부분만이 제거되는 정도이며, 재배선 패턴이 단선되지 않기 때문이다.
다음 공정에서는(도 5의 (a) 참조), 만일의 웨이퍼 크랙에 대처하기 위해, 웨이퍼(30) 이면에 보강용 및 수지 밀봉 공정 이후의 웨이퍼 휨 교정용 절연 수지층(21)을 형성한다. 이 절연 수지층(21)의 재료로서는, 예를 들어 열경화성 에폭시 수지나 폴리이미드 수지, 노볼락(novolac) 수지나 솔더 레지스트 등이 사용된다. 이들 수지 등을 코팅하고, 경화(硬化)시킴으로써 절연 수지층(21)이 형성된다. 또는, 이들 수지 등을 사용하는 대신에, 필름 형상의 절연성 시트 부재를 접착시킬 수도 있다.
다음 공정에서는(도 5의 (b) 참조), 웨이퍼(30)의 Cu 포스트(17)가 형성되어 있는 측의 면 전체를 덮도록(단, Cu 포스트(17)(배리어 메탈층(18))의 정상부를 노출시켜) 밀봉 수지로 밀봉한다(밀봉 수지층(19)의 형성). 이것은 예를 들어 다음과 같이 하여 행할 수 있다.
우선, 상형(上型)과 하형(下型)으로 나누어진 밀봉 금형을 준비하고, 이것을 소정 온도(175℃ 정도)로 가열한다. 다음으로, 상형에 수지 필름을 흡착(吸着)시키고, 하형의 오목부 내에 웨이퍼(30)를 장착하며, 또한 이 위에 밀봉 수지로서 밀착력이 높은 태블릿(tablet) 형상의 열경화성 수지(예를 들어 에폭시 수지)를 탑재한다. 그리고, 밀봉 금형의 열과 프레스에 의한 압력에 의해 열경화성 수지를 용융하여 웨이퍼 전면으로 확장시키고(3분 정도), 그 후, 금형으로부터 웨이퍼(30)를 취출(取出)한다. 그리고, 열경화성 수지를 경화시키는 처리(큐어)를 행한다(1시간 내지 12시간 정도의 범위 내). 웨이퍼(30)는 수지 필름과 일체로 되어 있기 때문에, 이 수지 필름을 웨이퍼(30)로부터 벗긴다. 이것에 의해, 도시한 바와 같이 표면이 밀봉 수지층(19)으로 덮이고, 또한 Cu 포스트(17)(배리어 메탈층(18))의 정상부가 노출된 웨이퍼(30)가 제조된다.
다음 공정에서는(도 5의 (c) 참조), 노출된 Cu 포스트(17)(배리어 메탈층(18))의 정상부에 표면 처리제로서의 플럭스(flux)를 도포한 후, 외부 접속 단자로서 사용되는 땜납을 인쇄법 또는 볼 탑재법에 의해 형성하고, 240℃∼260℃ 정도의 온도에서 리플로하여 고정시킨다(땜납 범프(20)의 접합). 그 후, 표면을 세정하여 플럭스를 제거한다.
최후의 공정에서는(도 5의 (d) 참조), 앞의 공정에서 땜납 범프(20)가 접합된 웨이퍼(30)(절연막(14), 밀봉 수지층(19), 절연 수지층(21)을 포함함)를 다이싱용 지지 부재(도시 생략) 위에 탑재한 후, 다이서(dicer) 등(도시한 예에서는 다이서의 블레이드(BL))에 의해 절단하여 각각의 반도체 칩(디바이스)으로 분할한다. 이것에 의해, 본 실시예에 따른 CSP 구조 반도체 장치(10)(도 1)가 제조된다.
이상 설명한 바와 같이, 본 실시예에 따른 CSP 구조 반도체 장치(10)의 제조 방법에 의하면, 웨이퍼 레벨 패키지의 제조 공정에 있어서 비교적 나중의 단계(Cu 포스트(17) 및 배리어 메탈층(18)을 형성한 직후의 단계)에서 웨이퍼(30)의 이면 연삭을 행하도록 하고 있어(도 4의 (b) 참조), Cu 포스트(17) 및 배리어 메탈층(18)을 형성하는 공정까지는(도 2의 (a) 내지 도 4의 (a) 참조) 웨이퍼(30)가 두꺼 운 상태(이 경우, 725㎛ 정도의 두꺼운 웨이퍼 상태)에서 처리를 행할 수 있기 때문에, 웨이퍼 레벨 패키지의 박형화를 실현함에 있어서, 종래 기술에 나타난 「웨이퍼 크랙」의 발생을 방지할 수 있다.
또한, 웨이퍼(30)의 이면 연삭을 행하기 직전의 시점에서(도 4의 (a) 참조), 웨이퍼 표면(패턴이 형성되어 있는 측의 면)은 Cu 포스트(17)(배리어 메탈층(18))의 표면과 드라이 필름(레지스트층(R2))의 표면에 의해 대략 평탄한 상태로 되어 있기 때문에, 웨이퍼 이면 연삭 시에, 종래의 프로세스에서 사용되었던 후막 타입의 고가의 BG용 테이프를 접착시킬 필요가 없어진다. 그 결과, 전용 라미네이터 및 전용 리무버(박리용 테이프를 포함함)도 전혀 불필요해진다. 이것에 의해, 제조 비용을 삭감하는 것이 가능해진다.
상술한 실시예에서는 전해 도금에 의한 Cu 포스트(17) 및 배리어 메탈층(18) 형성 후(드라이 필름(R2)을 박리하기 전)에 웨이퍼(30)의 이면 연삭을 행하도록 하고 있지만(도 4의 (b) 참조), 이면 연삭을 행하는 타이밍이 이 시점에 한정되지는 않는다. 본 발명의 요지로부터도 명확히 알 수 있듯이, 결국, 웨이퍼(30)의 이면 연삭을 행하기 직전에 표면이 대략 평탄한 상태로 되어 있는 단계로서, 웨이퍼 레벨 패키지의 제조 공정에서 가능한 한 나중의 단계이면 충분하다. 이것을 고려하여, 예를 들어 재배선층(16) 형성 후(포토레지스트(R1)의 박리 전)의 단계(도 3의 (a) 참조)에서 웨이퍼(30)의 이면 연삭을 행하도록 할 수도 있다.
또한, 상술한 실시예에서는 도 2의 (a)의 공정에서 웨이퍼의 한쪽 면에 보호막으로서의 패시베이션막(13)을 설치하고 있지만, 경우에 따라서는 이 패시베이션 막(13)을 설치하지 않고, 그 후의 공정(도 2의 (b)의 공정)에서 형성되는 절연막(폴리이미드 수지층)(14)에 패시베이션막 기능을 겸용시킬 수도 있다. 또는 그 반대로 절연막(14)을 설치하지 않고, 패시베이션막(13)만으로 할 수도 있다.
또한, 상술한 실시예에서는 도 2의 (b)의 공정에서 웨이퍼(30) 표면에 형성하는 절연막(14)으로서 감광성 폴리이미드 수지를 사용한 경우에 대해서 설명했지만, 이러한 절연막의 재료는 감광성 수지에 한정되지 않아, 예를 들어 비감광성 폴리이미드 수지나 에폭시 수지 등의 수지를 사용할 수도 있다.
또한, 상술한 실시예에서는 도 5의 (a)의 공정에서 만일의 웨이퍼 크랙에 대처하기 위해 웨이퍼 이면에 보강용 및 웨이퍼 휨 교정용 절연 수지층(21)을 형성하고 있지만, 이 절연 수지층(21)을 반드시 형성할 필요는 없어, 경우에 따라서는 이 공정을 생략할 수도 있다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예에 따른 CSP 구조 반도체 장치의 단면 구조를 모식적으로 나타낸 것이다.
도시한 바와 같이 제 2 실시예에 따른 반도체 장치(10a)는, 상술한 제 1 실시예에 따른 반도체 장치(10)(도 1)와 비교하여 실리콘 기판(11a)의 이면이 노출되어 있는 점에서 다르다. 상술한 바와 같이 제 1 실시예에서는, 웨이퍼 레벨 패키지의 제조 공정 도중에 만일의 웨이퍼 크랙에 대처하기 위해 웨이퍼 이면에 형성한 보강용 절연 수지층(21)을 그대로 최후까지 남겨(도 5 참조) 반도체 장치(10)로 하고 있는 것에 대하여, 이 제 2 실시예에서는, 제 1 실시예와 동일하게 제조 공정 도중에 웨이퍼 크랙 대책으로서 웨이퍼 이면에 필름층을 형성하지만, 이 필름층은 후술하는 바와 같이 제조 공정의 최종 단계에서 웨이퍼 이면(실리콘 기판(11a)의 이면)으로부터 박리 제거된다. 그 결과, 도 6에 나타낸 바와 같이 실리콘 기판(11a)의 이면이 노출된다. 본 실시예에 따른 반도체 장치(10a)의 다른 구성에 대해서는 기본적으로 제 1 실시예에 따른 구성(도 1)과 동일하므로, 그 설명을 생략한다.
제조 공정 도중에 웨이퍼 이면에 형성되는 필름층은, 웨이퍼 크랙을 방지하기 위한 보강용으로서의 기능에 더하여, 밀봉 수지의 열경화 등의 열처리를 행하였을 때에 웨이퍼의 휨이 발생하지 않도록 하는 기능(웨이퍼의 휨을 교정하는 기능)도 갖고 있다. 이 필름층의 재료나 두께, 형태 등에 대해서는 후술하는 제조 방법 중에서 적절히 설명한다.
이하, 본 실시예에 따른 CSP 구조 반도체 장치(10a)에 대해서, 그 제조 공정을 차례로 나타낸 도 7 내지 도 9를 참조하면서 설명한다. 또한, 각 도면에 나타낸 단면 구조는 도 6에 나타낸 단면 구조의 일부분(좌측의 일부분)을 확대하여 나타낸 것이다.
우선, 도 2의 (a) 내지 도 4의 (a)의 공정에서 행한 처리와 동일하게 하여, 표면이 패시베이션막(13)으로 덮이고, 또한 전극 패드(12)가 노출된 웨이퍼(30a)를 제조하며, 패시베이션막(13) 위에 절연막(폴리이미드 수지층)(14)을 형성하고, 전극 패드(12) 및 절연막(14) 위에 금속 박막(15)을 형성하며, 이 금속 박막(15)을 급전층으로 하여 그 표면에 Cu의 재배선층(16)을 형성하고, 패터닝된 드라이 필름( 레지스트층(R2))을 마스크로 하여 재배선층(16)의 단자 형성 부분에 Cu의 포스트(메탈 포스트)(17) 및 배리어 메탈층(18)을 형성한다.
다음 공정에서는(도 7의 (a) 참조), 도 4의 (b)의 공정에서 행한 처리와 동일하게 하여, 연삭 장치에 의해 웨이퍼 이면을 연삭하여 웨이퍼(30a) 두께를 소정의 두께(예를 들어 200㎛ 정도)로 얇게 한다.
다음 공정에서는(도 7의 (b) 참조), 박화된 웨이퍼(30a)의 이면에 대하여 CO2 레이저에 의한 마킹(marking)을 행한다. 즉, 각 디바이스마다 각각 제조 번호나 고객의 회사명 등의 정보를 기입한다.
다음 공정에서는(도 7의 (c) 참조), 웨이퍼 크랙과 웨이퍼의 휨에 대처하기 위해, 웨이퍼(30a) 이면에 소정의 두께(예를 들어 70∼290㎛ 정도)를 갖는 필름층(22)을 형성한다. 본 실시예에서는, 이 필름층(22)으로서, 내열성(최대 240℃ 정도)을 갖고, 또한 내약품성을 갖는 테이프(이하, 편의상 「내열성 테이프」라고 함)를 사용한다. 바람직하게는, 다이 어태치 필름(DAF: Die Attach Film) 프로세스용의 고(高)내열성을 갖는 PET(폴리에스테르계)를 기재(基材)로 한 테이프가 사용된다. 이 내열성 테이프(22)는 PET 필름 등의 기재 위에 접착제 등이 도포된 다층 구조를 갖고 있으며, 이 접착제층을 통하여 웨이퍼(30a)의 이면에 접착된다.
본 실시예에서는, 이 내열성 테이프(22)로서, 자외선(UV)의 조사에 감응하여 경화되는 성질을 갖는 것(즉, UV 조사에 의해 박리되는 타입의 것)을 사용한다. 또한, 이 내열성 테이프(22)가 「내약품성」을 필요로 하는 이유는, 나중의 공정에 서 드라이 필름(레지스트층(R2))의 박리용으로서 알칼리성 약액을 사용할 필요가 있고, 또한 노출되어 있는 도금 베이스막(금속 박막(15))을 제거하기 위해 산성 또는 알칼리성 에칭액을 사용할 필요가 있어, 이들 약액에 견딜 필요가 있기 때문이다.
다음 공정에서는(도 8의 (a) 참조), 도 4의 (c) 및 (d)의 공정에서 행한 처리와 동일하게 하여, 드라이 필름(레지스트층(R2))을 박리하고, 노출되어 있는 도금 베이스막(금속 박막(15))을 제거한다.
다음 공정에서는(도 8의 (b) 참조), 웨이퍼(30a)의 이면에 접착된 내열성 테이프(22)에 자외선(UV)을 조사한다. 이 UV의 조사량은 내열성 테이프(22)를 구성하는 접착제층을 어느 정도 경화시키는데 충분한 조사량으로서, 그다지 과대하지 않은 조사량으로 설정된다. 이 단계에서 UV 조사를 행하는 이유에 대해서는 후술한다.
다음 공정에서는(도 8의 (c) 참조), 도 5의 (b)의 공정에서 행한 처리와 동일하게 하여, 웨이퍼(30a)의 Cu 포스트(17)가 형성되어 있는 측의 면 전체를 덮도록(단, Cu 포스트(17)(배리어 메탈층(18))의 정상부를 노출시켜) 밀봉 수지로 밀봉한다.
다음 공정에서는(도 8의 (d) 참조), 도 5의 (c)의 공정에서 행한 처리와 동일하게 하여, 외부 접속 단자(땜납 범프(20))를 접합한다.
다음 공정에서는(도 9의 (a) 참조), 땜납 범프(20)가 접합된 반도체 웨이퍼(30a)를 다이싱용 프레임(40)에 의해 지지된 다이싱용 테이프(41) 위에 반도체 웨 이퍼(30a)의 내열성 테이프(22)가 접착되어 있는 측의 면을 접착시켜 탑재한다. 또한, 다이서 등(도시한 예에서는 다이서의 블레이드(BL))에 의해, 각 디바이스의 영역을 획정하는 선을 따라 반도체 웨이퍼(30a)를 절단한다. 이 때, 도면 중의 파선(破線)으로 나타낸 바와 같이, 내열성 테이프(22)의 도중 단계까지 절개선을 넣도록 한다. 이것에 의해, 반도체 웨이퍼(30a)는 내열성 테이프(22)가 접착된 상태에서 각각의 반도체 칩(디바이스)으로 분할된다.
최후의 공정에서는(도 9의 (b) 참조), 앞의 공정에서 절단 분할된 각 반도체 칩(디바이스)(10a)을 픽업한다. 이 때, 반도체 웨이퍼(30a)의 이면에 접착되어 있던 내열성 테이프(22)는 다이싱용 테이프(41) 위에 접착된 채 웨이퍼 이면으로부터 완전히 박리된다. 이것은 내열성 테이프(22)에 미리 UV 조사(도 8의 (b))가 행해졌기 때문이다.
즉, 내열성 테이프(22)는 상술한 바와 같이 기재(PET 필름) 위에 접착제 등이 도포된 다층 구조를 갖고 있으며, 최종적으로 픽업 처리를 행하였을 때에, 이 접착제층이 기재에 완전히 부착된 상태에서 웨이퍼 이면으로부터 박리되면 문제는 없지만, UV 조사를 행하기 전에 큐어(도 8의 (c))나 리플로(도 8의 (d)) 등의 열처리를 행하면 접착제층이 변질(變質)되기 때문에, 픽업 시에 접착제층의 일부가 웨이퍼 이면에 달라붙은 상태로 되어, 내열성 테이프(22)를 깨끗하게 박리할 수 없다. 따라서, 본 실시예와 같이 열처리를 행하기 전의 단계에서 UV 조사를 행하여, 이 접착제층을 어느 정도 경화시킨 상태로 해 둠으로써, 최후에 픽업 처리를 행하였을 때에, 이 접착제층을 기재에 완전히 부착시킨 상태에서 내열성 테이프(22)를 웨이퍼 이면으로부터 깨끗하게 박리하는 것이 가능해진다. 다만, UV의 조사량이 과대해지면, 픽업 처리에 이르는 도중의 단계에서 어떠한 충격 등에 의해 그 단계에서 내열성 테이프(22)가 박리될 가능성도 있기 때문에, 상술한 바와 같이 UV의 조사량은 적당량으로 설정할 필요가 있다.
이상 설명한 바와 같이, 제 2 실시예에 따른 CSP 구조 반도체 장치(10a)의 제조 방법에 의하면, 상술한 제 1 실시예의 경우와 동일하게 웨이퍼 레벨 패키지의 제조 공정에 있어서 비교적 나중의 단계(Cu 포스트(17) 및 배리어 메탈층(18)을 형성한 직후의 단계)에서 웨이퍼(30a)의 이면 연삭을 행하도록 하고 있으며(도 7의 (a) 참조), 또한 웨이퍼 이면 연삭 처리를 행한 후, 드라이 필름(레지스트층(R2))의 박리와 도금 베이스막(금속 박막(15))의 에칭 제거를 행하기 전에, 웨이퍼(30a) 이면에 소정의 두께를 갖는 내열성 테이프(22)를 접착시키고 있기 때문에(도 7의 (c) 참조), 이 공정 이후, 이 내열성 테이프(22)는 웨이퍼 크랙에 대한 보강용 필름층으로서 기능한다.
즉, 이 제 2 실시예에 의하면, 도 7의 (b)의 공정(CO2 레이저에 의한 마킹)을 제외한 모든 공정을 두꺼운 웨이퍼 상태에서 유동시킬 수 있기 때문에, 상술한 제 1 실시예의 경우와 비교하면, 웨이퍼 크랙의 위험성을 보다 한층 더 저감시킬 수 있다.
또한, 웨이퍼(30a)의 이면에 접착된 내열성 테이프(22)는, 그 나중의 단계에서 수지 밀봉 및 열경화(큐어) 등의 열처리를 행하였을 때에 웨이퍼(30a)의 휨이 발생하지 않도록 평탄하게 유지하는 동시에, 최후의 픽업 처리를 행하는 단계에서(도 9의 (b)) 웨이퍼 이면으로부터 완전히 박리할 수 있다. 즉, 휨 교정용으로서 웨이퍼 이면에 접착시킨 내열성 테이프(22)를 최종적으로 제거할 수 있기 때문에, 종래와 같이 영구막으로서 남길 필요성이 없어진다. 그 결과, 각종 신뢰성 시험(웨이퍼와의 밀착 신뢰성 시험 등)을 행할 필요도 없어지고, 영구막(필름층)과 칩 이면 사이에서 박리가 생긴다는 문제도 발생하지 않는다.
상술한 제 2 실시예에서는, 내열성 테이프(22)의 형태로서, UV를 조사하고 나서 박리하는 타입의 것(소위 「UV 박리 타입」의 것)을 사용한 경우를 예로 들어 설명했지만, 사용하는 내열성 테이프의 형태가 이것에 한정되지는 않는다. 예를 들어 UV를 조사하지 않고 가온(加溫)하여 박리하는 타입의 것(소위 「열 박리 타입」의 것)을 사용할 수도 있다. 이것은 UV 박리 타입의 것과 비교하면 비용이 저렴하다는 이점이 있다.
열 박리 타입의 테이프는 예를 들어 50∼60℃ 정도의 열을 가함으로써 그 접착력이 저하되고, 벗기는 힘을 더 부가함으로써 박리될 수 있다. 여기서 유의해야 할 점은 단순히 열을 가하는 것만으로는 박리할 수 없다는 점이다. 즉, 열 박리 타입의 테이프를 접착시킨 후의 단계에서, 높은 175℃ 정도의 온도에서 큐어(도 8의 (c))를 더 행하고, 또한 240℃∼260℃ 정도의 온도에서 리플로(도 8의 (d))를 행하게 되지만, 이 단계에서 온도 조건에만 의존하여 박리되지 않아, 최후의 픽업 처리를 행하는 단계(도 9의 (b))에서, 웨이퍼에 접착된 상기 테이프(열 박리 타입의 테이프)를 소정의 온도(50∼60℃ 정도)로 가열하는 동시에, 각 디바이스를 상기 테이프로부터 벗기는 힘을 부가함으로써, 상기 테이프를 웨이퍼 이면으로부터 박리할 수 있다. 이 때문에, 픽업 처리의 단계에서 그 소정의 온도로 가열하기 위한 가온 기구를 필요로 한다.
(제 3 실시예)
상술한 바와 같이, 얇은 웨이퍼 상태에서의 처리에 기인하는 웨이퍼 크랙을 회피하기 위해서는 가능한 한 나중의 단계에서 웨이퍼 이면 연삭 처리를 행하는 것이 바람직하지만, 예를 들어 수지 밀봉 후에 웨이퍼 이면 연삭 처리를 행한 경우, 종래 기술의 과제와 관련하여 설명한 바와 같이 몰드 수지의 비어져 나옴에 기인하는 웨이퍼 크랙이 발생할 우려가 있다. 도 10 및 도 11은 이러한 결점을 해소하기 위한 방법을 나타낸 것이다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 공정의 일부를 나타낸 것이고, 도 11은 도 10의 (b)의 공정에서 행하는 웨이퍼 에지부의 가공 처리를 설명하기 위한 도면이다.
도 10에 나타낸 각 공정의 처리에 앞서, 우선, 도 2의 (a) 내지 도 5의 (a)의 공정에서 행한 처리와 동일한 처리를 행한다. 다만, 웨이퍼 이면 연삭 처리(도 4의 (b))와 절연 수지층(21) 형성 처리(도 5의 (a))는 제외한다. 그리고, 도 10의 (a)의 공정에서는, 도 5의 (b)의 공정에서 행한 처리와 동일하게 하여, 웨이퍼(30)의 Cu 포스트(17)가 형성되어 있는 측의 면 전체를 덮도록(단, Cu 포스트(17)(배리어 메탈층(18))의 정상부를 노출시켜) 밀봉 수지로 밀봉한다. 이 때, 도시한 바와 같이 수지(19)가 웨이퍼(30)의 외주부로 확산되고, 이 확산된 수지가 웨이퍼 에지 부로 비어져 나와 웨이퍼 이면에 도달한다. 이 상태에서 웨이퍼 이면 연삭 처리를 행하면, 상술한 바와 같이 웨이퍼 크랙이 발생할 우려가 있다.
그래서, 다음 공정에서는(도 10의 (b) 참조), 다이서(블레이드(BL))를 이용한 원형 절단 가공(「원형 다이싱법」이라고도 함)에 의해, 웨이퍼 에지부로 비어져 나온 불필요한 수지를 컷(cut)(제거)한다. 구체적으로는, 도 11에 나타낸 바와 같이, 우선, 웨이퍼(30) 중심으로부터 소정의 반경(半徑) 부분만큼 오프셋(offset)시킨 위치로 블레이드(BL)를 내리고(도 11의 (a) 참조), 블레이드(BL)의 높이를 고정시킨 채, 웨이퍼(30)를 흡착한 척 테이블(도시 생략)을 회전시킴으로써(도 11의 (b) 참조), 웨이퍼(30)의 상기 위치의 부분을 절단할 수 있다. 이것에 의해, 웨이퍼 에지부의 불필요한 수지층(19)이 제거된다.
이렇게 하여 웨이퍼 에지부로 비어져 나온 불필요한 수지층(19)을 제거한 후, 다음 공정에서는(도 10의 (c) 참조), 도 4의 (b)의 공정에서 행한 처리와 동일하게 하여, 연삭 장치에 의해 웨이퍼 이면을 연삭하여 웨이퍼(30)를 소정의 두께로 얇게 한다. 그 후, 특별히 도시하지는 않지만, 노출된 Cu 포스트(17)(배리어 메탈층(18))의 정상부에 땜납 범프(20)를 접합하고, 웨이퍼(30)(절연막(14), 밀봉 수지층(19)을 포함함)를 다이싱하여 각각의 반도체 칩(디바이스)으로 분할한다.
이렇게 제 3 실시예에 따른 반도체 장치의 제조 방법에 의하면, 웨이퍼 레벨 패키지의 제조 공정의 최종 단계에 가까운 단계에서 수지 밀봉을 행하였을 때에, 웨이퍼 에지부로 비어져 나온 불필요한 수지층(19)을 제거한 후에 웨이퍼 이면 연삭 처리를 행하도록 하고 있기 때문에, 종래 기술에 나타난 수지의 비어져 나옴에 기인하는 웨이퍼 크랙을 야기시키지 않고, 지금까지 달성할 수 없었던 수지 밀봉 공정 이후의 웨이퍼 이면 연삭 처리를 실현할 수 있다. 그 결과, 거의 모든 공정을 두꺼운 웨이퍼 상태에서 유동시킬 수 있기 때문에, 제 1 실시예와 같이 제조 공정 도중의 단계까지 두꺼운 웨이퍼 상태에서 유동시키는 경우와 비교하면, 웨이퍼 크랙의 위험성을 보다 한층 더 저감시키는 것이 가능해진다.
상술한 제 3 실시예에서는, 웨이퍼 이면 연삭 처리에 앞서, 수지 밀봉을 행하였을 때에 웨이퍼 에지부로 수지가 비어져 나오는 문제를 해소하는 방법으로서, 비어져 나온 불필요한 수지층(19)을 컷(제거)하는 방법을 예로 들어 설명했지만, 웨이퍼 에지부로 수지가 비어져 나오는 문제를 해소하는 방법이 이것에 한정되지는 않는다. 예를 들어 수지 밀봉 시에 웨이퍼의 외주부로 확산된 수지가 웨이퍼 에지부에 머물러, 웨이퍼 이면에 도달하는 것을 방지하는 방법을 채용할 수도 있다. 도 12는 그 경우의 방법을 예시한 것이다.
도 12에 나타낸 방법에서는, 도시한 공정의 처리에 앞서, 우선, 도 2의 (a) 내지 도 5의 (a)의 공정에서 행한 처리와 동일한 처리를 행한다. 다만, 웨이퍼 이면 연삭 처리(도 4의 (b))와 절연 수지층(21) 형성 처리(도 5의 (a))는 제외한다. 그리고, 도 12의 (a)의 공정에서는, 웨이퍼(30)의 Cu 포스트(17)(배리어 메탈층(18))가 형성되어 있는 측의 면에 웨이퍼 에지부를 따라 링 형상으로 U자 홈(G)을 형성한다. 이 U자 홈(G)은 도 11에 예시한 바와 같은 원형 다이싱법에 다이서의 블레이드(BL) 형상을 살려서 행하는 프로파일(profile) 가공을 병용(倂用)함으로써 형성할 수 있다. 도시한 예에서는 U자 홈(G)으로 되어 있지만, 형성하는 홈의 단 면 형상은 「U자 형상」에 한정되지 않아, 예를 들어 V자 형상, 사각형 형상, 그 이외의 형상일 수도 있다.
이렇게 하여 웨이퍼 에지부에 U자 홈(G)을 형성한 후, 다음 공정에서는(도 12의 (b) 참조), 도 5의 (b)의 공정에서 행한 처리와 동일하게 하여, 웨이퍼(30)의 Cu 포스트(17)가 형성되어 있는 측의 면 전체를 덮도록(단, Cu 포스트(17)(배리어 메탈층(18))의 정상부를 노출시켜) 밀봉 수지(19)로 밀봉한다. 이 때, 도시한 바와 같이 웨이퍼(30)의 외주부로 확산된 수지(19)는 웨이퍼 에지부에 형성된 U자 홈(G)에 떨어진다. 그 후, 특별히 도시하지는 않지만, 연삭 장치에 의해 웨이퍼 이면을 연삭하여 웨이퍼(30)를 소정의 두께로 얇게 하고, 노출된 Cu 포스트(17)(배리어 메탈층(18))의 정상부에 땜납 범프(20)를 접합한 후, 웨이퍼(30)(절연막(14), 밀봉 수지층(19)을 포함함)를 다이싱하여 각각의 반도체 칩(디바이스)으로 분할한다.
이렇게 도 12에 나타낸 실시예에 의하면, 수지 밀봉 시에 웨이퍼(30)의 외주부로 확산된 수지(19)를 웨이퍼 에지부의 U자 홈(G)에 떨어뜨리도록 하고 있기 때문에, 웨이퍼 이면으로의 수지의 비어져 나옴을 억제할 수 있다. 그 결과, 상술한 제 3 실시예의 경우와 동일하게, 종래 기술에 나타난 수지의 비어져 나옴에 기인하는 웨이퍼 크랙을 야기시키지 않고, 지금까지 달성할 수 없었던 수지 밀봉 공정 이후의 웨이퍼 이면 연삭 처리를 실현할 수 있어, 거의 모든 공정을 두꺼운 웨이퍼 상태에서 유동시킬 수 있다. 이것에 의해, 웨이퍼 크랙의 위험성을 보다 한층 더 저감시키는 것이 가능해진다.

Claims (10)

  1. 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부(開口部)를 갖도록 절연막을 형성하는 공정과,
    상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과,
    상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과,
    상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트(metal post)를 형성하는 공정과,
    상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭(硏削)하여 소정의 두께로 될 때까지 박화(薄化)하는 공정과,
    상기 레지스트층을 제거한 후, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과,
    상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과,
    상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과,
    상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 전면(全面)에 금속 박막을 형성하는 공정과,
    상기 금속 박막 위에 소정의 형상으로 패터닝된 레지스트층을 형성하는 공정과,
    상기 레지스트층을 마스크로 하여 상기 금속 박막 위에 재(再)배선층을 형성하는 공정과,
    상기 반도체 웨이퍼의 상기 재배선층이 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과,
    상기 레지스트층을 제거한 후, 상기 재배선층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과,
    웨이퍼 표면에 노출되어 있는 금속 박막을 제거하는 공정과,
    상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과,
    상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과,
    상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정의 직전에, 상기 반도체 웨이퍼의 박화된 표면에 절연 수지층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과,
    상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과,
    상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과,
    상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과,
    상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과,
    상기 반도체 웨이퍼의 박화된 표면에 내열성을 갖는 필름층을 형성하는 공정과,
    상기 레지스트층을 제거한 후, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과,
    상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과,
    상기 금속 범프가 접합된 반도체 웨이퍼를 상기 반도체 웨이퍼의 상기 필름층이 형성되어 있는 측의 면을 지지 부재 위에 접착시켜 탑재한 후, 상기 각 디바이스의 영역을 획정(劃定)하는 선을 따라 상기 반도체 웨이퍼를 절단하는 공정과,
    상기 필름층을 상기 지지 부재 위에 접착시킨 채 상기 각 디바이스를 픽업(pick-up)하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 필름층을 형성하는 공정에서, 상기 필름층으로서, 자외선의 조사에 감응하여 경화(硬化)되는 성질을 갖는 내열성 테이프를 사용하고,
    상기 레지스트층을 제거한 후, 상기 밀봉 수지로 웨이퍼 표면을 밀봉하기 전에, 상기 내열성 테이프에 소정의 조사량으로 자외선을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 필름층을 형성하는 공정에서, 상기 필름층으로서, 가온(加溫)되었을 때에 접착력이 저하되는 성질을 갖는 내열성 테이프를 사용하고,
    상기 각 디바이스를 픽업하는 공정에서, 상기 내열성 테이프를 소정의 온도로 가열하는 동시에, 각 디바이스를 상기 내열성 테이프로부터 벗기는 힘을 부가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과,
    상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상 으로 패터닝된 도체층을 형성하는 공정과,
    상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도록 레지스트층을 형성하는 공정과,
    상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과,
    상기 레지스트층을 제거한 후, 상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과,
    상기 밀봉 수지로 웨이퍼 표면을 밀봉했을 때에 웨이퍼 에지부로 비어져 나온 불필요한 밀봉 수지를 제거하는 공정과,
    상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과,
    상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과,
    상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 웨이퍼의 복수의 디바이스가 형성되어 있는 측의 표면에 각 디바이스의 전극 패드가 노출되는 개구부를 갖도록 절연막을 형성하는 공정과,
    상기 절연막 위에 상기 전극 패드가 노출되는 개구부를 덮도록 소정의 형상으로 패터닝된 도체층을 형성하는 공정과,
    상기 도체층 위에 상기 도체층의 단자 형성 부분이 노출되는 개구부를 갖도 록 레지스트층을 형성하는 공정과,
    상기 레지스트층을 마스크로 하여 상기 도체층의 단자 형성 부분에 메탈 포스트를 형성하는 공정과,
    상기 레지스트층을 제거한 후, 상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측의 면에 웨이퍼 에지부를 따라 링 형상으로 홈을 형성하는 공정과,
    상기 메탈 포스트의 정상부를 노출시켜 밀봉 수지로 웨이퍼 표면을 밀봉하는 공정과,
    상기 반도체 웨이퍼의 상기 메탈 포스트가 형성되어 있는 측과 반대측 면을 연삭하여 소정의 두께로 될 때까지 박화하는 공정과,
    상기 메탈 포스트의 정상부에 금속 범프를 접합하는 공정과,
    상기 금속 범프가 접합된 반도체 웨이퍼를 상기 각 디바이스 단위로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항, 제 2 항, 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 메탈 포스트를 형성하는 공정에서, 상기 메탈 포스트를 형성한 후, 상기 메탈 포스트의 정상부에 배리어(barrier) 메탈층을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항, 제 2 항, 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 절연막을 형성하는 공정에서, 상기 개구부를 포토리소그래피(photolithography)에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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