JP2009503852A - ドライエッチプロセスを使用してアンダーバンプメタル層を効率的にパターニングする技術 - Google Patents

ドライエッチプロセスを使用してアンダーバンプメタル層を効率的にパターニングする技術 Download PDF

Info

Publication number
JP2009503852A
JP2009503852A JP2008523978A JP2008523978A JP2009503852A JP 2009503852 A JP2009503852 A JP 2009503852A JP 2008523978 A JP2008523978 A JP 2008523978A JP 2008523978 A JP2008523978 A JP 2008523978A JP 2009503852 A JP2009503852 A JP 2009503852A
Authority
JP
Japan
Prior art keywords
layer
patterning
etch process
solder
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008523978A
Other languages
English (en)
Inventor
クーヘンマイスター フランク
プラッツ アレクサンダー
ユングニッケル ゴッタール
ジウリ ケルシュティン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2009503852A publication Critical patent/JP2009503852A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11912—Methods of manufacturing bump connectors involving a specific sequence of method steps the bump being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

ドライエッチプロセス（１１１）に基づいてアンダーバンプメタル積層（１０５）をパターニングすることにより、非常に複雑なウェット化学エッチプロセスを含む従来の技術と比べて、実質的な利点を実現することができる。特定の実施形態では、チタンタングステン層あるいはアンダーバンプメタル積層（１０５）の任意の他の適切な最後の層（１０５Ｂ）が、フッ素ベースの化学物質および酸素を物理的構成要素として使用したプラズマエッチプロセス（１０７）に基づいてエッチされ得る。さらに、プラズマベースのパターニングプロセス（１０７）の前後に粒子（１０９）と残留物（１１２）とを除去するために、任意の洗浄プロセス（１１０、１１３）が実行され得る。

Description

概して、本発明は集積回路の形成技術に関し、より詳細には、バンプを含むコンタクト層を形成するプロセスフローに関する。ここでは、コンタクト層は、適切に形成されたパッケージ基板またはキャリア基板を１以上の集積回路を擁するダイに直接結合するためのコンタクト領域を設けるように構成される。
集積回路の製造においては、通常、チップをパッケージし、チップ回路を周辺部と接続するためのリードと端子とを設けることが必要である。いくつかのパッケージング技術では、チップ、チップパッケージ、または他の適切なユニットは、いわゆるはんだバンプから形成されるはんだボールによって接続される。このはんだボールは、このようなユニットのうちの少なくとも１つの対応する層（以下、本明細書中ではコンタクト層と呼ぶ）に、たとえば、超小型電子チップの誘電保護層に形成される。超小型電子チップを対応するキャリアと接続するために、超小型電子チップは、例えば、複数の集積回路と、これらの２つのユニットを電気的に接続するように十分なパッド配列が形成された対応するパッケージとを備え、少なくともどちらかのユニット（例えば、超小型電子チップ上）に設けられたはんだバンプをリフロー後、２つの対応するユニットの表面が電気的に接続される。他の技術では、対応するワイヤに接続されるはんだバンプが形成されるか、はんだバンプは、ヒートシンクとして機能する別の基板の対応パッド領域に接触してもよい。その結果、チップ領域全体に分布可能な多くのはんだバンプを形成することが求められ得る。これにより、通常は、マイクロプロセッサ、ストレージ回路などの複合回路、および／または、完全な複合回路システムを形成する複数の集積回路を含む、最新の超小型電子チップに求められるＩ／Ｏ能力を供給することができる。
はんだバンプの取付手順は、対応するパッドに、何百もの、あるいは何千ものはんだバンプを機械的にうまく固定するために、注意深く設計されなければならない。その理由は、はんだバンプのうちのたった１つが失敗しても、全体のデバイスが使い物にならなくなってしまうからである。このような理由から、一般的に、注意深く選択された１以上の層が、はんだバンプとパッド配列を含む下方の基板またはウェハとの間に設けられる。このような重要な役割に加えて、アンダーバンプメタル層(underbump metallization layer)とも呼ばれるこれらの界面層は、はんだバンプを下方のパッドおよびこれを包囲する保護材料に機械的に十分に接着する役割を果たす。このアンダーバンプメタルは、拡散特性と伝導率に関してさらなる要件を満たす必要がある。先に述べた問題に関して、アンダーバンプメタル層は、鉛（Ｐｂ）と錫（Ｓｎ）との混合物であることが多いはんだ材料がチップ下方のメタライゼーション層を攻撃し、これにより、これらの層の機能を破壊しないように、またはこれらの層に悪影響を及ぼさないように、十分な拡散バリアを設ける必要がある。さらに、アンダーバンプメタルは、鉛などのはんだ材料が他のセンシティブなデバイス領域に、たとえば誘電体に流入するのを効果的に抑えなければならない。鉛中の放射性崩壊は、デバイスパフォーマンスにも著しい影響を及ぼすおそれがある。伝導率に関しては、はんだバンプとチップの下方メタライゼーション層間の相互接続としての役割を果たすアンダーバンプメタルの厚みおよび抵抗率は、メタルパッド／はんだバンプシステムの全抵抗を不適切に増加させないものでなければならない。加えて、このアンダーバンプメタルは、はんだバンプ材料を電気メッキする間、電流分布層としての役割を果たすことになる。目下のところ、電気メッキは好ましい蒸着技術である。その理由は、本技術にも使用されるはんだバンプ材料の物理蒸着法では、材料が熱い金属蒸気に接触する間に、マスクの熱膨張に伴うずれを生じさせないようにするために、複雑なマスク技術が求められるからである。さらに、特に、大きなウェハが処理されるときや隣接するはんだパッド間のピッチが縮められる場合に、蒸着プロセスの終了後、はんだパッドにダメージを与えずに金属マスクを除去するのは非常に困難である。
電気メッキ蒸着法においてはマスクも使用される。しかし本技術は、マスクがフォトリソグラフィを用いて生成され、これにより、物理蒸着技術によって生じる上述の問題点を防ぐことができる点で蒸発法とは異なる。しかし、電気メッキのためには、はんだバンプを形成する必要のあるパッド以外は大部分が絶縁性の基板に取り付けられる連続した均一の電流分布層が必要である したがって、アンダーバンプメタルは、均一な電流分布に関して厳密に定められた制約条件を満たす必要がある。その理由は、メッキプロセスにおいては、均一でなければはんだバンプの最終的な構造に影響を及ぼすおそれがあり、さらに、はんだバンプのリフロー後に、結果として生じるはんだボールの最終的な構造に、たとえば、高さの不均一性といった影響を及ぼすおそれがあるからであり、このことで、最終的に得られる電気接続とその機械的完全性が変動するおそれがあるからである。
はんだバンプの形成後、はんだバンプを互いに電気的に絶縁するように、アンダーバンプメタルをパターニングする必要がある。結果として生じるアンダーバンプメタルのアイランドは、典型的には、錯体化学を用いた電気化学エッチプロセスおよび／あるいはウェット化学エッチプロセスを含む非常に複雑な等方性エッチプロセスによって得られるが、これは、さらにはんだボールの機能と構造とを実質的に決定するものである。その理由は、エッチ化学物質は、ウェット化学エッチプロセスにおいてマスクとしての役割を果たすはんだバンプをアンダーエッチしてしまう場合があるからである。その結果、アンダーエッチ度が変われば、結果として生じる各はんだバンプに関連づけられるアンダーバンプメタルアイランドの寸法が変わり、この結果、非常に濡れやすい(highly wettable)アンダーバンプメタルにより、実質的にはんだ材料のフロー挙動(flow behavior)と、最終的に得られる寸法と、これにより、はんだボールの高さとが決定されることから、リフロー後のはんだボールの構造に著しい影響を及ぼす。さらに、バリア性および接着性の点で優れた特性を有することから、誘電材料に形成される第１層として使用されることが多いチタンタングステン（ＴｉＷ）層などのアンダーバンプメタルの１以上のサブ層をパターニングするウェット化学エッチプロセスのエッチ速度は、バンプパターンに依存し得る。つまり、エッチ速度は、各ダイ内のバンプのレイアウトと、基板上の各ダイ間のＸ方向とＹ方向の距離に依存し得る。したがって、パターンに依存したエッチ速度によって、実際に使用できるバンプレイアウトに対して厳しい制約が課され得る。この結果、場合によってはＩ／Ｏ能力が制限され、および／または、実際に利用可能なダイ領域に対するダイの熱放散が制限される。
さらに、ウェット化学エッチプロセスには、実質的にバンプ材料と相互作用するプロセスもある。ここでは、バンプ材料が除去される、および／または、化学反応によってバンプ材料が好ましくない化合物に変換される場合がある。よって、ウェット化学エッチプロセス後、ウェット化学プロセスの間、あるいは、好ましくない化合物を除去する後続の洗浄プロセスの間に、大量のバンプ材料が失われるおそれがある。このことは、特に、アルファ崩壊定数の低い錫／鉛などの高額なはんだ材料が使用されている場合に生産コスト増加の一因となる。
さらに、ウェットエッチ化学およびエッチレシピが複雑なことから、アンダーバンプメタルのパターニングにおいて、高度な終点検出方式が必要とされるため、このことでプロセスがさらに複雑になる。ある場合では、ウェット化学による副産物の処理に加えて、化学物質と所要の添加物とをウェット化学プロセスに供給することで全体のパターニングプロセスのコストが大幅に追加されるおそれがある。ここでは、専用の処理装置のメンテナンスと床面積とが重要なコスト要因となり得る。
上述した状況を鑑みて、はんだバンプを含むコンタクト層を形成する改良された技術が求められており、ここでは、上記の一以上の問題点が回避されるか、そのような問題点による影響が少なくとも大幅に低減される。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明は、コンタクト層とその上に形成されるはんだバンプなどのバンプをリフローすることにより、対応するキャリア基板に直接結合されるように構成された超小型電子チップのコンタクト層を形成する技術に向けられる。ここでは、アンダーバンプメタルのパターニングプロセスは、ドライエッチプロセスを含む。これにより、従来のプロセスフローで用いられることの多いウェット化学エッチプロセスに伴って生じる一以上の問題点を回避する可能性が与えられる。
さらに、プラズマベースのドライエッチプロセスが与える利点により、バンプのパターン密度に対するパターニングプロセスの依存度が大幅に低減することから、独創的な技術により、コンタクト層を設計するためのフレキシビリティ度が増す。その結果、本発明は、生産コストを減らす、および／または生産歩留まりを増加する、および／またはデバイス性能を高める可能性を与える。
本発明の一例示的実施形態によれば、方法は、アンダーバンプメタル積層に形成された複数のバンプの存在下で、電気化学エッチプロセスによって積み重ねられたアンダーバンプメタル層の第１層をパターニングするステップを含む。さらに、アンダーバンプメタル積層の第２層がドライエッチプロセスによってパターニングされる。
本発明の別の例示的実施形態によれば、方法は、少なくとも第１および第２層を備えたアンダーバンプメタル積層と、このアンダーバンプメタル積層の上方に複数のバンプが形成された基板を提供するステップを含む。さらに、アンダーバンプメタル積層の第１層は、第２層を露出するようにパターニングされ、その後、この露出した第２層が洗浄される。最後に、本方法は、バンプをエッチマスクとして使用しながら、露出した第２層をドライエッチングするステップを含む。
本発明は、添付の図面とあわせて以下の記載を参照することによって理解される。図面において、同じ参照符号は同一要素を示す。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施形態は、例示として示したものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施形態は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属するすべての改良、均等物、および変形例をカバーするものである。
本発明の例示的実施形態を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
本発明を添付の図面を参照しながら説明する。図面には、様々な構造、システムおよびデバイスが単なる説明目的で、また、当業者には周知の詳細で本発明を曖昧にしないように描かれている。しかしながら、添付の図面は本発明の例示的実施形態を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、アンダーバンプメタル層のパターニングにおいて、複雑なウェット化学エッチプロセスを適切に設計されたドライエッチプロセスに置き換えることでデバイスのパフォーマンスを強化し製造コストを減らすことができる、コンタクト層、つまり、適切なキャリア基板に直接接続するはんだバンプなどの複数のバンプが中と上に形成される層、の形成について検討する。
図１ａから図１ｇを参照して、以下に、本発明のさらなる例示的実施形態をより詳細に説明する。図１ａに、進行した製造段階における半導体デバイス１００を概略的に示す。半導体デバイス１００は、基板１０１を含む。これは、バルクシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、または、回路素子を中と上とに形成するために１以上の適切な半導体層が上に形成された任意の他のキャリアであってもよい。たとえば、基板１０１は、シリコン／ゲルマニウム層が上に形成された適切なキャリアであってもよく、シリコン層は特定の位置において結晶方向が異なってもよく、または、基板１０１は任意のタイプのＩＩ−ＶＩあるいはＩＩＩ−Ｖ半導体化合物であってもよい。特定の実施形態では、基板１０１は、高度な複合集積回路の形成に使用することのできるシリコンベースの基板であってもよい。このような複合集積回路としては、最新のマイクロプロセッサ、ストレージデバイス、エーシック（ＡＳＩＣ：特定用途ＩＣ）、および場合によっては電力供給用回路を含むデジタル・アナログ結合回路、などが挙げられる。簡素化のために、任意のこのような回路素子または他の微細構造の特徴は、図１ａに示していない。基板１０１は、コンタクトパッド１０２を備えることができる。これは、銅、銅合金、アルミニウム、またはこれらの任意の組合せなどの適切な金属から形成することができる。コンタクトパッド１０２は、熱的および電気的に導電性の領域を表すものであり、基板１０１内の下方に位置する(lower-lying)デバイス領域に電気的および／または熱的に接触する。つまり、半導体デバイス１００は、１以上の“ワイヤリング”層つまりメタライゼーション層を備えることができる。このような層は、個々の回路素子を電気的並びに熱的に相互接続する。ここでは、コンタクトパッド１０２は、１以上のメタライゼーション層と半導体デバイス１００の周辺部と電気的に接続するキャリア基板との間で“インターフェース”としての役割を果たすように設けられる。
基板１０１およびコンタクトパッド１０２の上方に形成されるのは、コンタクト層１０８である。この層は、本製造段階においては、最後のメタライゼーション層の誘電カバー層１０４に形成することのできるパターニングされた保護層１０３から構成される。保護層１０３とカバー層１０４とは、任意の適切な誘電材料から形成することができる。ここでは、１つの特定の実施形態において、保護層１０３はポリアミドから構成することができる。一方で別の例示的実施形態では、ベンゾシクロブテン( benzocyclobutene)などの他の誘電材料を使用してもよい。この保護層１０３の上方に形成されるのは、アンダーバンプメタル積層１０５である。このような層は、はんだバンプ、導電接着性または非導電接着性のバンプ、などのバンプ１０６の存在下でパターニングされる。簡素化のために、以下、バンプ１０６をはんだバンプと呼ぶことにする。その理由は、バンプ１０６は、はんだ材料から構成されることが多いからである。したがって、アンダーバンプメタル積層１０５をパターニング後に、各々のアンダーバンプメタルアイランドに形成される複数の電気的に絶縁した状態のはんだバンプ１０６が供給される。アンダーバンプメタル積層１０５は、材料組成の異なる複数の個々の層から構成することもできる。ここでは、積層１０５は、第２層１０５ｂに形成される第１層１０５ａを少なくとも備える。この第２層１０５ｂは、少なくとも、保護層１０３、カバー層１０４、およびコンタクトパッド１０２の露出部分に形成される。
これまでに説明したように、積層１０５は、接着性、拡散バリア効果、熱的および電気的導電性を考慮して所望の特徴を与えるように、複数の個別層から構成することができる。したがって、金、銀、銅、クロム、パラジウム、白金、タングステンなどを含む様々な材料組成を様々な組合せで使用することができ、さらに、様々な化合物に供給することができる。ここでは、さらに、個々の層の厚みはデバイス要件に適切に合わせられる。特定の一実施形態では、アンダーバンプメタル積層１０５の第２層１０５ｂは、チタンとタングステンとの組成物から構成されている。この組成物は、その優れた接着性と拡散ブロック性を考慮して選択されることが多い。別の例示的実施形態では、第２層１０５ｂは、チタン、タンタル、タングステン、およびこれらの金属の任意の合金、または、窒素および／またはシリコンを有するこれらの金属およびその合金の任意の組成物であってもよい。第１層１０５ａは、バンプ１０６のはんだ材料と組み合わせて所望の効果を与える材料組成物を有する２以上のサブ層から構成することができる。高度な用途においては、高い熱導電性および電気導電性を与えるように、銅あるいは銅／クロムなどの銅合金を１以上の個別層として用いることが多い。一方で、一例示的実施形態では、鉛と錫との混合物を含む場合に、はんだバンプ１０６のリフロー後、銅／錫の位相を形成することができるように、実質的に純粋な銅層を層１０５ａ中に設けることができる。しかし、当然、第１層１０５ａは、所望の熱的特徴と電気的特徴とを与えることができるように、はんだバンプ１０６の組成に応じて、任意の他の適切な導電性材料から形成することができる。たとえば、金とその合金、銀とその合金、白金とその合金を、窒素および／またはシリコンを有するその化合物とともに使用することもできる。
図１ａに示すような半導体デバイス１００を形成する典型的なプロセスフローは、以下のプロセスを含むことができる。十分に確立されたプロセス技術に従って任意の回路素子と他の微細構造の特徴とを形成後、それぞれの個々の回路素子に所要のインターレベルおよびイントラレベル接続するように任意のメタライゼーション層を形成することができる。高度な用途では、１以上のメタライゼーション層は、寄生容量を減らすためにｌｏｗ−ｋ誘電材料に埋め込まれた銅や銅合金などの高度な導電性金属によって形成することができる。次に、コンタクトパッド１０２は、十分に確立されたプロセス技術に基づいて、対応の誘電層に、たとえば、最後のメタライゼーション層の構成素子として形成することができる。ここでは、先に説明したように、メタライゼーション層の形成には周知の同様のプロセス技術を用いることができる。たとえば、コンタクトパッド１０２は、コンタクトパッド１０２が実質的に銅あるいは銅合金から構成される場合に、十分に確立されたダマシン技術に基づいて形成することができる。その後、アルミニウムなどの最後の又は最終的なメタル層（図示せず）を銅あるいは銅合金の上部に形成することができる。
その後、十分に確立されたプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）技術に基づいて、カバー層１０４が蒸着されるとともにパターニングされる。続いて、最終的な金属の蒸着およびパターニングが行われる。次に、パッシブ層１０３は、スピンオン技術、化学気相蒸着（ＣＶＤ）技術などによって蒸着されてもよい。その後、パッシブ層１０３を、十分に確立されたフォトリソグラフィおよびエッチ技術を用いてパターニングして、コンタクトパッド１０２を露出するための開口部を形成することができる。次に、十分に確立されたスパッタ蒸着技術に基づいて、アンダーバンプメタル層スタック１０５を形成することができる。たとえば、チタンおよびタングステンから構成される合金は、様々な用途においてチップ部分を保護するバリア層として広範に用いられていることから、第２層１０５ｂは、チタンタングステン組成物として蒸着することができる。チタンタングステンの特性、つまり、チタンタングステンの電気的導電性、およびチタンタンスステン層下方領域への、鉛（Ｐｂ）および錫（Ｓｎ）原子の拡散に対する優れたバリア特性、により、チタンタングステンは保護層１０３に形成される第２層１０５ｂの対象とすることができる。他の実施形態では、上述した他の材料は、スパッタ蒸着あるいはＣＶＤなどの任意の他の適切な蒸着技術によって形成することができる。
その後、第１層１０５ａは、たとえば、スパッタ蒸着、無電解メッキなどの電気化学蒸着などによって蒸着することができる。たとえば、第１層１０５ａは、第２層１０５ｂに形成されるクロム／銅層から構成されてもよく、その後、実質的に純粋な銅層が形成されてもよい。しかし、当然、第１層１０５ａに対しては、任意の他の層の組成物および様々な材料を選択することができる。アンダーバンプメタル積層１０５を形成後、フォトレジスト層を塗布し、これを十分に確立されたフォトリソグラフィおよびエッチ技術によってパターニングし開口部を形成することで、レジストマスク（図示せず）が形成される。開口部の寸法は、はんだバンプ１０６の寸法および形状に実質的に一致する。
その後、基板１０１は、電気化学蒸着プロセスにさらされ、特定の材料組成を有するはんだバンプ１０６が形成される。たとえば、レジストマスクの開口部に鉛と錫とを蒸着するために、硫酸鉛および硫酸錫を含有する電解液浴による電気めっきプロセスを用いることができる。当然、レジストマスク中の開口部に蒸着されるはんだ材料の量により、最終的に得られるはんだボールの寸法が実質的に決定される。よって、後続のアンダーバンプメタル積層１０５のパターニングにおいてこの材料を除去すれば、従来のウェット化学エッチプロセスにおいて生じる基板全体の不均一性(across-substrate non-uniformities)のために、最終的に得られるはんだボールの均一性に影響を及ぼすおそれがある。さらに、高度な用途においては、高額な鉛材料が用いられ、これによりわずかな放射性同位体が生じる。その結果、ストレージチップ、マイクロプロセッサなどのセンシティブな半導体デバイスに好ましくないソフトエラーが発生してしまう。この結果、後続のウェット化学プロセスにおいて実質的に材料を除去することでもまた、生産コストの一因となる。その理由は、従来技術では、はんだバンプ１０６の電気化学蒸着において、最初に供給される材料の量を考慮する必要があるからである。以下に説明しているように、本発明に従うプラズマベースのドライエッチ技術によるパターニングプロセス、具体的には、第２層１０５部のパターニングプロセスは、従来のパターニング方式においてのはんだバンプ１０６の材料損失により課された制約を大幅に緩和することができる。
はんだバンプ１０６の蒸着後、レジストマスクが除去され、デバイス１００はパターニングプロセス１０７にさらされる。このプロセスは、一例示的実施形態では、はんだバンプ１０６の存在下で第１層１０５ａをパターニングする電気化学除去プロセスとして構成される。たとえば、２以上のサブ層を含むことができる第１層１０５ａは、銅、クロム、あるいは任意のその組成物から形成することができ、これに対して、十分に承認された電気化学エッチプロセスは、従来技術において周知である。このために、デバイス１００は、他の成分や添加剤に加えて、第１層１０５ａの対応の金属硫酸イオンを含む適切な電解質溶液に接触することができる。このようにすることで、陽極として機能する第１層１０５ａの露出部分から陰極（図示せず）に電流を流すことができ、その一方で、このような金属は第１層１０５ａの金属よりも稀少（noble）ではないので、はんだバンプ１０６の材料を除去しなくても済む。別の実施形態では、パターニングプロセス１０７は、適切なエッチ化学物質によって、ウェット化学エッチプロセスとして実行することができる。さらに別の実施形態では、パターニングプロセス１０７は、第１層１０５ａの１以上の材料の除去に適切な化学物質で実行されるプラズマベースのエッチプロセスを含むことができる。
図１ｂに、製造段階における半導体デバイス１００の概略図を示す。この段階では、パターニングプロセス１０７により、デバイス１００の露出部分から第１層１０５ａの大部分が除去されている。ここでは、プロセス１０７に応じて、各々のアンダーエッチ領域１０５ｕは、第２層１０５ｂとその周辺部におけるはんだバンプ１０６間の溝として形成され得る。さらに、パターニングプロセス１０７においては、パターニングプロセス１０７の進行状況に応じて、粒子などの形状の汚染物質が層１０５ａおよび／または１０５ｂに形成されるか蒸着し得る。図１ｂに示しているように、第１層１０５ａの露出部分は実質的に除去される一方で、粒子１０９が第２層１０５ｂの露出部分にすでに形成あるいは蒸着されているおそれがある。鉛あるいは錫などから構成され、一般的に第１層１０５ａのパターニング終了後に第２層１０５ｂに残留し得る粒子１０９により、後続のドライエッチプロセスにおいてシャドー効果を引き起こす。このような粒子１０９は、第２層１０５ｂをパターニングする後続のドライエッチパターニングプロセスのプラズマベースのエッチ化学物質によって実効的に除去され得ないことから、粒子１０９を除去するために、あるいは少なくともその数を実質的に減らすために、付加的な洗浄プロセス１１０が実施される。洗浄プロセスが実施されなければ、隣接するはんだバンプ１０６間の絶縁距離が縮められるので、バンプがショートし、デバイス１００が機能不全となる確率が高まる。さらに、粒子１０９は、デバイス１００がはんだバンプ１０６によって対応のキャリア基板に取り付けられ、残りのスペースが実質的にアンダーフィル材料で充填されている場合に、保護層１０３の、アンダーフィル材料への接着に悪影響を及ぼすおそれがある。しかし、下方の保護層１０３の、それぞれのアンダーフィル材料の接着性が弱まることで、はんだバンプ１０６に疲労亀裂が生じ、これにより、デバイス１００が機能不全となってしまう。さらに、図１ｂで図示したように、アンダーエッチ領域１０５ｕは、電気化学エッチプロセスなどの等方性に起因してパターニングプロセス１０７においてすでに形成されていてもよい。これにより、この溝の、第２層１０５ｂ上の粒子１０９などの残留物はいずれも、バンプ１０６が対応のはんだボールに形成される場合に、リフロープロセスにおいてはんだバンプ材料の付加的なウェットエリアとして機能してもよい。ここでは、第１層１０５ａ、つまり、除去されていない部分は、形成されるはんだボールの最終的な寸法を実質的に決定するウェッティング層としての役割を果たす。したがって、アンダーエッチエリア１０５ｕ中の残留物により、それぞれのはんだボールが不均一になり、その結果、丸い形状にならないおそれがある。これにより、各々のダイ領域内と基板１０１全体にわたって、共平面性とバンプ高さ分布に影響がでる。はんだボールの高さが非常に不均一であれば、キャリア基板の対応するコンタクトパッドへのコンタクトが減るおそれがあり、あるいは、はんだボールの高さが低ければ、対応するコンタクトパッドを備えたコンタクトの形成すらできなくなってしまうおそれがある。
その結果、粒子１０９の数を効率的に除去するか、少なくとも実質的に減らすために、洗浄プロセス１１０が設計される。このために、一例示的実施形態では、洗浄プロセス１１０は、パターニングプロセス１０７中かその終わりに実行される１以上のサブステップをインサイチュ洗浄手順として含むことができる。たとえば、例示的実施形態では、パターニングプロセス１０７は、電気化学エッチプロセスとして設計され、次に、このパターニングプロセス１０７は、ブラシなどの従来の電気メッキ装置および電気エッチ装置に一般的に供給される各々の手段によって基板表面全体を高速掃引するように変更される。この高速掃引オペレーションは、第１層１０５ａの材料を除去する電気化学エッチプロセスの電流が維持されている間に行うことができる。さらに、電流が流れていない状態で１以上の掃引オペレーションを実行することができ、これにより、隣接するはんだバンプ１０６間にすでに蒸着している粒子１０９を実効的に除去することができる。一例示的実施形態では、さらに、あるいは別の形態において、少なくとも１つのさらなる洗浄ステップが実施される。この洗浄ステップでは、洗浄プロセス１１０の実効率をさらに高めるために、適切な高圧下で、脱イオン水がデバイス１００に向けられる。脱イオン水などの任意の適切な液体の存在下で、デバイス１００の露出面全体をブラッシングするあるいはスィープ（一掃）するといった任意のその他の洗浄ステップを用いることができるのは明らかである。さらに、粒子１０９を非常に実効的な方法で解放する、および／または、除去することができるように、適切に設計されたジェット配置を組み込んだ任意のデバイスによって脱イオン水を適用してもよい。一例示的実施形態では、洗浄プロセス１１０は、電流を使用する、あるいは使用しないスィープオペレーションなどのパターニングプロセス１０７を用いて“インサイチュ”で実行することができる１以上の洗浄ステップを含むことができる。さらに、この洗浄プロセス１１０は、別々の処理装置で実行可能な高圧脱イオン水手順などの１以上のさらなる洗浄ステップを含むことができる。
図１ｃに、洗浄プロセス１１０のこのような別々の洗浄ステップにおける半導体デバイス１００を概略的に示す。このプロセスにおいては、デバイス１００の露出面部分に脱イオン水が供給される。この製造段階においては、高圧脱イオン水リンス手順１１０ａが実行される。これにより、たとえば、先行するパターニングプロセス１０７においてすでに任意に実行済みであってもよい任意の先行する洗浄ステップと組み合わせて、粒子１０９を実質的に除去でき、これにより、第２層１０５ｂのプラズマベースパターニングプロセスのデバイス１００が準備される。
図１ｄに、さらに進んだ製造段階における、つまり、第２層１０５ｂのパターニングにおける半導体デバイス１００を概略的に示す。この製造段階においては、デバイス１００は第２層１０５ｂの材料を効率的に除去するように構成されたドライエッチプロセス１１１にさらされる。これは、一例示的実施形態では、チタンおよびタングステンから構成され、別の実施形態では、上記に特定したような他の材料組成を使用してもよい。プラズマベースのエッチプロセス１１１は、フッ素含有の化学物質によって実行することができる。ここでは、エッチプロセス１１１の各々の化学組成を、第２層１０５ｂの材料と反応させるために、ＳＦ６、ＣＦ４、ＣＨＦ３、ＮＦ３などの先駆ガスを使用することができる。一例示的実施形態では、プロセス１１１のエッチ環境は、物理的構成要素、つまり、層１０５ｂの材料および／または実質的にイオン衝撃効果およびスパッタ効果により、フッ素ベースの化学物質との化学反応による副産物と相互作用する物理的構成要素を含むように構築される。これにより、化学組成、つまり、フッ素ベースの化学物質がパターニングプロセス１１１で使用されていれば起こり得る第２層１０５ｂのどのようなセルフパッシベーションを回避することができる。一例示的実施形態では、パターニングプロセス１１１の物理的構成要素を供給するように、反応性のフッ素ベース雰囲気に酸素が加えられる。たとえば、パターニングプロセス１１１に適切な環境は、流量がそれぞれ、約５０から２００ｓｃｃｍと約１００から３００ｓｃｃｍの酸素と上述のガスのうちの１つなどのフッ素ベースの先駆物質を、流量が約７００から１５００ｓｃｃｍの水素、窒素などのキャリアガスとともに使用することで、任意の従来のエッチ装置に構築することができる。よって、標準のプロセスチャンバ設計には、約３００から２０００Ｗの高周波電力を使用することができる。ここでは、基板１０１の温度は、約１００から３００℃に維持されており、エッチ環境の全圧力は、約０．１から５．０Ｔｏｒｒの範囲内であってもよい。しかし、上記の教示に基づき、第２層１０５ｂの特定の材料組成に応じて、その他のプロセスパラメータを構築することができる。
プラズマベースのパターニングプロセス１１１は、第２層１０５ｂをパターニングする従来のウェット化学プロセスよりも、はんだバンプ１０６のパターン密度と幾何学的配置への依存度が非常に少ないことは明らかである。その結果、層１０５ｂの除去において、プロセス１１１の高度な基板全体における均一度が高くなる。これにより、コンタクト層１０８の設計に関する制約が緩和され、また、配置に関しての、つまり、基板１０１に形成される全体のダイ領域のｘおよびｙ方向の距離に関しての制約が緩和される。これについては、以下に図１ｇを参照してさらに詳細に説明することにする。さらに、プラズマベースのパターニングプロセス１１１の指向性が適度に高いことから、高エッチ忠実度(high etch fidelity)が得られる。さらに、第２層１０５ｂは、実質的にはんだバンプ１０６に対応するようにパターニングされる。はんだバンプ１０６はエッチマスクとしての役割を果たすので、はんだバンプ１０６をアンダーエッチし過ぎないで済む。加えて、洗浄プロセス１１０に関してすでに示しているように、パターニングプロセス１１１により、はんだバンプ１０６の材料の除去速度が非常に低下する。その理由は、フッ素ベースの化学物質では、鉛および錫ベースのはんだ材料を実効的に除去し得ないからである。その結果、リフロー後のはんだバンプ１０６の高さの均一性は、従来技術よりも強化され、これにより、デバイス１００の信頼度が向上するとともに生産歩留まりが高まる。
パターニングプロセス１１１の最終段階では、保護層１０３が段階的に露出される。ここでは、保護層１０３から放出される副産物は、プロセス１１１の蒸着雰囲気に段階的にさらされうる。一例示的実施形態では、保護層１０３は、ポリイミドから構成されてもよく、これにより、シアン化合物（ＣＮ）などの揮発性化合物が生成され得る。シアン化合物は、励起したシアン化物分子が３８６／３８８ｎｍにおいて明白な放射波長を有していることから、実効的な終点検出インジケータとして使用することができる。これらの波長は、従来のエッチ装置において典型的に設けられている光学終点検出システム（図示せず）によって実効的に検出され、監視され得る。その結果、パターニングプロセス１１１は、シアン化物分子から得た終点検出信号に基づいて停止することができる。これにより、実質的に、保護層１０３から材料を除去し過ぎないで済む。他の実施形態では、ベンゾシクロブテン(benzocyclobutene)などの別の材料を保護層１０３に使用することもでき、これにより、適切な終点検出信号に対して別の光学波長を識別することができる。対応する光学終点検出信号は、テストランに基づいて識別することができる。ここでは、１以上の材料層がプロセス１１１によってエッチされ、１以上の適切な別々の波長を識別するように、あるいは適切な波長帯を識別するように、赤外線波長および紫外線波長を含み得る光学信号のある特定の帯域幅を監視してもよい。別の実施形態では、プロセス１１１中に、約５００から８００ｎｍに及ぶ領域などの特定の波長領域を監視することができる。ここでは、この波長間隔における強度の著しい低下は、保護層１０３の露出増加を示す。他の場合では、強度の著しい低下を確実に検出するために、上記の波長領域内の明白なラインが識別されトラッキングされる。次に、このようなラインを使用して、パターニングプロセス１１１の適切な終点を判断することができる。
図１ｄに示しているように、プロセス１１１の間およびその後に、保護層１０３の露出部分に、炭素のかすみ(carbon haze)１１２の層あるいは領域が形成され得る。図１ｅに、この炭素のかすみ１１２を除去するプラズマ処理１１３における半導体デバイス１００を概略的に示す。プラズマ処理１１３は、酸素ベースのプラズマ処理として設計することができる。このような処理は、チタンタングステンアンダーバンプメタル層をウェット化学パターニング後に炭素のかすみを除去する従来のプロセスフローに用いられるプロセスレシピに基づくものであってもよい。一例示的実施形態では、プラズマ処理１１３をパターニングプロセス１１１と組み合わせることができる。このようにすることで、これらの２つのプロセスステップを“インサイチュ”で実行できる。ここでは、パターニングプロセス１１１の終点を検出し判断すると、これに対応したエッチ環境が変更され、これにより、プラズマ処理１１３の環境が与えられる。つまり、パターニングプロセス１１１の終点を判断後に、もはや必要とされないこれらの先駆ガスの供給が中断される一方、酸素や任意のキャリアガスなどの他のガスは、適切な高周波電力で供給される。さらに、はんだバンプ１０６と保護層１０３において材料を除去し過ぎないようにしながら、確実に炭素のかすみ１１２を除去するために、基板温度、圧力などの他のプロセスパラメータを調整してもよい。このために、一例示的実施形態では、プラズマ処理１１３を中断する適切なポイントを確実に識別するように、さらなる終点検出手順を導入してもよい。たとえば、プラズマ処理１１３の終点を識別するために、一酸化炭素や二酸化炭素などの１以上の明白な放射波長を使用してもよい。たとえば、デバイス１００の露出部分から炭素のかすみが実効的に除去されるのであれば、酸素プラズマ処理の間に炭化酸素を形成することができる。１以上の特定の波長の強度が著しく低下すると、プラズマ処理１１３の適切な終了時点を選択することができる。しかし、他の場合では、プラズマ処理１１３の光学的終点の実効的な検出を可能とし得る他の材料が識別されてもよい。酸素や炭素のかすみ１１２を実効的に除去する他の種を使用したボンバードメント(bombardment)の間に生成される他の揮発性の副産物は、後で適切な終点検出振動として使用することができる、対応の放射ラインに基づいて識別することができる。対応する終点検出信号は、保護層１０３とは異なる材料を使用して実行可能な、及び／あるいは、プラズマ処理１１３の異なるプロセス条件で実行可能なテストランに基づいて識別することができる。
図１ｆに、さらに進んだ製造段階における半導体デバイス１００を示す。ここでは、デバイス１００はさらなる洗浄プロセス１１４にさらされる。このプロセスは、フッ素ベースの化学物質を使用した先行のパターニングプロセスからの残留物を除去するように設計される。このために、デバイス１００は、希釈した酸などの適切なウェット化学の化学物質を使用して浄化することができる。ここでは、プロセス１１４は、一例示的実施形態においては、任意の適切な従来の処理装置のウェットストリッププロセスチャンバにおいて“インサイチュ”プロセスとして実行することができる。一方、別の形態では、１以上の適切な化学物質を塗布するために、噴霧装置や浸漬装置で対応のプロセスシーケンスを実行することができ、ここでは１以上のリンスプロセスを実行することができる。
その後、従来のやり方でさらなる処理を継続してもよい。つまり、所要に応じて、はんだ材料をリフローすることではんだバンプ１０６をはんだボールに形成することができる。ここでは、はんだバンプ１０６の材料は、第１層１０５ａの表面張力によって収縮され、さらにこのような材料は、リフローされたはんだ材料とともに化合物や合金を形成することができる。先行するパターニングプロセス、つまり、具体的にはプラズマベースのパターニングプロセス１１１においては、はんだバンプ１０６の材料を除去する速度が非常に低下するので、特に非常に高額な、放射線量が低減した鉛を使用する場合に生産コストが実質的に減り、他方では、結果として生じるはんだバンプの高さの均一性が改善される。
図１ｇに、各々が１以上の半導体デバイス１００を含むことができる複数のダイ１２０を含む基板１０１の上面図を概略的に示す。デバイス１００の形成については図１ａ−ｆに関連して記載されている。したがって、グリッド状のアレイに配置され、隣接するダイ領域１２０間に対応する間隔を有する、ｘ方向およびｙ方向に形成された(registerd)ダイ領域１２０は、各々が複数のはんだバンプ１０６を備える。複数のはんだバンプ１０６は、上述した従来技術の場合のように、ウェット化学パターニングプロセスにより課される制約ではなく、デバイスによって異なる要件に従いダイ領域１２０の各々に分布することができる。すでに説明したように、プラズマベースのパターニングプロセス１０７は、複数のはんだバンプ１０６の配置に使用されるパターンタイプには実質的に依存しておらず、また、はんだバンプ１０６の特定の寸法および形状には実質的に依存していない。その結果、複数のはんだバンプ１０６の配置は、コンタクト層１０８の構造を設計において、フレキシビリティを強化することができるように、電気、熱および機械的な事項に関する制約に基づいて選択され得る。これにより、設計上のフレキシビリティの強化に加え、デバイスパフォーマンスを強化することができる。その理由は、設計者たちは、たとえば、信号の引き回し(routing out)を改善することができるように、および／または、はんだバンプなどの密度を増加することで、高速なスイッチングアクティビティ(high switching activity)が強化される場所で熱放散が強化されるように、はんだバンプを配置することができるからである。さらに、ｘ方向およびｙ方向におけるそれぞれのダイ領域１２０間の間隔は、他のデバイスおよびプロセス要件に基づいて選択することができるので、場合によっては基板あたりのダイの数を増加することが可能となる。
その結果、本発明はアンダーバンプメタル積層をパターニングする改良された技術を提供する。ここでは、少なくとも保護層に接触する層がドライエッチプロセスによってパターニングされ、これにより、対応するアンダーバンプメタル層をパターニングする非常に複雑なウェット化学エッチプロセスに伴って生じる数多くの問題を回避することができる。
例示的実施形態では、この層は、チタンタングステン層として供給され得る。チタンタングステン層は、非常に複雑なウェット化学エッチプロセスを必要とし、これにより、生産コストが増加し、従来のウェット化学エッチプロセスにより分離したチタンタングステンリングなどのエッチ残留物により、歩留まりが抑えられる。このような残留物により、はんだボールの高さの均一性が低下するおそれがある。最後のアンダーバンプメタル層のプラズマベースパターニングプロセスにより、パターン密度とバンプ寸法への依存度が非常に低下する。これにより、はんだバンプの電気、熱および化学的特徴などの、デバイスによって異なる要件をさらに実効的に検討することができるよう、設計上のフレキシビリティを強化することが可能となる。他方、プラズマベースエッチプロセスの、領域に依存した効果、たとえば、露出したチタン／タングステン材料の量や、最後のアンダーバンプメタル層の任意の他の材料などは、これに対応してプラズマベースのエッチレシピを適応させることで、たとえば、これに対応して全体の処理時間を適応させることで、容易に考慮することができる。ここでは、プラズマベースのパターニングプロセスを確実に終了するために、非常に実効的な終点検出プロシージャを用いることができる。したがって、非常に複雑なウェット化学エッチプロセスには従来必要であった化学物質に関しては、実質的にコストを抑えることができ、さらに、従来のエッチプロセスの制御および監視に通常伴う分析プロシージャにおいての試み(effort)を減らすことができる。さらに、一般的には、プラズマベースのパターニングプロセスを用いることで、処理時間を減らすことができる。さらに、はんだバンプは一般に、従来技術ではバンプ構造とバンプサイズに依存し得るエッチ速度の変動が減ることで、さらに精密に形成することができる。これにより、最終的に、はんだボールをダイに対してさらにコントロールして結合することができる。さらに、プラズマベースのパターニングプロセスは実質的にはバンプ寸法、配列、およびバンプピッチとは無関係であるので、デバイスのさらなるスケーリングを実現することができる。バンプ寸法に加えてバンプピッチは、将来のデバイス世代にも適切となるように縮小することができる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
本発明の例示的実施形態におけるアンダーバンプメタル層をパターニングするための各種製造ステージにおける半導体デバイスの概略的断面図。 本発明の例示的実施形態におけるアンダーバンプメタル層をパターニングするための各種製造ステージにおける半導体デバイスの概略的断面図。 本発明の例示的実施形態におけるアンダーバンプメタル層をパターニングするための各種製造ステージにおける半導体デバイスの概略的断面図。 本発明の例示的実施形態におけるアンダーバンプメタル層をパターニングするための各種製造ステージにおける半導体デバイスの概略的断面図。 本発明の例示的実施形態におけるアンダーバンプメタル層をパターニングするための各種製造ステージにおける半導体デバイスの概略的断面図。 本発明の例示的実施形態におけるアンダーバンプメタル層をパターニングするための各種製造ステージにおける半導体デバイスの概略的断面図。 本発明の例示的実施形態に従うドライエッチプロセスに基づくパターニングプロセスによって設計におけるフレキシビリティが高められることにより、各々がデバイスによって異なる要件により配置された複数のはんだバンプを備えた複数のダイが形成された基板の上面図。

Claims (11)

  1. アンダーバンプメタル積層（１０５）上に形成された複数のバンプ（１０６）の存在下で、電気化学エッチプロセス（１０７）により前記アンダーバンプメタル積層（１０５）の第１層（１０５Ａ）をパターニングするステップと、
    ドライエッチプロセス（１１１）により前記アンダーバンプメタル積層（１０５）の第２層（１０５Ｂ）をパターニングするステップとを含む方法。
  2. 前記第２層（１０５Ｂ）をパターニングする前に前記第２層（１０５Ｂ）を洗浄するステップをさらに含む、請求項１記載の方法。
  3. 前記第２層（１０５Ｂ）を洗浄するステップ（１１０）は、前記第２層（１０５Ｂ）から粒子（１０９）を除去するステップを含む、請求項２記載の方法。
  4. 前記第２層（１０５Ｂ）の洗浄ステップ（１１０）は、少なくとも、前記電気化学エッチプロセス（１０７）の間に実行される第１洗浄プロセス（１１０）と、前記電気化学エッチプロセス（１０７）後に実行される第２ウェット洗浄プロセス（１１０Ａ）とを含む、請求項３記載の方法。
  5. 前記第２層（１０５Ｂ）のパターニングステップは、化学反応性構成要素と、前記第２層を照射する物理的構成要素とを含むプラズマ環境を構築するステップを含む、請求項１記載の方法。
  6. 前記第２層（１０５Ｂ）をパターニングした後、前記アンダーバンプメタル積層（１０５）下方の保護層（１０３）から炭素残留物（１１２）を除去するために、プラズマ洗浄プロセス（１１３）を実行するステップをさらに含む、請求項１記載の方法。
  7. 前記プラズマ洗浄（１１３）の終点を光学的に検出するステップをさらに含む、請求項６記載の方法。
  8. 前記先行するドライエッチプロセス（１１１）の副産物を除去するために、ウェット化学洗浄プロセス（１１４）を実行するステップをさらに含む、請求項１記載の方法。
  9. 前記第２層（１０５Ｂ）をパターニングするステップはさらに、前記バンプ（１０６）をエッチマスクとして使用しながら、前記露出した第２層（１０５Ｂ）をドライエッチする（１１１）ステップをさらに含む、請求項１記載の方法。
  10. 前記ドライエッチプロセス（１１１）を光学的に検出するステップをさらに含む、請求項１記載の方法。
  11. 下方の保護層（１０３）にエッチングによって形成される少なくとも１つの揮発性化合物の適切なモニタ波長を判断するステップをさらに含む、請求項１０記載の方法。
JP2008523978A 2005-07-29 2006-07-20 ドライエッチプロセスを使用してアンダーバンプメタル層を効率的にパターニングする技術 Pending JP2009503852A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102005035772A DE102005035772A1 (de) 2005-07-29 2005-07-29 Technik zum effizienten Strukturieren einer Höckerunterseitenmetallisierungsschicht unter Anwendung eines Trockenätzprozesses
US11/382,135 US7585759B2 (en) 2005-07-29 2006-05-08 Technique for efficiently patterning an underbump metallization layer using a dry etch process
PCT/US2006/028194 WO2007015938A2 (en) 2005-07-29 2006-07-20 Method for patterning an underbump metallizattion layer using a dry etc process

Publications (1)

Publication Number Publication Date
JP2009503852A true JP2009503852A (ja) 2009-01-29

Family

ID=37650364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008523978A Pending JP2009503852A (ja) 2005-07-29 2006-07-20 ドライエッチプロセスを使用してアンダーバンプメタル層を効率的にパターニングする技術

Country Status (8)

Country Link
US (1) US7585759B2 (ja)
EP (1) EP1915776B1 (ja)
JP (1) JP2009503852A (ja)
KR (1) KR101186347B1 (ja)
CN (1) CN100559562C (ja)
DE (2) DE102005035772A1 (ja)
TW (1) TWI397957B (ja)
WO (1) WO2007015938A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114148A (ja) * 2010-11-22 2012-06-14 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200735198A (en) * 2006-03-01 2007-09-16 Advanced Semiconductor Eng The method for removing the residual flux
JP2007317979A (ja) * 2006-05-29 2007-12-06 Toshiba Corp 半導体装置の製造方法
JP2008262953A (ja) * 2007-04-10 2008-10-30 Sharp Corp 半導体装置の製造方法
TWI446843B (zh) * 2007-12-11 2014-07-21 Unimicron Technology Corp 線路板及其製程
US20090200675A1 (en) 2008-02-11 2009-08-13 Thomas Goebel Passivated Copper Chip Pads
US9773744B2 (en) * 2011-07-12 2017-09-26 Globalfoundries Inc. Solder bump cleaning before reflow
CN109314059B (zh) * 2016-06-20 2023-06-23 东京毅力科创株式会社 被处理体的处理方法
US20210057348A1 (en) * 2017-12-19 2021-02-25 Intel Corporation Barrier materials between bumps and pads
US10490448B2 (en) * 2017-12-29 2019-11-26 Texas Instruments Incorporated Method of using a sacrificial conductive stack to prevent corrosion
TW201930646A (zh) * 2018-01-05 2019-08-01 頎邦科技股份有限公司 具凸塊結構之半導體裝置及其製造方法
CN110416248B (zh) * 2019-08-06 2022-11-04 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置
US11973050B2 (en) * 2021-02-02 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an upper conductive structure having multilayer stack to decrease fabrication costs and increase performance
US11990369B2 (en) 2021-08-20 2024-05-21 Applied Materials, Inc. Selective patterning with molecular layer deposition

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5826013A (ja) * 1981-08-03 1983-02-16 Oki Electric Ind Co Ltd 窒化シリコン膜のエツチング方法
JPH0562982A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd バンプ電極の製造方法
JPH06112213A (ja) * 1992-08-31 1994-04-22 Internatl Business Mach Corp <Ibm> エッチング処理方法
JPH06232103A (ja) * 1993-02-01 1994-08-19 Fujitsu Ltd 洗浄方法
JPH1032208A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置の製造方法
JP2003347279A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置の製造方法
JP2004358338A (ja) * 2003-06-04 2004-12-24 Densho Engineering Co Ltd 複合導電精密洗浄方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1029673A (en) * 1906-05-16 1912-06-18 American Steel & Wire Co Rod-mill.
GB1029673A (en) 1962-08-21 1966-05-18 Nat Res Dev Improvements in or relating to photo-sensitive electronic cells
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US5503286A (en) 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
US5486282A (en) * 1994-11-30 1996-01-23 Ibm Corporation Electroetching process for seed layer removal in electrochemical fabrication of wafers
JPH1041283A (ja) 1996-07-23 1998-02-13 Sony Corp エッチングの終点検出方法およびエッチングの終点検出装置
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
US6293457B1 (en) * 2000-06-08 2001-09-25 International Business Machines Corporation Integrated method for etching of BLM titanium-tungsten alloys for CMOS devices with copper metallization
US6534863B2 (en) * 2001-02-09 2003-03-18 International Business Machines Corporation Common ball-limiting metallurgy for I/O sites
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US6624060B2 (en) * 2002-01-12 2003-09-23 Taiwan Semiconductor Manufacturing Co., Ltd Method and apparatus for pretreating a substrate prior to electroplating
US6622907B2 (en) * 2002-02-19 2003-09-23 International Business Machines Corporation Sacrificial seed layer process for forming C4 solder bumps
TW556293B (en) 2002-02-21 2003-10-01 Advanced Semiconductor Eng Bump process
TW530402B (en) * 2002-03-01 2003-05-01 Advanced Semiconductor Eng Bump process
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US6893799B2 (en) 2003-03-06 2005-05-17 International Business Machines Corporation Dual-solder flip-chip solder bump
US20040235299A1 (en) * 2003-05-22 2004-11-25 Axcelis Technologies, Inc. Plasma ashing apparatus and endpoint detection process
US6900142B2 (en) * 2003-07-30 2005-05-31 International Business Machines Corporation Inhibition of tin oxide formation in lead free interconnect formation
US6995475B2 (en) * 2003-09-18 2006-02-07 International Business Machines Corporation I/C chip suitable for wire bonding
AU2003294403A1 (en) 2003-11-18 2005-07-14 International Business Machines Corporation I/o sites for probe test and wire bond
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
US7176583B2 (en) * 2004-07-21 2007-02-13 International Business Machines Corporation Damascene patterning of barrier layer metal for C4 solder bumps
US7229907B2 (en) * 2004-09-15 2007-06-12 Tom Wu Method of forming a damascene structure with integrated planar dielectric layers
DE102005004360A1 (de) * 2005-01-31 2006-08-17 Advanced Micro Devices, Inc., Sunnyvale Effizientes Verfahren zum Herstellen und Zusammenfügen eines mikroelektronischen Chips mit Lothöckern
US7381634B2 (en) * 2005-04-13 2008-06-03 Stats Chippac Ltd. Integrated circuit system for bonding

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5826013A (ja) * 1981-08-03 1983-02-16 Oki Electric Ind Co Ltd 窒化シリコン膜のエツチング方法
JPH0562982A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd バンプ電極の製造方法
JPH06112213A (ja) * 1992-08-31 1994-04-22 Internatl Business Mach Corp <Ibm> エッチング処理方法
JPH06232103A (ja) * 1993-02-01 1994-08-19 Fujitsu Ltd 洗浄方法
JPH1032208A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置の製造方法
JP2003347279A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置の製造方法
JP2004358338A (ja) * 2003-06-04 2004-12-24 Densho Engineering Co Ltd 複合導電精密洗浄方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114148A (ja) * 2010-11-22 2012-06-14 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
CN101248521A (zh) 2008-08-20
WO2007015938A2 (en) 2007-02-08
WO2007015938A3 (en) 2007-03-29
TW200713444A (en) 2007-04-01
DE102005035772A1 (de) 2007-02-01
CN100559562C (zh) 2009-11-11
DE602006019266D1 (de) 2011-02-10
US7585759B2 (en) 2009-09-08
US20070023928A1 (en) 2007-02-01
TWI397957B (zh) 2013-06-01
EP1915776A2 (en) 2008-04-30
KR20080038199A (ko) 2008-05-02
KR101186347B1 (ko) 2012-09-26
EP1915776B1 (en) 2010-12-29

Similar Documents

Publication Publication Date Title
KR101186347B1 (ko) 건식 식각 공정을 이용하여 언더범프 금속화 층을효율적으로 패터닝하는 기술
US6917119B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US8481418B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US7491556B2 (en) Efficient method of forming and assembling a microelectronic chip including solder bumps
US7282433B2 (en) Interconnect structures with bond-pads and methods of forming bump sites on bond-pads
US6426556B1 (en) Reliable metal bumps on top of I/O pads with test probe marks
US6605524B1 (en) Bumping process to increase bump height and to create a more robust bump structure
KR20050087840A (ko) 구리 상호 접속 구조체로의 본딩 구조체 및 방법
JP2010508673A (ja) 終端アルミニウム金属層のないメタライゼーション層積層体
US7569937B2 (en) Technique for forming a copper-based contact layer without a terminal metal
KR20090075883A (ko) 알루미늄 단자 금속층이 없는 금속화층 스택
KR100702796B1 (ko) 반도체 소자 금속 배선 상의 결함 제거 방법
JP2011187969A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090715

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110921

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120229