JP2008262953A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の信頼性を高めることができ、且つ、製造コストの上昇を防ぐことができる半導体装置の製造方法を提供する。
【解決手段】ステップS101で、半導体素子の表面上に形成された表面保護膜およびパッド電極を覆うように、TiW膜をスパッタ法で形成する。引き続いて、TiW膜上にAu膜を形成する。ステップS103で、Au膜をメッキ用電極として用いて、Au膜上にAuバンプを形成する。ステップS105で不要なAu膜を除去して、ステップS106で不要なTiW膜を除去する。ステップS107で、不要なTiW膜が除去された領域に残留するヨウ素を除去する。
【選択図】図3
【解決手段】ステップS101で、半導体素子の表面上に形成された表面保護膜およびパッド電極を覆うように、TiW膜をスパッタ法で形成する。引き続いて、TiW膜上にAu膜を形成する。ステップS103で、Au膜をメッキ用電極として用いて、Au膜上にAuバンプを形成する。ステップS105で不要なAu膜を除去して、ステップS106で不要なTiW膜を除去する。ステップS107で、不要なTiW膜が除去された領域に残留するヨウ素を除去する。
【選択図】図3
Description
本発明は、例えば半導体集積回路に使用される半導体装置を製造する半導体装置の製造方法に関する。
半導体素子は、微細化の進展と共にそのサイズは縮小し、かつ、高機能化の追及によりパッド電極数は増加する傾向にある。その結果、上記パッド電極の配置ピッチは縮小する傾向にあり、50μm以下20μm程度のピッチが現実のものとなっている。
また、上記半導体素子の実装技術としては、パッド電極上にAuバンプを形成し、このAuバンプを介してテープに半導体素子を実装し、例えば大型TFT(薄膜トランジスタ)パネルモジュールなどの各種機器に組み込む技術が確立しており、その技術が主流になっている。
このような状況下において、Auバンプを狭ピッチで形成する技術は今後ますます重要になってきている。
上記Auバンプを形成する技術において、スパッタ法で形成したAu膜をメッキ用電極として用いて、そのAu膜上にAuバンプをメッキ法で形成した後、不要となるAu膜を除去するが、この除去で使用するエッチャントとして、ヨウ素を含有したヨウ素溶液が提案されている。
特開2001−148401号公報においては、メッキ後に不要となるメッキ用電極の除去処理で、ヨウ化カリウムまたはヨウ化アンモニウムの溶液をエッチャントとして用いている。
特開平5−67620号公報においては、メッキ後に不要となるメッキ用電極をエッチングした後、残存エッチング液によって、素子実装後経年変化でAuバンプの直下のメッキ用電極メッキ用電極のエッチングが進行し、ついにはAuバンプが剥がれるという現象を見出している。
そこで、特開平5−67620号公報では、信頼性の向上を目的としてエッチャントの残留を避けるため、Auバンプ形成プロセスを変更することによる対策が提案がなされている。
以下、上記対策について具体的に説明する。
上記対策では、まず、複数の半導体素子を含むウェハの全表面にメッキ用電極をスパッタリングにより被着した後、メッキ用電極の全表面に感光性レジストを塗布する。
次に、上記感光性レジストを所定の形状にパターニングする。このパターニングは、不要となるメッキ用電極が露出するように行う。
次に、上記パターニングされた感光性レジストをマスクとして用いて、不要となるメッキ用電極をエッチングした後、感光性レジストを除去して、ウェハを純水で洗浄する。
次に、上記ウェハの全面に感光性ポリイミドを塗布した後、メッキ用電極の一部が露出するように、感光性ポリイミドをパターンニングする。
次に、上記感光性ポリイミドから露出したメッキ用電極の一部上に、湿式メッキ法によりAuバンプを形成する。
次に、上記ウェハを所定の温度で熱焼成して、感光性ポリイミドをポリイミド化すると共に、その感光性ポリイミドの膜厚を半減させる。これにより、上記ポリイミド化した感光性ポリイミドから、Auバンプの一部が突出する。
このように、上記対策では、不要となるメッキ用電極を除去して、純水による洗浄を行った後、Auバンプの形成を行っている。
しかしながら、上記対策は、従来のAuバンプ形成プロセスからAuバンプ形成プロセスを大きく変更させることになり、且つ、従来では用いないポリイミド膜を使用するため、製造コストが増大するという問題がある。
特開2001−148401号公報
特開平5−67620号公報
そこで、本発明の目的は、半導体装置の信頼性を高めることができ、且つ、製造コストの上昇を防ぐことができる半導体装置の製造方法を提供することにある。
上述したように、Auバンプ形成後の半導体素子の表面にヨウ素が残留していること、および、この事象を課題として言及し、簡単な洗浄方法を追加することで半導体製造装置表面から除去することに関する提案はこれまでなされていない。
また、半導体素子とテープとの実装方法に関しては、テープに密着したリードを用いた実装が主流になっており、半導体素子とテープとの隙間に樹脂を封止する方式が主流となっている。
近年、パッド電極の狭ピッチ化が進み、図1に示すように、半導体素子1とテープ9との実装方法として、テープ9に密着したリード8を用いた実装方法が主流となっている。
上記半導体素子1はパッド電極2を表面に有する。このパッド電極2上には、TiW膜4、Au膜5およびAuバンプ7が形成されている。
上記テープ9と表面保護膜3との間には樹脂10が充填されている。
図2に示すように、半導体素子1とテープ9との隙間が狭くなることで、この隙間に充填される樹脂10の厚みが薄くなり、半導体素子1とテープ9の間に噛みこんだ異物などに起因して樹脂10が半導体素子1の表面から剥離した場合に、水分が容易にテープ9と樹脂10を透過し、樹脂10の剥離した空間11に溜まる。これにより、上記表面保護膜3に付着残存していたヨウ素を含んだ溶液ができてしまう。
その状態において、上記半導体素子1の動作時にAuバンプ7同士の間に電界がかかることで、電解と水分とハロゲン(ヨウ素)により、Auのマイグレーション反応が起こり、Au12がAuバンプ7同士の間に成長し、Auバンプ7同士の間の電気的短絡を引き起こし、半導体素子1が本来の機能を果たせなくなり、信頼性を著しく低下させることになる問題を本発明者が初めて見出した。
上記問題を解決して、上記目的を達成するため、本発明の半導体装置の製造方法は、
電極パッドを表面に有する半導体素子を含む半導体装置の製造方法において、
上記半導体素子の表面と上記パッド電極との上に金属膜を形成する工程と、
上記金属膜上に、上記パッド電極と重なるようにバンプを形成する工程と、
上記パッド電極と重ならない上記金属膜をウェットエッチングで除去する工程と、
上記金属膜が除去された領域のハロゲン元素を除去する工程と
を備えたことを特徴としている。
電極パッドを表面に有する半導体素子を含む半導体装置の製造方法において、
上記半導体素子の表面と上記パッド電極との上に金属膜を形成する工程と、
上記金属膜上に、上記パッド電極と重なるようにバンプを形成する工程と、
上記パッド電極と重ならない上記金属膜をウェットエッチングで除去する工程と、
上記金属膜が除去された領域のハロゲン元素を除去する工程と
を備えたことを特徴としている。
上記構成の半導体装置の製造方法によれば、上記パッド電極と重ならない上記金属膜をウェットエッチングで除去した後、金属膜が除去された領域のハロゲン元素を除去する。これにより、上記半導体素子の動作時に、バンプを構成する金属原子のマイグレーションが起こらないようにすることができる。
したがって、上記バンプの電気的短絡を防いで、半導体装置の信頼性を高めることができる。
また、上記パッド電極と重ならない金属膜、つまり、不要となる金属膜を除去した後で、ハロゲン元素の除去を行うことによって、従来のAuバンプ形成プロセスからAuバンプ形成プロセスを大きく変更させなくてもよいので、製造コストの増大を防ぐことができる。
一実施形態の半導体装置の製造方法では、
上記金属膜はAu膜を含む。
上記金属膜はAu膜を含む。
上記実施形態の半導体装置の製造方法によれば、上記金属膜はAu膜を含むので、パッド電極とバンプとの間の電気抵抗を低くすることができる。
一実施形態の半導体装置の製造方法では、
上記金属膜をメッキ用電極として用いて、上記バンプを電解メッキ法で形成する。
上記金属膜をメッキ用電極として用いて、上記バンプを電解メッキ法で形成する。
上記実施形態の半導体装置の製造方法によれば、上記金属膜をメッキ用電極として用いて、バンプを電解メッキ法で形成するので、バンプを所望の位置に容易且つ確実に形成することができる。
一実施形態の半導体装置の製造方法では、
上記バンプをAuで形成する。
上記バンプをAuで形成する。
上記実施形態の半導体装置の製造方法によれば、上記バンプをAuで形成するので、バンプの電気抵抗を下げることができる。
一実施形態の半導体装置の製造方法では、
上記ハロゲン元素をPH9以上PH12以下のアルカリ性の薬液で除去する。
上記ハロゲン元素をPH9以上PH12以下のアルカリ性の薬液で除去する。
上記実施形態の半導体装置の製造方法によれば、上記ハロゲン元素をPH9以上PH12以下のアルカリ性の薬液で除去するので、ハロゲン元素の除去を確実に行うことができる。
上記薬液のPHが9未満だと、ハロゲン元素の除去を十分に行うことができず、バンプを構成する金属原子のマイグレーションの防止効果が低くなってしまう。
上記薬液のPHが12を越えると、Auバンプの半導体製造装置との密着性が著しく低下してしまう等の悪影響を及ぼしてしまう。
一実施形態の半導体装置の製造方法では、
上記ハロゲン元素を50℃以上75℃以下の純水で除去する。
上記ハロゲン元素を50℃以上75℃以下の純水で除去する。
上記実施形態の半導体装置の製造方法によれば、上記ハロゲン元素を50℃以上75℃以下の純水で除去するので、ハロゲン元素の除去を確実に行うことができる。
また、上記純水は薬液に比べて取り扱いが容易であるので、ハロゲン元素の除去に関する作業性が悪くなるのを防ぐことができる。
上記純水の温度が50℃未満だと、ハロゲン元素の除去を十分に行うことができず、バンプを構成する金属原子のマイグレーションの防止効果が低くなってしまう。
上記純水の温度が75℃を越えると、高温の純水が半導体素子に悪影響を及ぼしてしまう。
一実施形態の半導体装置の製造方法では、
上記ハロゲン元素の除去は、上記金属膜が除去された領域のハロゲン元素が300ng/cm2以下となるように行う。
上記ハロゲン元素の除去は、上記金属膜が除去された領域のハロゲン元素が300ng/cm2以下となるように行う。
上記実施形態の半導体装置の製造方法によれば、上記金属膜が除去された領域のハロゲン元素が300ng/cm2以下となるように行うので、バンプを構成する金属原子のマイグレーションを確実に防ぐことができる。
本発明の半導体装置の製造方法によれば、パッド電極と重ならない金属膜をウェットエッチングで除去した後、金属膜が除去された領域のハロゲン元素を除去することによって、バンプの電気的短絡を防いで、半導体装置の信頼性を高めることができる。
また、上記パッド電極と重ならない金属膜を除去した後で、ハロゲン元素の除去を行うことによって、従来のAuバンプ形成プロセスからAuバンプ形成プロセスを大きく変更させなくてもよいので、製造コストの増大を防ぐことができる。
以下、本発明の半導体装置の製造方法を図示の実施の形態により詳細に説明する。
図3に、本発明の一実施の形態の半導体装置の製造方法のフローチャートを示す。また、図4A〜図4Gのそれぞれに、上記半導体装置の製造方法の一工程の模式断面図を示す。なお、図4A〜図4Gでは、1つのパッド電極102しか図示していないが、実際には、半導体素子101の表面に数百のパッド電極102が形成される。
上記半導体装置の製造方法では、まず、図4Aに示すように、半導体素子101の表面上にパッド電極102および表面保護膜103を形成する。この表面保護膜103には開口が形成されており、この開口からパッド電極102の表面の一部が露出している。
次に、図3のステップS101で、UBM(Under Bump Metal)スパッタを行う。つまり、図4Bに示すように、上記パッド電極102および表面保護膜103上に、TiW膜104およびAu膜105をスパッタ法で順次形成して、TiW膜104およびAu膜105によって、パッド電極102および表面保護膜103を覆う。なお、上記Au膜105が金属膜の一例である。
次に、図3のステップS102で、フォトレジスト加工を行う。つまり、上記Au膜の表面にレジストを塗布した後、レジストに露光および現像を順次行って、図4Cに示すように、Au105膜上に所定形状のレジスト104を形成する。このレジスト104には、Au膜105の一部が露出するように開口が形成されている。
より詳しくは、上記Au膜105の全表面にレジスト材料を塗布して、パターンを刻印したマスクを用いて露光を行った後、レジスト材料に現像液を塗布する。これにより、上記パッド電極102上のレジスト材料のみが除去され、Au膜105の表面の一部が露出する。
次に、図3のステップS103で、Auメッキを行う。つまり、上記Au膜105をメッキ液に浸漬し、Au膜105をメッキ用電極として用いて、図4Dに示すように、レジスト106から露出するAu膜105上にAuバンプ107を形成する。なお、上記Auバンプ107がバンプの一例である。
次に、図3のステップS104で、レジスト除去を行う。つまり、上記レジスト106を除去して、図4Eに示すような状態にする。これにより、上記Auバンプ107と重ならないAu膜105が露出する。
次に、図3のステップS105で、スパッタAu膜除去を行う。 つまり、上記露出したAu膜105をヨウ素溶液に浸漬して除去して、図4Fに示すように、Auバンプ107下に位置するAu膜205を得る。
次に、図3のステップS106で、スパッタTiW膜除去を行う。つまり、過酸化水素水溶液をエッチャントして用いて、Auバンプ107と重ならないTiW膜104を除去して、図4Gに示すように、Au膜205下に位置するTiW膜204を得る。これにより、上記Auバンプ107と重ならない表面保護膜103が露出する。このとき、上記表面保護膜の表面を分析すると、30〜450ng/cm2のヨウ素が残留していた。
次に、図3のステップS107で、ヨウ素除去洗浄を行う。つまり、上記表面保護膜103の表面に残存するヨウ素を除去するための洗浄を行う。このとき、上記洗浄にPH9のアルカリ現像液を用いる。なお、上記アルカリ現像液が薬液の一例である。
より具体的には、上記半導体素子101の全表面にPH9のアルカリ現像液を滴下して10分間放置した後、半導体素子101を回転させて、表面保護膜103の表面からアルカリ現像液を降り飛ばす。その後、上記表面保護膜103の表面に純水を滴下しながら、半導体素子101を回転させた状態を所定時間維持した後、純水の滴下を止め、表面保護膜103の表面から純水を振り飛ばして、表面保護膜103の表面を乾燥させた。
このように、上記アルカリ現像液によって、表面保護膜103の表面に残存するヨウ素を除去すると、表面保護膜103の表面に残留するヨウ素の濃度は3ng/cm2となった。
また、上記図3のステップS101〜S107を経た半導体素子101をテープ実装した場合、半導体素子101を動作させても、Auバンプ107同士の間の電気的短絡は確認されなかった。
また、上記半導体素子101の表面におけるヨウ素の残留濃度が300ng/cm2を超えると、Auバンプ107同士の間の電気的短絡が起こった。
したがって、上記図3のステップS107では、ヨウ素の残留濃度が300ng/cm2以下とすることにより、Auバンプ107同士の間の電気的短絡を確実に防ぐことができる。
また、上記アルカリ現像液の代わりに、ハロゲン元素をPH9以上PH12以下のアルカリ性の薬液、または、50℃以上75℃以下の純水を用いても、半導体素子101の表面における残留濃度を3〜20ng/cm2とすることができ、テープ実装後におけるAuバンプ107同士の間の電気的短絡を防ぐことができる。
すなわち、上記アルカリ現像液でなくても、ハロゲン元素を除去し得る液体であれば、その液体を用いてもよい。
また、上記半導体素子101の表面へのアルカリ現像液の供給は、滴下に制限されるわけではなく、滴下以外の方法で行ってもよい。
また、上記アルカリ現像液を滴下して放置する時間は、10分間に限定されず、10分以外の時間であってもよい。
上記実施の形態において、ヨウ素以外のハロゲン元素を含むエッチャントを用いて、Au膜105の一部を除去してもよい。
上記実施の形態では、図3に示すように、ステップS106のスパッタTiW膜除去を行った後に、ステップS107のヨウ素除去洗浄を行っていたが、図5に示すように、ステップS206のヨウ素除去洗浄を行った後に、ステップS207のスパッタTiW膜除去を行ってもよい。
なお、図5のステップS201〜S205は図3のステップS101〜S105と同じ処理を行い、また、図5のステップS206は図3のステップS107と同じ処理を行い、また、図5のステップS207は図3のステップS106と同じ処理を行うので、ステップS201〜S207の説明は省略する。
本発明の半導体製造装置の製造方法で製造された半導体装置は、例えば、電極配置のピッチが狭い大型TFT液晶モニター用ドライバに用いることができる。
1,101 半導体素子
2,102 パッド電極
3,103 表面保護膜
4,104,204 TiW膜
5,105,205 Au膜
6 フォトレジスト
7,107 Auバンプ
8 リード
9 テープ
10 樹脂
11 空間
12 Au
2,102 パッド電極
3,103 表面保護膜
4,104,204 TiW膜
5,105,205 Au膜
6 フォトレジスト
7,107 Auバンプ
8 リード
9 テープ
10 樹脂
11 空間
12 Au
Claims (7)
- 電極パッドを表面に有する半導体素子を含む半導体装置の製造方法において、
上記半導体素子の表面と上記パッド電極との上に金属膜を形成する工程と、
上記金属膜上に、上記パッド電極と重なるように金属製のバンプを形成する工程と、
上記パッド電極と重ならない上記金属膜をウェットエッチングで除去する工程と、
上記金属膜が除去された領域のハロゲン元素を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記金属膜はAu膜を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記金属膜をメッキ用電極として用いて、上記バンプを電解メッキ法で形成することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記バンプをAuで形成することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記ハロゲン元素をPH9以上PH12以下のアルカリ性の薬液で除去することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記ハロゲン元素を50℃以上75℃以下の純水で除去することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記ハロゲン元素の除去は、上記金属膜が除去された領域のハロゲン元素が300ng/cm2以下となるように行うことを特徴とする半導体装置の製造方法。
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US5503286A (en) * | 1994-06-28 | 1996-04-02 | International Business Machines Corporation | Electroplated solder terminal |
AU5935501A (en) * | 2000-05-03 | 2001-11-12 | Caliper Techn Corp | Multi depth substrate fabrication processes |
WO2002035602A1 (fr) * | 2000-10-23 | 2002-05-02 | Mitsubishi Denki Kabushiki Kaisha | Procede et dispositif de formation de bosses |
US6800141B2 (en) * | 2001-12-21 | 2004-10-05 | International Business Machines Corporation | Semi-aqueous solvent based method of cleaning rosin flux residue |
DE102005004360A1 (de) * | 2005-01-31 | 2006-08-17 | Advanced Micro Devices, Inc., Sunnyvale | Effizientes Verfahren zum Herstellen und Zusammenfügen eines mikroelektronischen Chips mit Lothöckern |
DE102005035772A1 (de) * | 2005-07-29 | 2007-02-01 | Advanced Micro Devices, Inc., Sunnyvale | Technik zum effizienten Strukturieren einer Höckerunterseitenmetallisierungsschicht unter Anwendung eines Trockenätzprozesses |
US7320937B1 (en) * | 2005-10-19 | 2008-01-22 | The United States Of America As Represented By The National Security Agency | Method of reliably electroless-plating integrated circuit die |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102856458A (zh) * | 2011-06-28 | 2013-01-02 | 夏普株式会社 | 光半导体元件以及光半导体元件的制造方法 |
JP2021052371A (ja) * | 2018-12-19 | 2021-04-01 | 株式会社村田製作所 | 電子部品 |
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