CN110337710B - 用于铂图案化的牺牲层 - Google Patents

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Abstract

至少一个实施例包括一种在衬底(101)上图案化铂(105B)的方法。粘合剂层(102)沉积在衬底(101)上方,牺牲层(103)沉积在粘合剂层(102)上方,以及图案化的光致抗蚀剂层在牺牲层(103)的上方形成。然后,利用光致抗蚀剂层作为掩埋来图案化牺牲层(103),使得粘合剂层(102)的至少一部分被暴露。随后,图案化的牺牲层(103)的顶部表面和侧壁表面以及粘合剂层(102)的第一部分被铂层(105A)覆盖。最后,牺牲层(103)和覆盖牺牲层(103)的顶部表面和侧壁表面的铂层(105A)的一部分被蚀刻,从而留下铂层的剩余部分以在衬底(101)上形成图案化的铂层(105B)。

Description

用于铂图案化的牺牲层
技术领域
本公开一般涉及半导体器件,并且更具体地涉及在衬底上图案化铂的方法。
背景技术
传统上,铝和铜被广泛地用于集成电路(IC)中的金属化目的。但是,湿度可能导致使用这种金属的IC的可靠性问题。例如,在电化学传感器的情况下,IC通常暴露于流体。铝和铜暴露于湿气中可能导致金属化腐蚀,并且还可能导致IC内的短路。
为了克服这些问题,可以使用铂代替铝或铜作为金属化层。铂不仅具有优异的耐腐蚀性,而且在高温下也相对稳定。然而,已知的图案化铂的方法是不可靠的。这些方法的一个常见问题是图案化不能为所需结构产生适当的特征尺寸。另外,已知方法可能引入不可接受水平的污染物。
发明内容
根据至少一个实施例,公开了一种在衬底上图案化铂的方法。在该实施例中,粘合剂层沉积在衬底上方,牺牲层沉积在粘合剂层上方,以及图案化的光致抗蚀剂层在牺牲层上方形成。然后,利用光致抗蚀剂层作为掩埋来图案化牺牲层,使得粘合剂层的至少一部分被暴露。随后,图案化的牺牲层的顶部表面和侧壁表面以及粘合剂层的第一部分被铂层覆盖。最后,牺牲层和覆盖牺牲层的顶部表面和侧壁表面的铂层的一部分被蚀刻,从而留下铂层的剩余部分以在衬底上形成图案化的铂层。
在另一个实施例中,牺牲层沉积在衬底上方并且图案化的光致抗蚀剂层在牺牲层上方形成。然后利用光致抗蚀剂层作为掩膜来图案化牺牲层,以暴露衬底的顶部表面的一部分。铂层被溅射沉积在衬底的顶部上,其中铂层覆盖图案化的牺牲层和衬底的顶部表面的暴露部分。最后,图案化的牺牲层和覆盖图案化的牺牲层的铂层的一部分被去除,从而留下铂层的剩余部分以在衬底上形成图案化的铂层。
在又一个实施例中,钛层沉积在半导体衬底上方,铝层沉积在钛层上方,以及图案化的光致抗蚀剂层在铝层上方形成。然后,铝层的一部分被去除以暴露钛层的第一部分。钛层可以沉积在铝层的顶部表面和侧壁表面以及钛层的第一部分上方。最后,铝层和覆盖铝层的顶部表面和侧壁表面的铂层的一部分被蚀刻,从而留下覆盖钛层的第一部分的铂层的剩余部分以形成图案化的铂。
附图说明
图1A示出了根据一个实施例的在衬底上方形成的粘合剂层。
图1B示出了根据一个实施例的在粘合剂层上方形成的牺牲层。
图1C示出了根据一个实施例的在牺牲层上方形成的光致抗蚀剂。
图1D说明了根据一个实施例的使用光致抗蚀剂作为掩膜对牺牲层的图案化。
图1E示出了根据一个实施例的在衬底上方沉积铂层形成特定轮廓。
图1F示出了根据一个实施例的覆盖侧壁表面的铂层的一部分被蚀刻暴露牺牲层。
图1G示出了根据一个实施例的铂层的一部分被去除。
图1H示出了根据一个实施例的粘合剂层的暴露部分被去除。
具体实施方式
根据至少一个实施例,公开了一种在衬底上图案化铂的方法。在该实施例中,使用由例如铝制成的牺牲层来图案化铂。可能在牺牲层上方形成不期望的铂部分(即,不是预期图案的一部分的铂部分)。使用湿法蚀刻剂进行蚀刻过程,该湿法蚀刻开始蚀刻穿过铂层。蚀刻剂蚀刻穿过铂层最薄之处的铂层。一旦在铂层中形成开口,蚀刻剂就能够蚀刻下面的牺牲层。牺牲层以比铂层更快的速率与蚀刻剂反应,因此牺牲层比铂层更快地被蚀刻。结果,蚀刻的牺牲层与在牺牲层上形成的不期望的铂层部分一起从衬底上除去。铂层的剩余部分,不在牺牲层上,并且以低得多的速率被蚀刻,保留在衬底上的适当位置,从而在衬底上形成期望的图案化的铂。
如上所述,其他图案化铂的方法可能无法提供可靠的结果。例如,使用已知方法难以获得铂图案的期望的临界尺寸(即特征尺寸和间距)。此外,这些过程通常会导致所涉及的机器和设备中的污染。最后,在常规方法中回收所消耗的铂是困难且昂贵的。然而,根据下文描述的实施方案的方法改善了铂结构的临界尺寸、减少了污染,并促进了消耗的铂的再循环。
参考图1A至图1H,描述了根据实施例的图案化铂的过程。参考图1A,衬底101用作形成铂结构的基底。衬底可以包括半导体结构,例如晶圆或晶圆的一部分,并且可以由硅、锗或其他合适的材料制成。在衬底上待图案化的铂可用于任何各种目的,包括但不限于形成电阻器、形成电容器或金属化目的。衬底101可能已经包括在其上形成的结构,因此可能不是完全平坦的。在一个实施例中,铂被图案化以便在集成电路的不同电子部件之间传导电流。在一个替代实施例中,在衬底101上图案化铂之后形成其他集成电路部件。
仍然参考图1A,粘合剂层102沉积在衬底101的顶部上。粘合剂层102可用于促进其他层附接到衬底。例如,粘合剂层102可以由适于将铂附接到硅衬底的材料制成。在一些实施例中,粘合剂层102包括钛、氮化钛或钛钨。在其他实施例中,粘合剂层102可包括由例如氧化铝制成的陶瓷层。
可以使用多种技术中的任何一种将粘合剂层102沉积在衬底101上。具体技术可以取决于用作粘合剂层的材料的类型。例如,可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)或其他合适的方法中的任何一种来沉积粘合剂层。在一个示例中,粘合剂层102包括溅射在衬底101的顶部上的钛层。粘合剂层的厚度可以是约但在其他实施方式中可以更薄或更厚。
而在图1A-图1H示出的实施例说明了粘合剂层102的使用,其他实施例可以避免使用粘合剂层。在后面的这些实施例中,铂结构可以直接形成在衬底101的表面上。例如,在一个实施例中,衬底101可以是蓝宝石衬底(A12O3)。在该实施例中,铂层可以沉积在蓝宝石衬底上而没有中间粘合剂层。在一个替代实施例中,衬底101的表面使用氩气经历溅射蚀刻过程以改善表面的粘附性。
参考图1B,牺牲层103沉积在粘合剂层102的顶部上。牺牲层是临时沉积在结构上的层,以能够使铂层图案化并随后被去除。在一个实施例中,牺牲层103由诸如铝的金属制成。在一个实施例中,可以使用任何合适的沉积铝的方法来形成牺牲层103。例如,沉积牺牲层103的方法可以包括气相蒸发、CVD、等离子体CVD或溅射。在一个示例中,牺牲层103可以具有至/>的厚度。在至少一个实施例中,牺牲层包括厚度在/> 之间的铝并且溅射沉积在钛粘合剂层102的顶部上。
参考图1C,在牺牲层103上方形成光致抗蚀剂层104。随后,通过例如光刻技术将光致抗蚀剂层104图案化,从而在光致抗蚀剂层中形成掩模。例如,光致抗蚀剂层104可以暴露于深紫外(DUV)光以形成图案。在一个实施例中,使用负性光致抗蚀剂,其中暴露于光的光致抗蚀剂的部分变得不溶解于光致抗蚀剂显影剂(即光致抗蚀剂的未暴露部分将被溶解)。随后,光致抗蚀剂显影剂溶液除去未暴露的光致抗蚀剂层部分(图1C中用虚线轮廓示出的部分),并且暴露的抗蚀剂保留在牺牲层103的表面上。因此,形成包括反转图案的抗蚀剂掩模。在一个实施例中,光致抗蚀剂层104抵抗随后用于蚀刻牺牲层103的湿法蚀刻或干法蚀刻过程。
参考图1D,去除了未被光致抗蚀剂层104覆盖(并因此暴露)的牺牲层103的那部分。可以使用湿法蚀刻过程来去除牺牲层103。例如,对于旨在去除铝牺牲层的湿法蚀刻过程,可以使用铝浸出材料,例如磷酸、乙酸和硝酸的混合物。在一个替代实施例中,可以使用干法蚀刻过程来去除牺牲层103的一部分。用于此目的的干法蚀刻过程的示例包括基于氯化物的化学,例如氯、四氯化碳、四氯化硅和二氯化硼。
在一个实施例中,图1D的蚀刻过程还可以去除牺牲层103的被去除部分下面的粘合剂层102的顶部部分102A(图1D中所示的具有虚线轮廓的粘合剂层102的部分)。在一个替代实施例中,可以使用对牺牲层具有高选择性的蚀刻剂来单独地去除暴露的牺牲层103。随后,从剩余的牺牲层103的顶部部分(未示出)去除光致抗蚀剂层104。在一个实施例中,使用氧灰化过程去除光致抗蚀剂层104。
参考图1E,在结构的暴露表面上方形成铂层105,结构的暴露表面包括除了粘合剂层102的暴露部分的顶部表面102A之外的剩余牺牲层103的顶部表面103A和侧壁表面103B。根据牺牲层103的几何形状,可以有多个顶部表面103A、多个侧表面103B和/或多个顶部表面102A。铂层105的形成导致牺牲层103的顶部表面103A上和粘合剂层102的顶部表面102A上的铂层105的厚度(在图中表示为厚度A)大致相同,而沿着侧壁表面103B向下的铂层的厚度从111处的较大尺寸逐渐变细到113处的较小尺寸。侧壁表面103B的底部处的铂层的厚度示出为厚度B。在一个实施例中,任何合适的铂层沉积方法用于使厚度A相对于厚度B最大化。
在一个实施例中,厚度A相对于厚度B的比率还取决于牺牲层103相对于铂层105的相对厚度。更具体地,对于具有给定厚度A的铂层105,具有较大厚度的牺牲层103形成具有较薄厚度B的铂层105。在一个实施例中,A与B的比率至少为2比1。厚度A可以在之间,而厚度B可以是该测量尺寸的大约一半。厚度B表示底部拐角处的铂层的最薄部分(由图中的虚线圆圈表示)。
为了形成具有例如图IE所示的特定轮廓的铂层105,可以采用非均匀的沉积方法。在一个实施例中,需要一种沉积方法,其为铂层105提供差(poor)的阶梯覆盖。在一个实施例中,使用溅射沉积过程来形成铂层105。在一个实施例中,沿箭头115的方向垂直地引导溅射沉积。该过程的非均匀溅射覆盖有助于在牺牲层103的侧壁表面103B上形成锥形铂层。在至少一个实施例中,在温度为250-300℃的约7mTorr的压力下持续约170秒使用AC磁控溅射来沉积铂层105。
参考图1F,铂层105的覆盖牺牲层103的顶部表面和侧壁表面103A和103B的部分(在图1E和1F中示为去除部分105A)以及牺牲层103被去除。未去除的铂层105的剩余部分(铂层部分105B)形成图案化的铂结构,如图1G所示。可以在单个过程步骤中(即,在去除两个层的一个过程操作中)去牺牲层103和除铂层105的去除部分105A。
可以使用湿法蚀刻过程来去除牺牲层103和铂层105的去除部分105A。如上所述,铂层105的底部拐角,如图1E中的箭头113所示,比层的其余部分薄,因此当其暴露于化学蚀刻剂时可能是断裂点。也就是说,因为靠近侧壁表面103B的底部的铂层的部分比铂层的其余部分薄,所以在铂层的其余部分被完全蚀刻之前靠近侧壁表面的底部的铂层的部分被一直蚀刻到牺牲层。随后,化学蚀刻剂通过现在形成在铂层105中的开口攻击牺牲层103。在一个示例中,牺牲层103的蚀刻较快,是铂层105的100倍。因此,牺牲层103被蚀刻掉并且因此,在铂层部分105B被完全蚀刻之前从基板101上被去除。因此,由于牺牲层的去除,牺牲层103上的铂层也被去除。
在一个实施例中,用于蚀刻侧壁表面103B的底部处的薄铂层的化学蚀刻剂可以选自能够蚀刻铂和牺牲层(例如铝)两者的材料。如上所述,蚀刻剂可以比与铂层105更快地与牺牲层103反应。在一个实施例中,可以使用包含盐酸如王水和水的化学蚀刻剂。在至少一个实施例中,晶圆可以在50-60℃的温度下浸没在化学蚀刻剂中2至5分钟的时间。在浸没之后不久,铂层105的去除部分105A的底部拐角处开口,使牺牲层103暴露于化学蚀刻剂。牺牲层103的快速蚀刻可以致使铂层105的去除部分105A立即被去除。在一个实施例中,可以在牺牲层103中形成虚设孔,以便于以比前述实施例更快的速率蚀刻该层。
参考图1G,清除去除铂层105的去除部分105A和牺牲层103的残留物。在一个实施例中,当晶圆浸没在图1E中的化学蚀刻剂中时,铂层105的去除部分105A和牺牲层103从晶圆上被去除并漂浮在化学蚀刻剂液体中。因此,可以在该步骤中清除残留物以避免最终产品中的缺陷。在一个实施例中,可以使用已知的清洁方法之一,例如超声波或兆频超声波浴。在其他实施例中,机械搅拌方法,例如刷洗或摩擦,可以配合清洁溶液使用。最后,在其他实施例中,可以用相对高的压力将清洁溶液喷射到晶圆上。
参考图1H,去除粘合剂层102的未被铂层的部分105B覆盖的部分(即,粘合剂层102的暴露部分)。去除粘合剂层102的部分的过程操作可取决于用于形成粘合剂层的材料的类型。例如,可以通过包含氢氟酸蚀刻剂的湿法蚀刻过程去除由钛制成的粘合剂层102。根据一个实施例,铂层105的剩余部分105B是图案化的铂。
在本说明书中,术语“耦合(couple)”或“耦合(couples)”表示间接或直接有线或无线连接。因此,如果第一设备耦合到第二设备,则该连接可以通过直接连接或通过经由其他设备和连接的间接连接。
在所描述的实施例中可以进行修改,并且在权利要求的范围内,其他实施例也是可能的。

Claims (18)

1.一种用于图案化铂的方法,其包括:
在半导体衬底上方沉积粘合剂层;
在所述粘合剂层上方沉积牺牲层;
在所述牺牲层上方形成图案化的光致抗蚀剂层;
利用所述光致抗蚀剂层作为掩膜,去除所述牺牲层的部分以暴露所述粘合剂层的第一部分;
在所述牺牲层的顶部表面和侧壁表面以及所述粘合剂层的所述第一部分上方沉积铂层,所述铂层在所述牺牲层的顶部处的所述侧壁表面上具有较大的厚度,并且在由所述侧壁表面和所述粘合剂层形成的拐角处具有较小的厚度;以及
蚀刻所述牺牲层和覆盖所述牺牲层的所述顶部表面和侧壁表面的所述铂层的部分,从而优先去除所述拐角处的所述牺牲层并且留下所述铂层的剩余部分以在所述半导体衬底上形成图案化的铂层。
2.根据权利要求1所述的方法,其中蚀刻所述牺牲层和所述铂层的所述部分在单个过程步骤中执行。
3.根据权利要求1所述的方法,其中在所述牺牲层的顶部表面和侧壁表面以及所述粘合剂层的所述第一部分上方沉积铂层包括执行溅射沉积过程。
4.根据权利要求1所述的方法,其中蚀刻所述牺牲层和所述铂层的部分包括执行湿法蚀刻过程一定时间段,以便在覆盖所述顶部表面的所述铂层被完全蚀刻之前在所述拐角处形成开口。
5.根据权利要求4所述的方法,其中从所述拐角处的所述开口将所述牺牲层暴露于所述湿法蚀刻过程的蚀刻剂材料,并且所述牺牲层以比所述铂层快的速率被蚀刻。
6.根据权利要求5所述的方法,其中所述蚀刻剂材料包括王水化学品。
7.根据权利要求1所述的方法,还包括:
去除未被所述图案化的铂层覆盖的所述粘合剂层的部分。
8.一种用于图案化铂的方法,其包括:
在衬底上方沉积牺牲层;
在所述牺牲层上方形成图案化的光致抗蚀剂层;
通过利用所述光致抗蚀剂层作为掩膜来图案化所述牺牲层,以暴露所述衬底的顶部表面的部分;
在所述衬底上方溅射沉积铂层,其中所述铂层覆盖图案化的牺牲层的顶部表面和侧壁表面和所述衬底的所述顶部表面的暴露部分,所述铂层在所述图案化的牺牲层的顶部处的所述侧壁表面上具有较大的厚度,并且在由所述侧壁表面和所述衬底形成的拐角处具有较小的厚度;
优先去除所述拐角处的所述牺牲层从而去除所述图案化的牺牲层和覆盖所述图案化的牺牲层的所述铂层的部分,并且留下所述铂层的剩余部分以在所述衬底上形成图案化的铂层。
9.根据权利要求8所述的方法,其中去除所述图案化的牺牲层和覆盖所述图案化的牺牲层的所述铂层的部分在单个过程步骤中执行。
10.根据权利要求9所述的方法,其中去除所述图案化的牺牲层和所述铂层的部分包括执行湿法蚀刻过程一定时间段,以便在覆盖所述牺牲层的侧壁表面的所述铂层的部分中形成开口。
11.根据权利要求8所述的方法,其中去除所述图案化的牺牲层和覆盖所述图案化的牺牲层的所述铂层的部分包括使用王水蚀刻剂的湿法蚀刻过程。
12.根据权利要求8所述的方法,其中所述图案化的牺牲层的所述顶部表面上的所述铂层的厚度至少是所述拐角处的所述图案化的牺牲层的所述侧壁表面上的所述铂层的厚度的两倍。
13.一种用于图案化铂的方法,其包括:
在半导体衬底上方沉积钛层;
在所述钛层上方沉积铝层;
在所述铝层上方形成图案化的光致抗蚀剂层;
利用所述光致抗蚀剂层作为掩膜,去除所述铝层的部分以暴露所述钛层的第一部分;
在所述铝层的顶部表面和侧壁表面以及所述钛层的所述第一部分上方沉积铂层,所述铂层在所述铝层的顶部处的所述侧壁表面上具有较大的厚度,并且在由所述侧壁表面和所述钛层的所述第一部分形成的拐角处具有较小的厚度;以及
蚀刻所述铝层和覆盖所述铝层的所述顶部表面和侧壁表面的所述铂层的部分,从而优先去除所述拐角处的所述铝层并且留下覆盖所述钛层的所述第一部分的所述铂层的剩余部分以形成图案化的铂。
14.根据权利要求13所述的方法,其中蚀刻所述铝层和所述铂层的所述部分在单个过程步骤中执行。
15.根据权利要求14所述的方法,其中蚀刻所述铝层和所述铂层的部分包括使用王水蚀刻剂的湿法蚀刻过程。
16.根据权利要求15所述的方法,其中蚀刻所述铝层和所述铂层的部分包括执行湿法蚀刻过程一定时间段,以便在覆盖所述顶部表面的所述铂层被完全蚀刻之前在覆盖所述侧壁表面的所述铂层的部分中形成开口。
17.根据权利要求13所述的方法,其中沉积铂层通过溅射沉积步骤执行。
18.根据权利要求13所述的方法,其中所述铝层的所述顶部表面上的所述铂层的厚度至少是所述拐角处的所述铝层的所述侧壁表面上的所述铂层的厚度的两倍。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011381B2 (en) 2018-07-27 2021-05-18 Texas Instruments Incorporated Patterning platinum by alloying and etching platinum alloy
CN111945128A (zh) * 2020-08-18 2020-11-17 江苏能华微电子科技发展有限公司 一种提高铂与衬底黏附性的方法及其产品

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4497684A (en) * 1983-02-22 1985-02-05 Amdahl Corporation Lift-off process for depositing metal on a substrate
JPH065717A (ja) * 1992-06-19 1994-01-14 Toshiba Corp 電極へのオーム性接続金属層の形成方法
JPH07273280A (ja) * 1994-03-29 1995-10-20 Tokin Corp 薄膜パターンの形成方法
JP2003258327A (ja) * 2001-08-03 2003-09-12 Yamaha Corp 貴金属薄膜パターンの形成方法
CN101136327A (zh) * 2006-08-29 2008-03-05 中国科学院声学研究所 一种图形化铂/钛金属薄膜的剥离制备方法
WO2012078025A1 (en) * 2010-12-09 2012-06-14 Mimos Berhad A method of fabricating a semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165425A (ja) * 1983-03-10 1984-09-18 Matsushita Electric Ind Co Ltd パタ−ン形成方法
JPH07130702A (ja) * 1993-11-08 1995-05-19 Fujitsu Ltd 白金又はパラジウムよりなる金属膜のパターニング方法
US5914507A (en) 1994-05-11 1999-06-22 Regents Of The University Of Minnesota PZT microdevice
KR100224660B1 (ko) 1996-06-17 1999-10-15 윤종용 백금-폴리실리콘 게이트 형성방법
JP3481415B2 (ja) * 1997-03-19 2003-12-22 富士通株式会社 半導体装置及びその製造方法
US6218297B1 (en) * 1998-09-03 2001-04-17 Micron Technology, Inc. Patterning conductive metal layers and methods using same
JP3159255B2 (ja) 1998-09-16 2001-04-23 日本電気株式会社 強誘電体容量で用いる電極のスパッタ成長方法
US6956274B2 (en) * 2002-01-11 2005-10-18 Analog Devices, Inc. TiW platinum interconnect and method of making the same
WO2008057068A2 (en) 2005-08-29 2008-05-15 University Of South Florida Micro-aluminum galvanic cells and methods for constructing the same
US20080124823A1 (en) * 2006-11-24 2008-05-29 United Microdisplay Optronics Corp. Method of fabricating patterned layer using lift-off process
KR101045090B1 (ko) * 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
RU2426193C1 (ru) 2010-05-05 2011-08-10 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Способ нанесения платиновых слоев на подложку
US9006105B2 (en) 2013-07-30 2015-04-14 United Microelectronics Corp. Method of patterning platinum layer
JP6176025B2 (ja) 2013-09-25 2017-08-09 日亜化学工業株式会社 金属膜の形成方法及び発光素子の製造方法
EP3050105B1 (en) 2013-09-27 2020-11-11 Robert Bosch GmbH Semiconductor bolometer and method of fabrication thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4497684A (en) * 1983-02-22 1985-02-05 Amdahl Corporation Lift-off process for depositing metal on a substrate
JPH065717A (ja) * 1992-06-19 1994-01-14 Toshiba Corp 電極へのオーム性接続金属層の形成方法
JPH07273280A (ja) * 1994-03-29 1995-10-20 Tokin Corp 薄膜パターンの形成方法
JP2003258327A (ja) * 2001-08-03 2003-09-12 Yamaha Corp 貴金属薄膜パターンの形成方法
CN101136327A (zh) * 2006-08-29 2008-03-05 中国科学院声学研究所 一种图形化铂/钛金属薄膜的剥离制备方法
WO2012078025A1 (en) * 2010-12-09 2012-06-14 Mimos Berhad A method of fabricating a semiconductor device

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