JP2003282531A - 電子デバイスの製造方法 - Google Patents

電子デバイスの製造方法

Info

Publication number
JP2003282531A
JP2003282531A JP2002087050A JP2002087050A JP2003282531A JP 2003282531 A JP2003282531 A JP 2003282531A JP 2002087050 A JP2002087050 A JP 2002087050A JP 2002087050 A JP2002087050 A JP 2002087050A JP 2003282531 A JP2003282531 A JP 2003282531A
Authority
JP
Japan
Prior art keywords
wiring
layer
insulating film
aqueous solution
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002087050A
Other languages
English (en)
Other versions
JP3688650B2 (ja
Inventor
Ikuo Uematsu
育生 植松
Naoya Hayamizu
直哉 速水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002087050A priority Critical patent/JP3688650B2/ja
Priority to US10/389,981 priority patent/US7018552B2/en
Priority to KR1020030018506A priority patent/KR100752827B1/ko
Priority to TW092106647A priority patent/TWI237323B/zh
Publication of JP2003282531A publication Critical patent/JP2003282531A/ja
Priority to US11/206,036 priority patent/US7347951B2/en
Application granted granted Critical
Publication of JP3688650B2 publication Critical patent/JP3688650B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S134/00—Cleaning and liquid contact with solids
    • Y10S134/902—Semiconductor wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/963—Removing process residues from vertical substrate surfaces

Abstract

(57)【要約】 【課題】 リアクティブイオンエッチングを用いてアル
ミニウムまたはアルミニウム合金からなる配線を形成し
た後処理において、その配線のエッチングによる細り等
を招くことなく、前記配線の表面および側壁に付着され
た金属、レジストに由来するポリマーおよび変質層など
の残渣物を除去することが可能な電子デバイスの製造方
法を提供する。 【解決手段】 基板上の絶縁膜表面にアルミニウムまた
はアルミニウム合金からなる配線材料層を形成する工程
と、前記配線材料層をレジストパターンをマスクとして
リアクティブイオンエッチングによりパターニングして
配線を形成する工程と、ペルオキソ硫酸塩、フッ素含有
化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜３
であるエッチング残渣除去用水溶液により前記配線を含
む絶縁膜表面を処理する工程とを含むことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子デバイスの製
造方法に関し、詳しくは半導体装置、液晶表示装置の製
造におけるリアクティブイオンエッチング（ＲＩＥ）後
の処理工程を改良した電子デバイスの製造方法に係る。
【０００２】
【従来の技術】例えば、半導体装置では、金属配線とし
てアルミニウムまたは銅が用いられる。アルミニウム配
線は、デバイスに印加される電流がアルミニウム原子の
移動を引き起こす、いわゆるエレクトロマイグレーショ
ンを生じる。このエレクトロマイグレーションを防止す
るために配線として少量の銅を添加したアルミニウム合
金が用いられている。
【０００３】また、前記配線においてコンタクトホール
に生じることがある電気的スパイクの発生を最小にする
ためにアルミニウムに少量のシリコンまたはチタン添加
したアルミニウム合金が用いられている。
【０００４】ところで、前記半導体装置における金属配
線は次のような種々の工程により形成されている。
【０００５】１）まず、半導体基板上の絶縁膜にアルミ
ニウムを含む金属層を形成する。つづいて、前記金属層
にレジスト膜を被覆し、このレジスト膜を露光、現像処
理する、いわゆる写真蝕刻してレジストパターンを形成
する。このレジストパターンをマスクとして前記金属層
の露出部分をリアクティブイオンエッチング（ＲＩＥ）
により選択的に除去してアルミニウムを含む配線を形成
する。この後、残存するレジストパターンを剥離、除去
する。
【０００６】前記１）の方法によるアルミニウムを含む
金属層をレジストパターンおよびＲＩＥを用いて選択的
にエッチングして金属配線を形成した後において、前記
金属配線の表面および側壁に金属、レジストに由来する
ポリマーおよび変質層などの残渣物が付着される。この
ような残渣物は、半導体装置の信頼性を低下させる。こ
のため、従来では金属配線の形成後にヒドロキシルアミ
ンのようなアルカリ水溶液でその表面等を処理して、前
記残渣物を除去することが行われている。
【０００７】しかしながら、前記配線は両性のアルミニ
ウムを含むため、ヒドロキシルアミンのようなアルカリ
水溶液下でエッチングされて、例えば配線が細って抵抗
値が増大する等の問題を生じる。
【０００８】２）まず、半導体基板上の第１層絶縁膜に
アルミニウムを含む金属層を形成し、この金属層にレジ
スト膜を被覆し、このレジスト膜を写真蝕刻してレジス
トパターンを形成する。このレジストパターンをマスク
として前記金属層の露出部分をＲＩＥにより選択的に除
去して第１層配線を形成する。つづいて、前記レジスト
パターンを剥離、除去した後、前記第１層配線を含む前
記第１層絶縁膜に第２層絶縁膜を形成する。ひきつづ
き、第２層絶縁膜上にレジスト膜を被覆し、このレジス
ト膜を写真蝕刻してビアホール形成予定部が開口された
レジストパターンを形成し、このレジストパターンをマ
スクとして前記第２層絶縁膜の露出部分をＲＩＥにより
選択的に除去してボアホールを開口する。この前記ビア
ホールを含む第２層絶縁膜上に導電性バリア膜、タング
ステンのような金属膜を堆積して少なくとも前記ビアホ
ール内面に導電性バリア膜を形成するとともに、この導
電性バリア膜が形成されたビアホール内を前記金属膜を
埋め込む。この後、前記金属膜、導電性バリア膜を化学
機械研磨（ＣＭＰ）処理を施して前記第２層絶縁膜に前
記第１層配線と接続されるビアフィルを形成する。
【０００９】次いで、前記ビアフィルを含む前記第２層
絶縁膜上に金属層を形成し、この金属層にレジスト膜を
被覆し、このレジスト膜を写真蝕刻してレジストパター
ンし、このレジストパターンをマスクとして前記金属層
の露出部分をリアクティブイオンエッチング（ＲＩＥ）
により選択的に除去することにより第２層配線を形成す
る。
【００１０】前記２）の方法による第２層絶縁膜をレジ
ストパターンおよびＲＩＥを用いて選択的にエッチング
してビアホールを形成した後において、ビアホールの内
面にレジストに由来するポリマーおよびレジストと絶縁
膜の材料に由来する変質層などの残渣物が付着される。
これらの残渣物が残った状態で、ビアホール内面に導電
性バリア膜を形成すると、この後のビアホール内への金
属膜の埋め込み過程で前記導電性バリア膜が剥離して、
そのバリア機能が阻害される。このため、従来ではヒド
ロキシルアミンのようなアルカリ水溶液でビアホール内
面を処理して、前記残渣物を除去することが行われてい
る。
【００１１】しかしながら、ビアホール底部から露出さ
れた前記第１層配線は両性のアルミニウムを含むため、
ヒドロキシルアミンのようなアルカリ水溶液下でエッチ
ングされて、例えば第１層配線の厚さが減少して抵抗値
が増大したり、極端な場合には第１層配線が消失、断線
したりする等の問題を生じる。
【００１２】また、前記２）の方法による第２層の金属
層をレジストパターンおよびＲＩＥを用いて選択的にエ
ッチングして第２層配線を形成した後において、前記第
２層配線の表面および側壁に金属、レジストに由来する
ポリマーおよび変質層などの残渣物が付着される。この
残渣物は、半導体装置の信頼性を低下させる。このた
め、従来では第２層配線の形成後にヒドロキシルアミン
のようなアルカリ水溶液でその第２層配線表面を処理し
て、前記残渣物を除去することが行われている。
【００１３】しかしながら、半導体装置の高集積化に伴
って前記第２層配線の幅が微細化されると、前記ビアフ
ィルは第２層配線とのコンタクト部において前記第２層
配線で覆われずに露出するため、前記ビアフィルがタン
グステンを主体とする材料を有する場合、ヒドロキシル
アミンのようなアルカリ水溶液での第２層配線の処理時
にそのアルカリ水溶液が前記タングステン（Ｗ）を主体
とする材料からなるビアフィルにも接触して溶解すると
いう問題を生じる。このＷの溶解は、主に前記コンタク
ト部における前記アルカリ水溶液の存在下での第２層配
線（例えばＡｌ）とＷとの間の大きなイオン化傾向差
（電位差）に起因するものである。
【００１４】一方、特開２００１−２４７９８６にはア
ルミニウムまたはアルミニウム合金の部品、製品を電気
メッキするに先立ち、ペルオキソ二硫酸アンモニウムの
ような酸化剤、硫酸、燐酸のような酸およびフッ化水素
酸のようなハライドイオン含有化合物を含むスマット除
去用組成物により処理して電気メッキプロセスを妨害す
る金属、酸化物（スマット）を除去することが開示され
ている。
【００１５】
【発明が解決しようとする課題】本発明は、リアクティ
ブイオンエッチング（ＲＩＥ）を用いてアルミニウムま
たはアルミニウム合金からなる配線を形成した後処理に
おいて、その配線のエッチングによる細り等を招くこと
なく、前記配線の表面および側壁に付着された金属残渣
物、レジストに由来するポリマーおよび変質層を除去す
ることが可能な電子デバイスの製造方法を提供しようと
するものである。
【００１６】本発明は、アルミニウムまたはアルミニウ
ム合金からなる下地の配線と接続するためのビアフィル
のビアホールをＲＩＥを用いて絶縁膜に形成した後処理
において、その下地配線のエッチングによる厚さ減少等
を招くことなく、前記ビアホール内面に付着されたレジ
ストに由来するポリマーおよび変質層を除去することが
可能な電子デバイスの製造方法を提供しようとするもの
である。
【００１７】本発明は、タングステンを主体とするビア
フィルが形成された絶縁膜にＲＩＥを用いて前記ビアフ
ィルとのコンタクト部でそれが露出される微細な配線を
形成した後処理において、前記露出したビアフィルのタ
ングステンの溶解等を招くことなく、前記配線の表面お
よび側壁に付着された金属残渣物、レジストに由来する
ポリマーおよび変質層を除去することが可能な電子デバ
イスの製造方法を提供しようとするものである。
【００１８】
【課題を解決するための手段】本発明に係る電子デバイ
スの製造方法は、基板上の絶縁膜表面にアルミニウムま
たはアルミニウム合金からなる配線材料層を形成する工
程と、前記配線材料層をレジストパターンをマスクとし
てリアクティブイオンエッチングによりパターニングし
て配線を形成する工程と、ペルオキソ硫酸塩、フッ素含
有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜
３であるエッチング残渣除去用水溶液により前記配線を
含む絶縁膜表面を処理する工程とを含むことを特徴とす
るものである。
【００１９】本発明に係る別の電子デバイスの製造方法
は、基板上の第１層絶縁膜表面にアルミニウムまたはア
ルミニウム合金からなる第１層配線を形成する工程と、
前記第１層配線を含む前記第１層絶縁膜に第２層絶縁膜
を形成した後、この第２層絶縁膜をレジストパターンを
マスクとしてリアクティブイオンエッチングにより前記
第１層配線表面に達するビアホールを開口する工程と、
ペルオキソ硫酸塩、フッ素含有化合物およびｐＨ調整用
の酸を含み、ｐＨ値が−１〜３であるエッチング残渣除
去用水溶液により前記ビアホールを含む第２層絶縁膜表
面を処理する工程と、少なくとも前記ビアホール内面に
導電性バリア層を形成する工程と、前記バリア層が内面
に形成された前記ビアホール内を含む第２層絶縁膜表面
に導電材料膜を形成する工程と、前記導電材料膜および
導電性バリア層を化学機械研磨により除去してビアフィ
ルを形成する工程とを含むことを特徴とするものであ
る。
【００２０】本発明に係るさらに別の電子デバイスの製
造方法は、基板上の絶縁膜にタングステンを主体とする
ビアフィルを形成する工程と、前記ビアフィルを含む前
記絶縁膜に配線材料層を形成する工程と、前記配線材料
層をレジストパターンをマスクとしてリアクティブイオ
ンエッチングによりパターニングして前記ビアフィルと
のコンタクト部においてそれより幅の狭い配線を形成す
る工程と、ペルオキソ硫酸塩、フッ素含有化合物および
ｐＨ調整用の酸を含み、ｐＨ値が−１〜３であるエッチ
ング残渣除去用水溶液により前記配線を含む絶縁膜表面
を処理する工程とを含むことを特徴とするものである。
【００２１】
【発明の実施の形態】以下、本発明を詳細に説明する。
【００２２】＜第１実施形態＞ （第１工程）基板上の絶縁膜にアルミニウムまたはアル
ミニウム合金からなる配線材料層を形成する。
【００２３】前記基板としては、例えば製造する電子デ
バイスが半導体装置である場合、シリコンのような半導
体基板、製造する電子デバイスが液晶表示装置である場
合、ガラス基板を用いることができる。
【００２４】前記絶縁膜としては、例えばシリコン酸化
膜、ボロン添加ガラス膜（ＢＰＳＧ膜）、リン添加ガラ
ス膜（ＰＳＧ膜）等を用いることができる。また、前記
絶縁膜としては、例えばＳｉＯＦ、有機スピンオングラ
ス、ポリイミド、フッ素添加ポリイミド、ポリテトラフ
ルオロエチレン、フッ化ポリアリルエーテル、フッ素添
加パレリン等の比誘電率が３．５以下の絶縁材料からな
る膜を用いることができる。
【００２５】前記アルミニウム合金としては、例えばＡ
ｌ−Ｓｉ合金，Ａｌ−Ｃｕ合金，Ａｌ−Ｃｕ−Ｓｉ合金
等を用いることができる。
【００２６】（第２工程）前記配線材料層上にレジスト
膜を被覆し、このレジスト膜を露光、現像処理する、い
わゆる写真蝕刻してレジストパターンを形成する。つづ
いて、このレジストパターンをマスクとして前記配線材
料層の露出部分を例えば塩素系、フッ素系の反応ガスを
用いるリアクティブイオンエッチング（ＲＩＥ）により
選択的に除去してアルミニウムまたはアルミニウム合金
からなる配線を形成する。この後、残存するレジストパ
ターンを例えばアッシング処理等により剥離、除去す
る。
【００２７】（第３工程）ペルオキソ硫酸塩、フッ素含
有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜
３であるエッチング残渣除去用水溶液により前記配線を
含む絶縁膜表面を処理する。
【００２８】前記エッチング残渣除去用水溶液の各成分
の作用等を以下に説明する。
【００２９】１）ペルオキソ硫酸塩 このペルオキソ硫酸塩としては、ペルオキソ一硫酸塩、
ペルオキソ二硫酸塩を挙げることができる。ペルオキソ
二硫酸塩としては、例えばペルオキソ二硫酸アンモニウ
ム等を挙げることができる。
【００３０】前記ペルオキソ硫酸塩は、エッチング残渣
であるレジストに由来するポリマーおよび変質層などの
有機物を分解除去するとともに、アルミニウムまたはア
ルミニウム合金からなる配線をフッ素含有化合物による
エッチングから保護する作用を有する。
【００３１】前記ペルオキソ硫酸塩としてペルオキソ二
硫酸アンモニウムを用いた場合、そのペルオキソ二硫酸
アンモニウムは前記エッチング残渣除去用水溶液中に
０．０１モル／Ｌ〜２０モル／Ｌ含有されることが好ま
しい。
【００３２】前記ペルオキソ二硫酸アンモニウムの量を
０．０１モル／Ｌ未満にすると、有機物の分解除去およ
びエッチングの保護作用を図ることが困難になる虞があ
る。一方、前記ペルオキソ二硫酸アンモニウムの量が２
０モル／Ｌを超えると配線表面の酸化が過度に進行して
表面の導電性が損なわれる虞がある。より好ましい前記
エッチング残渣除去用水溶液中のペルオキソ二硫酸アン
モニウムの含有量は０．１モル／Ｌ〜０．５モル／Ｌで
ある。
【００３３】２）フッ素含有化合物 このフッ素含有化合物としては、例えばフッ化水素酸、
フッ化水素酸アンモニウム等を挙げることができる。
【００３４】前記フッ素含有化合物は、エッチング残渣
である金属、酸化物を除去する作用を有する。
【００３５】前記金属、酸化物を除去する作用をフッ化
水素酸（ＨＦ）を例にして次に説明する。
【００３６】フッ化水素酸は、水の存在下で下記数１の
式（１）、（２）のように解離する。ただし、この解離
反応は、平衡反応である。
【００３７】
【数１】
【００３８】前記式（１）の解離前のＨＦは、金属、酸
化物に対するエッチング作用が弱いものの、前記（２）
式のＨＦ2 -は金属、酸化物に対するエッチング作用が強
い。このため、前記ＨＦ2 -がエッチング残渣除去用水溶
液中に多量に存在すると、ＳｉＯ2のような絶縁膜をエ
ッチングするばかりか、前記ペルオキソ硫酸塩によるア
ルミニウムまたはアルミニウム合金からなる配線をフッ
素含有化合物のエッチングから保護する作用が低下す
る。このようなことから、後述するｐＨ調整用の酸でｐ
Ｈ調整することにより前記エッチング残渣除去用水溶液
中のＨＦ2 -の生成を抑制している。
【００３９】前記フッ素含有化合物は、前記エッチング
残渣除去用水溶液中に５×１０-6モル／Ｌ〜５×１０-1
モル／Ｌ含有されることことが好ましい。前記フッ素含
有化合物の量を５×１０-6モル／Ｌ未満にすると、エッ
チング残渣である金属、酸化物を除去することが困難に
なる虞がある。一方、前記フッ素含有化合物の量が５×
１０-1モル／Ｌを超えると、エッチング残渣除去用水溶
液中のＨＦ2 -の生成量が多くなって、絶縁膜のエッチン
グ除去、配線のエッチング、細りを生じる虞がある。よ
り好ましい前記エッチング残渣除去用水溶液中のフッ素
含有化合物の含有量は１×１０-4モル／Ｌ〜１×１０-2
モル／Ｌである。
【００４０】３）ｐＨ調整用の酸 このｐＨ調整用の酸としては、硫酸、硝酸、塩酸、リン
酸のような無機酸、または酢酸、シュウ酸のような有機
酸を用いることができる。特に、硫酸が好ましい。
【００４１】前記ｐＨ調整用の酸によりエッチング残渣
除去用水溶液のｐＨ値が−１〜３に調整される。このよ
うにエッチング残渣除去用水溶液を強酸性にすることに
よって、この水溶液中の水素イオン（Ｈ+）濃度を高く
して前記式（１）のＨＦの平衡反応を左側にシフト、つ
まりＨＦが多くなるようにシフトさせ、結果的に前記式
（２）の平衡反応を右側にシフトするのを抑えて、水溶
液中に生成されるＨＦ 2 -量を抑えて適正化できる。
【００４２】前記エッチング残渣除去用水溶液のより好
ましいｐＨ値は、０〜１である。
【００４３】前記エッチング残渣除去用水溶液は、２０
〜３５℃の液温で使用することが好ましい。
【００４４】前記組成を有するエッチング残渣除去用水
溶液は、Ａｌを基準にしてＷまたはＴｉ，ＴｉＮに対す
るイオン化傾向差（電位差）を小さくする作用を有す
る。
【００４５】なお、前述した第１実施形態の電子デバイ
スの製造において、前記エッチング残渣除去用水溶液で
の処理後、さらにアルコールのような水溶性有機溶媒ま
たは純水でリンス処理することを許容する。
【００４６】以上、第１実施形態によれば基板上の絶縁
膜表面にアルミニウムまたはアルミニウム合金からなる
配線材料層を形成し、この配線材料層をレジストパター
ンおよびリアクティブイオンエッチング（ＲＩＥ）を用
いてパターニングして配線を形成した後、ペルオキソ硫
酸塩、フッ素含有化合物およびｐＨ調整用の酸を含み、
ｐＨ値が−１〜３であるエッチング残渣除去用水溶液で
処理することによって、前記アルミニウムまたはアルミ
ニウム合金からなる配線のエッチングによる細り等を招
くことなく、ＲＩＥにおいて前記配線の表面および側壁
に付着された金属、レジストに由来するポリマーおよび
変質層などの残渣物を除去することができる。
【００４７】すなわち、エッチング残渣除去用水溶液に
よる処理時においてペルオキソ硫酸塩の酸化作用により
レジストに由来するポリマーおよび変質層を除去するこ
とができる。
【００４８】また、同水溶液中のフッ素含有化合物（例
えばフッ化水素酸）によって、前記配線の表面および側
壁に付着された残渣物である金属を除去することができ
る。このとき、同水溶液中のｐＨ調整用の酸によりその
ｐＨ値を−１〜３に調整することによって、同水溶液中
のフッ素含有化合物（例えばフッ化水素酸）からのエッ
チング力の強いＨＦ2 -の生成を抑えてＨＦ2 -量を適正化
できるため、エッチング力のＨＦおよび適正量のＨＦ2 -
により例えば酸化物からなる絶縁膜のエッチングを抑え
つつ、金属残渣物を効率よく除去することができる。
【００４９】前記エッチング残渣除去用水溶液による処
理時において、アルミニウムまたはアルミニウム合金か
らなる配線もその水溶液に曝され、同水溶液中のフッ素
含有化合物（例えばフッ化水素酸）によるエッチング作
用を受ける。このとき、ペルオキソ硫酸塩の酸化作用に
より前記配線表面等が前記フッ化水素酸から保護される
とともに、前述したようにエッチング力の強いＨＦ2 -の
生成を抑えてＨＦ2 -量を適正化しているため、前記配線
がエッチングされて細る等の不都合さを解消することが
できる。
【００５０】なお、前記ペルオキソ硫酸塩による酸化作
用を受けた前記アルミニウムまたはアルミニウム合金か
らなる配線は、その表面等において十分に高い電気導電
性を示す。
【００５１】したがって、第１実施形態によれば前記組
成のエッチング残渣除去用水溶液で配線形成後に処理す
ことによって、アルミニウムまたはアルミニウム合金か
らなる配線のエッチングによる細り等を招くことなく、
ＲＩＥにおいて前記配線の表面および側壁に付着された
金属、レジストに由来するポリマーおよび変質層などの
残渣物を除去することができる。特に、０．０１モル／
Ｌ〜２０モル／Ｌのペルオキソ二硫酸アンモニウム、５
×１０-6モル／Ｌ〜５×１０-1モル／Ｌのフッ素含有化
合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜３の
エッチング残渣除去用水溶液で処理することによって、
前記配線をエッチングすることなく、前記配線の表面お
よび側壁に付着された残渣物をより確実に除去すること
ができる。
【００５２】その結果、前記配線が設計した抵抗値に維
持され、かつ信頼性が向上された電子デバイスを製造す
ることができる。
【００５３】また、前記エッチング残渣除去用水溶液で
処理した後、さらにアルコールのような水溶性有機溶媒
または純水でリンス処理を施すことによって、前記配線
がエッチングされることなく前記エッチング残渣除去用
水溶液を前記絶縁膜表面から洗い流すことができる。
【００５４】すなわち、従来のヒドロキシアミン水溶液
のようなアルカリ水溶液でアルミニウムまたはアルミニ
ウム合金からなる配線を処理した後、純水によりリンス
処理すると、アルカリ水溶液が純水で希釈される過程で
前記配線のエッチングが急激に進行する。これに対し、
本発明で使用するエッチング残渣除去用水溶液は前記リ
ンス処理時における希釈過程で前記配線がエッチングさ
れるのを防止できる。
【００５５】＜第２実施形態＞ （第１工程）基板上の第１層絶縁膜表面にアルミニウム
またはアルミニウム合金からなる配線材料層を形成す
る。つづいて、この配線材料層にレジスト膜を被覆し、
このレジスト膜を写真蝕刻してレジストパターンを形成
する。このレジストパターンをマスクとして前記配線材
料層の露出部分をエッチングにより選択的に除去するこ
とにより第１層配線を形成する。
【００５６】前記基板、前記絶縁膜および前記アルミニ
ウム合金としては、第１実施形態で説明したのと同様な
ものを用いることができる。
【００５７】（第２工程）前記レジストパターンを例え
ばアッシング処理等により剥離、除去した後、前記第１
層配線を含む前記第１層絶縁膜上に第２層絶縁膜を形成
する。ひきつづき、第２層絶縁膜上にレジスト膜を被覆
し、このレジスト膜を写真蝕刻してビアホール形成予定
部が開口されたレジストパターンを形成し、このレジス
トパターンをマスクとして前記第２層絶縁膜の露出部分
をリアクティブイオンエッチング（ＲＩＥ）により選択
的に除去してビアホールを開口する。
【００５８】前記絶縁膜としては、第１実施形態で説明
したのと同様なものを用いることができる。
【００５９】（第３工程）ペルオキソ硫酸塩、フッ素含
有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜
３であるエッチング残渣除去用水溶液により前記ビアホ
ールを含む前記第２層絶縁膜表面を処理する。
【００６０】前記エッチング残渣除去用水溶液の各成分
の作用等は、第１実施形態で説明したのと同様である。
【００６１】（第４工程）前記ビアホールを含む第２層
絶縁膜上に導電性バリア膜、金属膜を堆積して少なくと
も前記ビアホール内面に導電性バリア膜を形成するとと
もに、この導電性バリア膜が形成されたビアホール内を
前記金属膜を埋め込む。この後、前記金属膜、導電性バ
リア膜を化学機械研磨（ＣＭＰ）処理を施して前記第２
層絶縁膜に前記第１層配線と接続されるビアフィルを形
成する。
【００６２】前記導電性バリア膜は、例えばＴａ，Ｔａ
Ｎ、Ｔｉ，ＴｉＮから選ばれる１層または２層以上から
作られる。
【００６３】前記金属膜としては、例えばタングステン
膜、Ｃｕ膜、Ｃｕ−Ｓｉ合金、Ｃｕ−Ａｌ合金、Ｃｕ−
Ｓｉ−Ａｌ合金、Ｃｕ−Ａｇ合金などのＣｕ合金膜等を
用いることができる。
【００６４】なお、前述した第２実施形態の電子デバイ
スの製造において、前記エッチング残渣除去用水溶液で
の処理後、さらにアルコールのような水溶性有機溶媒ま
たは純水でリンス処理することを許容する。
【００６５】以上、第２実施形態によれば基板上の第１
層絶縁膜表面にアルミニウムまたはアルミニウム合金か
らなる第１層配線を形成し、この第１層配線を含む前記
第１層絶縁膜に第２層絶縁膜を形成し、さらにこの第２
層絶縁膜をレジストパターンをマスクとしてリアクティ
ブイオンエッチングにより前記第１層配線表面に達する
ビアホールを開口した後、ペルオキソ硫酸塩、フッ素含
有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜
３であるエッチング残渣除去用水溶液で処理することに
よって、前記ビアホール底部から露出したアルミニウム
またはアルミニウム合金からなる第１層配線の厚さ減少
等を招くことなく、ＲＩＥにおいて前記ビアホール内面
に付着されたレジストに由来するポリマーおよびレジス
トと絶縁膜の材料に由来する変質層などの残渣物を除去
することができる。
【００６６】すなわち、エッチング残渣除去用水溶液に
よる処理時においてペルオキソ硫酸塩の酸化作用とフッ
素含有化合物（例えばフッ化水素酸）とによって、前記
ビアホール内面に付着されたレジストに由来するポリマ
ーおよびレジストと絶縁膜の材料に由来する変質層など
の残渣物を除去することができる。このとき、同水溶液
中のｐＨ調整用の酸によりそのｐＨ値を−１〜３に調整
することによって、同水溶液中のフッ素含有化合物（例
えばフッ化水素酸）からのエッチング力の強いＨＦ2 -の
生成を抑えてＨＦ2 -量を適正化できるため、エッチング
力のＨＦおよび適正量のＨＦ2 -により例えば酸化物から
なる第２層絶縁膜のエッチングを抑えつつ、微細な前記
ビアホール内面に付着した残渣物を効率よく除去するこ
とができる。
【００６７】前記エッチング残渣除去用水溶液による処
理時において、前記ビアホールから露出するアルミニウ
ムまたはアルミニウム合金からなる第１層配線もその水
溶液に曝され、同水溶液中のフッ素含有化合物（例えば
フッ化水素酸）によるエッチング作用を受ける。このと
き、ペルオキソ硫酸塩の酸化作用により前記第１層配線
表面が前記フッ化水素酸から保護されるとともに、前述
したようにエッチング力の強いＨＦ2 -の生成を抑えてＨ
Ｆ2 -量を適正化しているため、前記第１層配線がエッチ
ングされて厚さが減少する等の不都合さを解消すること
ができる。
【００６８】したがって、第２実施形態によれば前記組
成を有するエッチング残渣除去用水溶液で前記ビアホー
ルを開口した後に処理することによって、前記ビアホー
ル底部から露出したアルミニウムまたはアルミニウム合
金からなる第１層配線のエッチングによる厚さ減少等を
招くことなく、ＲＩＥにおいて前記ビアホール内面に付
着された残渣物を除去することができる。特に、０．０
１モル／Ｌ〜２０モル／Ｌのペルオキソ二硫酸アンモニ
ウム、５×１０-6モル／Ｌ〜５×１０-1モル／Ｌのフッ
素含有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−
１〜３のエッチング残渣除去用水溶液で処理することに
よって、前記ビアホールから露出した第１層配線をエッ
チングすることなく、前記ビアホール内面に付着された
残渣物をより確実に除去することができる。
【００６９】このような内面が清浄化されたビアホール
を含む第２層絶縁膜上に導電性バリア膜を堆積し、金属
膜を埋め込む際、前記導電性バリア膜が剥離されるのを
防止することができる。その結果、前記金属膜、導電性
バリア膜を化学機械研磨（ＣＭＰ）処理を施すことによ
って、前記第２層絶縁膜に前記第１層配線と接続される
信頼性の高いビアフィルを有する電子デバイスを製造す
ることができる。
【００７０】また、前記ペルオキソ硫酸塩による酸化作
用を受けた前記アルミニウムまたはアルミニウム合金か
らなる第１層配線は、ビアホールから露出した表面にお
いて十分に高い電気導電性を示すため、前記ビアフィル
の形成後においてこのビアフィルと良好にオーミックコ
ンタクトを取ることができる。
【００７１】また、前記エッチング残渣除去用水溶液で
処理した後、さらにアルコールのような水溶性有機溶媒
または純水でリンス処理を施すことによって、前記ビア
ホールから露出する第１層配線がその水溶液の希釈過程
でエッチングされることなく前記エッチング残渣除去用
水溶液を前記第２層絶縁膜表面から洗い流すことができ
る。
【００７２】＜第３実施形態＞ （第１工程）基板上の絶縁膜にレジスト膜を被覆し、こ
のレジスト膜を写真蝕刻してビアホール形成予定部が開
口されたレジストパターンを形成し、このレジストパタ
ーンをマスクとして前記絶縁膜の露出部分をエッチング
により選択的に除去してボアホールを開口する。つづい
て、前記ビアホールを含む絶縁膜上に導電性バリア膜、
タングステン膜を堆積して少なくとも前記ビアホール内
面に導電性バリア膜を形成するとともに、この導電性バ
リア膜が形成されたビアホール内を前記タングステン膜
を埋め込む。この後、前記タングステン膜、導電性バリ
ア膜を化学機械研磨（ＣＭＰ）処理を施して前記絶縁膜
にビアフィルを形成する。
【００７３】前記基板および前記絶縁膜としては、第１
実施形態で説明したのと同様なものを用いることができ
る。
【００７４】前記導電性バリア膜としては、第２実施形
態で説明したのと同様なものを用いることができる。
【００７５】前記ビアフィルは、基板（半導体基板）の
ソース領域、ドレイン領域のような拡散層に対応する絶
縁膜に形成しても、第１層、第２層の配線間、または第
２層、第３層の配線間に位置する絶縁膜に形成してもよ
い。
【００７６】（第２工程）前記ビアフィルを含む前記絶
縁膜に配線材料層を形成した後、この配線材料層をレジ
ストパターンをマスクとしてリアクティブイオンエッチ
ングによりパターニングして前記ビアフィルとのコンタ
クト部においてそれより幅の狭い配線を形成する。この
後、前記レジストパターンを例えばアッシング処理等に
より剥離、除去する。
【００７７】前記配線材料層としては、例えばアルミニ
ウムまたはアルミニウム合金、Ｔｉ，ＴｉＮ，Ｍｏ，Ｍ
ｏ合金、Ｗ，Ｗ合金等から作られる。
【００７８】（第３工程）ペルオキソ硫酸塩、フッ素含
有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜
３であるエッチング残渣除去用水溶液により前記配線を
含む絶縁膜表面を処理する。
【００７９】前記エッチング残渣除去用水溶液の各成分
の作用等は、第１実施形態で説明したのと同様である。
【００８０】なお、前述した第３実施形態の電子デバイ
スの製造において、前記エッチング残渣除去用水溶液で
の処理後、さらにアルコールのような水溶性有機溶媒ま
たは純水でリンス処理することを許容する。
【００８１】以上、第３実施形態によれば基板上の絶縁
膜にタングステンを主体とするビアフィルを形成し、こ
のビアフィルを含む前記絶縁膜に配線材料層を形成し、
さらにこの配線材料層をレジストパターンをマスクとし
てリアクティブイオンエッチングによりパターニングし
て前記ビアフィルとのコンタクト部においてそれより幅
の狭い配線を形成した後、ペルオキソ硫酸塩、フッ素含
有化合物およびｐＨ調整用の酸を含み、ｐＨ値が−１〜
３であるエッチング残渣除去用水溶液により前記配線を
含む絶縁膜表面を処理することによって、前記配線から
露出するビアフィルのタングステンが溶解されることな
く、ＲＩＥにおいて前記配線の表面および側壁に付着さ
れた金属、レジストに由来するポリマーおよび変質層な
どの残渣物を除去することができる。
【００８２】すなわち、エッチング残渣除去用水溶液に
よる処理時においてペルオキソ硫酸塩の酸化作用により
レジストに由来するポリマーおよび変質層を除去するこ
とができる。
【００８３】また、同水溶液中のフッ素含有化合物（例
えばフッ化水素酸）によって、前記配線の表面および側
壁に付着された金属残渣物を除去することができる。こ
のとき、同水溶液中のｐＨ調整用の酸によりそのｐＨ値
を−１〜３に調整することによって、同水溶液中のフッ
素含有化合物（例えばフッ化水素酸）からのエッチング
力の強いＨＦ2 -の生成を抑えてＨＦ2 -量を適正化できる
ため、エッチング力のＨＦおよび適正量のＨＦ2 -により
例えば酸化物からなる絶縁膜のエッチングを抑えつつ、
残渣物である金属を効率よく除去することができる。
【００８４】前記エッチング残渣除去用水溶液による処
理時において、露出するビアフィルのタングステン
（Ｗ）もその水溶液に曝される。前記エッチング残渣除
去用水溶液は、既述したようにＡｌを基準にしてＷまた
はＴｉ，ＴｉＮに対するイオン化傾向差（電位差）を小
さくする作用を有するため、露出した前記ビアフィルの
Ｗが配線（例えばＡｌ系配線）とのコンタクト部におい
て溶解する等の不都合さを解消することができる。
【００８５】したがって、第３実施形態によれば前記組
成のエッチング残渣除去用水溶液で配線形成後に処理す
ることによって、前記配線から露出するビアフィルのタ
ングステンが溶解されることなく、ＲＩＥにおいて前記
配線の表面および側壁に付着された金属、レジストに由
来するポリマーおよび変質層などの残渣物を除去するこ
とができる。特に、０．０１モル／Ｌ〜２０モル／Ｌの
ペルオキソ二硫酸アンモニウム、５×１０-6モル／Ｌ〜
５×１０-1モル／Ｌのフッ素含有化合物およびｐＨ調整
用の酸を含み、ｐＨ値が−１〜３のエッチング残渣除去
用水溶液で処理することによって、前記配線から露出す
るビアフィルのタングステンの溶解をより確実に防止で
きるとともに、前記配線の表面および側壁に付着された
残渣物を除去することができる。
【００８６】その結果、前記ビアフィルに対して前記配
線が良好に接続され、かつ信頼性が向上された電子デバ
イスを製造することができる。
【００８７】また、前記エッチング残渣除去用水溶液で
処理した後、さらにアルコールのような水溶性有機溶媒
または純水でリンス処理を施すことによって、その水溶
液の希釈過程でイオン傾向差が大きくならないため、前
記配線が露出するビアフィルのタングステンが溶解され
ることなく、前記エッチング残渣除去用水溶液を前記絶
縁膜表面から洗い流すことができる。
【００８８】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
【００８９】（実施例１）まず、図１の（ａ）に示すよ
うにソース領域、ドレイン領域のような拡散層（図示せ
ず）が形成されたシリコン基板１上に例えばＳｉＯ2か
らなる絶縁膜２をＣＶＤ法により形成した後、Ａｌ−Ｃ
ｕ合金からなる配線材料層３を形成した。つづいて、図
１の（ｂ）に示すように前記配線材料層３上にレジスト
膜を被覆し、このレジスト膜を露光、現像処理する、い
わゆる写真蝕刻してレジストパターン４を形成した。ひ
きつづき、図１の（ｃ）に示すようにこのレジストパタ
ーン４をマスクとして前記配線材料層３の露出部分を例
えばフッ素系の反応ガスを用いるリアクティブイオンエ
ッチング（ＲＩＥ）により選択的に除去してＡｌ−Ｓｉ
からなる配線５を形成した。
【００９０】次いで、前記レジストパターン４を除去し
た。この時、図２に示すように前記配線５の表面および
側壁に金属、レジストに由来するポリマーおよび変質層
などの残渣物６が付着された。つづいて、０．２モル／
Ｌのペルオキソ二硫酸アンモニウム、５×１０-4モル／
Ｌのフッ化水素酸およびｐＨ調整用の硫酸を含み、ｐＨ
値が０．２０のエッチング残渣除去用水溶液で前記配線
５を含む前記絶縁膜２を処理した。
【００９１】このようなエッチング残渣除去用水溶液で
の処理により図３に示すように前記配線５の表面および
側壁の残査物６が除去された。また、前記配線５はエッ
チングによる孔明き、細りが全く認められなかった。
【００９２】また、前記エッチング残渣除去用水溶液で
処理した後、さらに純水でリンス処理を施したが、Ａｌ
−Ｃｕ合金からなる配線５がエッチングされることなく
前記エッチング残渣除去用水溶液を前記絶縁膜２表面か
ら洗い流すことができた。
【００９３】この後、常法に従って半導体装置を製造し
た。
【００９４】なお、比較例１としてエッチング残渣除去
用水溶液の代わりに１０ｗｔ％のヒドロキシアミン水溶
液で配線を含む絶縁膜を処理した。その結果、前記配線
の表面および側壁の残査物を除去できたものの、Ａｌ−
Ｃｕ合金の配線がヒドロキシアミン水溶液でエッチング
されて細ってしまった。
【００９５】また、ヒドロキシアミン水溶液での処理
後、さらに純水でリンス処理を施してヒドロキシアミン
水溶液を洗い流したところ、前記Ａｌ−Ｃｕ合金からな
る配線のエッチングがさらに急激に進行した。
【００９６】（実施例２）まず、図４の（ａ）に示すよ
うにソース領域、ドレイン領域のような拡散層（図示せ
ず）が形成されたシリコン基板１１上に例えばＳｉＯ2
からなる第１層絶縁膜１２をＣＶＤ法により形成した
後、Ａｌ−Ｃｕ合金からなる配線材料層を形成した。つ
づいて、この配線材料層にレジスト膜を被覆し、このレ
ジスト膜を写真蝕刻してレジストパターンを形成した
後、このレジストパターンをマスクとして前記配線材料
層の露出部分をエッチングにより選択的に除去すること
により第１層配線１３を形成した。前記レジストパター
ンを剥離、除去した後、前記第１層配線１３を含む前記
第１層絶縁膜１２上にＳｉＯ2からなる第２層絶縁膜１
４をＣＶＤ法により形成した。
【００９７】次いで、図４の（ｂ）に示すように前記第
２層絶縁膜１４上にレジスト膜を被覆し、このレジスト
膜を写真蝕刻してビアホール形成予定部が開口されたレ
ジストパターン１５を形成し、このレジストパターンを
マスクとして前記第２層絶縁膜１４の露出部分を例えば
フッ素系の反応ガスを用いるＲＩＥにより選択的に除去
してビアホール１６を開口した。このとき、前記ビアホ
ール１６内面にレジストに由来するポリマーおよびレジ
ストと絶縁膜の材料に由来する変質層などの残渣物１７
が付着された。
【００９８】次いで、０．２モル／Ｌのペルオキソ二硫
酸アンモニウム、５×１０-4モル／Ｌのフッ化水素酸お
よびｐＨ調整用の硫酸を含み、ｐＨ値が０．２０のエッ
チング残渣除去用水溶液で前記ビアホール１６を含む前
記第２層絶縁膜１４を処理した。このようなエッチング
残渣除去用水溶液での処理により図５の（ｄ）に示すよ
うに前記ビアホール１６内面に付着された残査物１７が
除去された。また、前記ビアホール１６から露出するＡ
ｌ−Ｃｕ合金からなる第１層配線１３のエッチングによ
る膜厚減少は全く認められなかった。つづいて、純水で
リンス処理を施した。このとき、Ａｌ−Ｃｕ合金からな
る第１層配線１３がエッチングされることなく前記エッ
チング残渣除去用水溶液を前記第２層絶縁膜１４表面か
ら洗い流すことができた。
【００９９】次いで、図５の（ｅ）に示すように前記ビ
アホール１６を含む第２層絶縁膜１４上に導電性バリア
膜であるＴｉ膜およびタングスタン膜を堆積して前記ビ
アホール１６内面にＴｉ膜１８を形成するとともに、こ
のＴｉ膜１８が形成されたビアホール１６内を前記タン
グステン膜１９で埋め込んだ。この後、前記タングステ
ン膜１９、Ｔｉ膜１８を化学機械研磨（ＣＭＰ）処理を
施すことにより図５の（ｆ）に示すように前記第２層絶
縁膜１４に前記第１層配線１３と接続されるビアフィル
２０を形成した。
【０１００】形成されたビアフィル２０は、Ｔｉ膜１８
の部分的な剥離がなく、第１層配線１３と低抵抗接続さ
れていた。
【０１０１】この後、常法に従って半導体装置を製造し
た。
【０１０２】なお、比較例２としてエッチング残渣除去
用水溶液の代わりに１０ｗｔ％のヒドロキシアミン水溶
液でビアホールを含む第２層絶縁膜を処理した。その結
果、前記ビアホール内面に付着した残査物を除去できた
ものの、前記ビアホールから露出したＡｌ−Ｃｕ合金の
第１層配線がヒドロキシアミン水溶液でエッチングされ
て膜厚減少が生じた。また、ヒドロキシアミン水溶液で
の処理後、さらに純水でリンス処理を施してヒドロキシ
アミン水溶液を洗い流したところ、前記Ａｌ−Ｃｕ合金
からなる第１層配線のエッチングがさらに急激に進行し
た。
【０１０３】（実施例３）まず、図６の（ａ）に示すよ
うにソース領域、ドレイン領域のような拡散層（図示せ
ず）が形成されたシリコン基板２１上に例えばＳｉＯ2
からなる第１層絶縁膜２２をＣＶＤ法により形成した
後、例えばＡｌ−Ｃｕ合金からなる配線材料層を形成し
た。つづいて、この配線材料層にレジスト膜を被覆し、
このレジスト膜を写真蝕刻してレジストパターンを形成
した後、このレジストパターンをマスクとして前記配線
材料層の露出部分をエッチングにより選択的に除去する
ことにより第１層配線２３を形成した。前記レジストパ
ターンを剥離、除去した後、前記第１層配線２３を含む
前記第１層絶縁膜２２上にＳｉＯ2からなる第２層絶縁
膜２４をＣＶＤ法により形成した。ひきつづき、前記第
２層絶縁膜２４上にレジスト膜を被覆し、このレジスト
膜を写真蝕刻してビアホール形成予定部が開口されたレ
ジストパターンを形成し、このレジストパターンをマス
クとして前記第２層絶縁膜２４の露出部分を例えばフッ
素系の反応ガスを用いるＲＩＥにより選択的に除去して
ビアホール２５を開口した。
【０１０４】次いで、図６の（ｂ）に示すように前記ビ
アホール２５を含む第２層絶縁膜２４上に導電性バリア
膜であるＴｉ膜およびタングスタン膜を堆積して前記ビ
アホール２５内面にＴｉ膜２６を形成するとともに、こ
のＴｉ膜２６が形成されたビアホール２５内を前記タン
グステン膜２７で埋め込んだ。この後、前記タングステ
ン膜２７、Ｔｉ膜２６を化学機械研磨（ＣＭＰ）処理を
施すことにより、図６の（ｃ）に示すように前記第２層
絶縁膜２４に前記第１層配線２３と接続されるビアフィ
ル２８を形成した。
【０１０５】次いで、図７の（ｄ）に示すように前記ビ
アフィル２８を含む前記第２層絶縁膜２４上に例えばＡ
ｌ−Ｃｕ合金からなる配線材料層２９を形成した。つづ
いて、図７の（ｅ）に示すようにこの配線材料層２９上
にレジスト膜を被覆し、このレジスト膜を写真蝕刻して
レジストパターン３０を形成した後、このレジストパタ
ーン３０をマスクとして前記配線材料層２９の露出部分
を例えばフッ素系の反応ガスを用いるＲＩＥにより選択
的に除去し、さらに図７の（ｆ）および図８に示すよう
にレジストパターン３０を剥離、除去することにより前
記ビアフィル２８とのコンタクト部においてそのビアフ
ィル２８より幅の狭い第２層配線３１を形成した。つま
り、前記ビアフィル２８は前記第２層配線３１とのコン
タクト部においてその配線３１の両側から露出した。こ
の時、前記第２層配線３１の表面および側壁に金属、レ
ジストに由来するポリマーおよび変質層の残渣物（図示
せず）が付着された。
【０１０６】次いで、０．２モル／Ｌのペルオキソ二硫
酸アンモニウム、５×１０-4モル／Ｌのフッ化水素酸お
よびｐＨ調整用の硫酸を含み、ｐＨ値が０．２０のエッ
チング残渣除去用水溶液で前記第２層配線３１を含む前
記第２層絶縁膜２４を処理した。なお、このエッチング
残渣除去用水溶液はイオン化傾向に相関するＡｌ−Ｗ間
の電位差が０．２Ｖ、Ａｌ−Ｔｉ間の電位差が０．３５
Ｖを示した。
【０１０７】このようなエッチング残渣除去用水溶液で
の処理により前記第２層配線３１の表面および側壁の残
査物が除去された。また、前記第２層配線３１両側から
露出した前記ビアフィル２８のタングステンは前記エッ
チング残渣除去用水溶液との接触による溶解は全く認め
られなかった。さらに、Ａｌ−Ｃｕ合金からなる第２層
配線３１もエッチング残渣除去用水溶液との接触による
孔明き、細りは全く認められなかった。
【０１０８】また、前記エッチング残渣除去用水溶液で
処理した後、さらに純水でリンス処理を施したが、露出
した前記ビアフィル２８のタングステンが溶解されるこ
となく前記エッチング残渣除去用水溶液を前記第２層絶
縁膜２４表面から洗い流すことができた。
【０１０９】この後、常法に従って半導体装置を製造し
た。
【０１１０】なお、比較例３としてエッチング残渣除去
用水溶液の代わりに１０ｗｔ％のヒドロキシアミン水溶
液で第２層配線および露出したビアフィルを含む第２層
絶縁膜を処理した。その結果、前記第２層配線の表面お
よび側壁の残査物を除去できたものの、前記第２層配線
両側から露出したビアフィルのタングステンがヒドロキ
シアミン水溶液との接触で溶解され、Ａｌ−Ｃｕ合金の
第２層配線もエッチングされて細ってしまった。
【０１１１】また、ヒドロキシアミン水溶液での処理
後、さらに純水でリンス処理を施してヒドロキシアミン
水溶液を洗い流したところ、前記露出したビアフィルの
タングステンの溶解、Ａｌ−Ｃｕ合金からなる第２層配
線のエッチングがさらに急激に進行した。
【０１１２】なお、前記実施例１〜３では半導体装置の
製造を例にして説明したが、液晶表示装置の製造にも同
様に適用できる。
【０１１３】
【発明の効果】以上詳述したように本発明によれば、レ
ジストパターンおよびリアクティブイオンエッチング
（ＲＩＥ）を用いてアルミニウムまたはアルミニウム合
金からなる配線を形成した後処理において、その配線の
エッチングによる細り等を招くことなく、前記配線の表
面および側壁に付着された金属、レジストに由来するポ
リマーおよび変質層などの残渣物を除去することが可能
な高信頼性の電子デバイスの製造方法を提供することが
できる。
【０１１４】本発明によれば、アルミニウムまたはアル
ミニウム合金からなる下地の配線と接続するためのビア
フィルのビアホールをレジストパターンおよびＲＩＥを
用いて絶縁膜に形成した後処理において、その下地配線
のエッチングによる厚さ減少等を招くことなく、前記ビ
アホール内面に付着されたレジストに由来するポリマー
およびレジストと絶縁膜の材料に由来する変質層などの
残渣物を除去することが可能な高信頼性の電子デバイス
の製造方法を提供することができる。
【０１１５】本発明によれば、タングステンを主体とす
るビアフィルが形成された絶縁膜にレジストパターンお
よびＲＩＥを用いて前記ビアフィルとのコンタクト部で
そのビアフィルが露出される微細な配線を形成した後処
理において、前記露出したビアフィルのタングステンの
溶解等を招くことなく、前記配線の表面および側壁に付
着された金属、レジストに由来するポリマーおよび変質
層などの残渣物を除去することが可能な高信頼性の電子
デバイスの製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例１における半導体装置の製造工
程を示す断面図。
【図２】本発明の実施例１における半導体装置の製造工
程でのレジストパターンを剥離、除去した後のＡｌ−Ｃ
ｕ合金の配線を示す斜視図。
【図３】本発明の実施例１における半導体装置の製造工
程でのレジストパターンを剥離、除去し、エッチング残
渣除去用水溶液で処理した後のＡｌ−Ｃｕ合金の配線を
示す斜視図。
【図４】本発明の実施例２における半導体装置の製造工
程を示す断面図。
【図５】本発明の実施例２における半導体装置の製造工
程を示す断面図。
【図６】本発明の実施例３における半導体装置の製造工
程を示す断面図。
【図７】本発明の実施例３における半導体装置の製造工
程を示す断面図。
【図８】図７の（ｆ）の第２層絶縁膜表面のビアフィル
および第２層配線を示す拡大平面図。
【符号の説明】 １、１１，２１…シリコン基板、 ２…絶縁膜、 ３、２９…配線材料層、 ４，１５，３０…レジストパターン、 ５…配線、 ６、１７…残渣物、 １２、２２…第１層絶縁膜、 １３、２３…第１層配線、 １４，２４…第２層絶縁膜、 １６，２５…ビアホール、 １８、２６…Ｔｉ膜、 １９，２７…タングステン膜、 ２０，２８…ビアフィル、 ３１…第２層配線。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１１月１１日（２００２．１１．
１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正内容】
【００９７】次いで、図４の（ｂ）に示すように前記第
２層絶縁膜１４上にレジスト膜を被覆し、このレジスト
膜を写真蝕刻してビアホール形成予定部が開口されたレ
ジストパターン１５を形成し、このレジストパターン１
５をマスクとして前記第２層絶縁膜１４の露出部分を例
えばフッ素系の反応ガスを用いるＲＩＥにより選択的に
除去してビアホール１６を開口した。つづいて、前記レ
ジストパターン１５を除去した。このとき、図４の
（ｃ）に示すように前記ビアホール１６内面にレジスト
に由来するポリマーおよびレジストと絶縁膜の材料に由
来する変質層などの残渣物１７が付着された。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板上の絶縁膜表面にアルミニウムまた
    はアルミニウム合金からなる配線材料層を形成する工程
    と、 前記配線材料層をレジストパターンをマスクとしてリア
    クティブイオンエッチングによりパターニングして配線
    を形成する工程と、 ペルオキソ硫酸塩、フッ素含有化合物およびｐＨ調整用
    の酸を含み、ｐＨ値が−１〜３であるエッチング残渣除
    去用水溶液により前記配線を含む絶縁膜表面を処理する
    工程とを含むことを特徴とする電子デバイスの製造方
    法。
  2. 【請求項２】 基板上の第１層絶縁膜表面にアルミニウ
    ムまたはアルミニウム合金からなる第１層配線を形成す
    る工程と、 前記第１層配線を含む前記第１層絶縁膜に第２層絶縁膜
    を形成した後、この第２層絶縁膜をレジストパターンを
    マスクとしてリアクティブイオンエッチングにより前記
    第１層配線表面に達するビアホールを開口する工程と、 ペルオキソ硫酸塩、フッ素含有化合物およびｐＨ調整用
    の酸を含み、ｐＨ値が−１〜３であるエッチング残渣除
    去用水溶液により前記ビアホールを含む第２層絶縁膜表
    面を処理する工程と、 少なくとも前記ビアホール内面に導電性バリア層を形成
    する工程と、 前記バリア層が内面に形成された前記ビアホール内を含
    む第２層絶縁膜表面に導電材料膜を形成する工程と、 前記導電材料膜および導電性バリア層を化学機械研磨に
    より除去してビアフィルを形成する工程とを含むことを
    特徴とする電子デバイスの製造方法。
  3. 【請求項３】 基板上の絶縁膜にタングステンを主体と
    するビアフィルを形成する工程と、 前記ビアフィルを含む前記絶縁膜に配線材料層を形成す
    る工程と、 前記配線材料層をレジストパターンをマスクとしてリア
    クティブイオンエッチングによりパターニングして前記
    ビアフィルとのコンタクト部においてそれより幅の狭い
    配線を形成する工程と、 ペルオキソ硫酸塩、フッ素含有化合物およびｐＨ調整用
    の酸を含み、ｐＨ値が−１〜３であるエッチング残渣除
    去用水溶液により前記配線を含む絶縁膜表面を処理する
    工程とを含むことを特徴とする電子デバイスの製造方
    法。
  4. 【請求項４】 前記ペルオキソ硫酸塩は、ペルオキソ二
    硫酸アンモニウムで、前記エッチング残渣除去用水溶液
    中に０．０１モル／Ｌ〜２０モル／Ｌ含有されることを
    特徴とする請求項１ないし３いずれか記載の電子デバイ
    スの製造方法。
  5. 【請求項５】 前記フッ素含有化合物は、フッ化水素酸
    またはフッ化水素酸アンモニウムであることを特徴とす
    る請求項１ないし３いずれか記載の電子デバイスの製造
    方法。
  6. 【請求項６】 前記フッ素含有化合物は、前記エッチン
    グ残渣除去用水溶液中に５×１０-6モル／Ｌ〜５×１０
    -1モル／Ｌ含有されることを特徴とする請求項１ないし
    ３いずれか記載の電子デバイスの製造方法。
  7. 【請求項７】 前記エッチング残渣除去用水溶液での処
    理後、さらに水溶性有機溶媒または純水でリンス処理す
    ることを特徴とする請求項１ないし３いずれか記載の電
    子デバイスの製造方法。
JP2002087050A 2002-03-26 2002-03-26 電子デバイスの製造方法 Expired - Lifetime JP3688650B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002087050A JP3688650B2 (ja) 2002-03-26 2002-03-26 電子デバイスの製造方法
US10/389,981 US7018552B2 (en) 2002-03-26 2003-03-18 Method of manufacturing electronic device
KR1020030018506A KR100752827B1 (ko) 2002-03-26 2003-03-25 전자 디바이스의 제조방법
TW092106647A TWI237323B (en) 2002-03-26 2003-03-25 Method of manufacturing electronic device
US11/206,036 US7347951B2 (en) 2002-03-26 2005-08-18 Method of manufacturing electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002087050A JP3688650B2 (ja) 2002-03-26 2002-03-26 電子デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2003282531A true JP2003282531A (ja) 2003-10-03
JP3688650B2 JP3688650B2 (ja) 2005-08-31

Family

ID=28786130

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002087050A Expired - Lifetime JP3688650B2 (ja) 2002-03-26 2002-03-26 電子デバイスの製造方法

Country Status (4)

Country Link
US (2) US7018552B2 (ja)
JP (1) JP3688650B2 (ja)
KR (1) KR100752827B1 (ja)
TW (1) TWI237323B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014350A (ja) * 2016-07-19 2018-01-25 株式会社東芝 Ｌｅｄデバイスの製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183407A (ja) * 2003-11-26 2005-07-07 Seiko Instruments Inc 半導体装置とその製造方法
EP1628336B1 (en) * 2004-08-18 2012-01-04 Mitsubishi Gas Chemical Company, Inc. Cleaning liquid and cleaning method
JP2007207930A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 残渣処理システム、残渣処理方法及び半導体装置の製造方法
JP2010541192A (ja) * 2007-08-20 2010-12-24 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド イオン注入フォトレジストを除去するための組成物および方法
JP5581005B2 (ja) 2008-12-26 2014-08-27 株式会社東芝 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61231188A (ja) * 1985-04-04 1986-10-15 Nippon Paint Co Ltd アルミニウム表面洗浄剤の管理方法
JPS63172799A (ja) * 1987-01-12 1988-07-16 日本パ−カライジング株式会社 アルミニウムの表面洗浄剤
US5254156A (en) * 1989-05-09 1993-10-19 Hitachi Chemical Company, Ltd. Aqueous solution for activation accelerating treatment
JP3270196B2 (ja) 1993-06-11 2002-04-02 川崎マイクロエレクトロニクス株式会社 薄膜形成方法
US6630074B1 (en) 1997-04-04 2003-10-07 International Business Machines Corporation Etching composition and use thereof
JP2000082739A (ja) 1998-03-28 2000-03-21 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2000277522A (ja) 1999-03-29 2000-10-06 Nec Corp 半導体装置とその製造方法
JP4169896B2 (ja) * 1999-06-23 2008-10-22 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタとその製造方法
US6407047B1 (en) 2000-02-16 2002-06-18 Atotech Deutschland Gmbh Composition for desmutting aluminum
JP2001308054A (ja) 2000-04-27 2001-11-02 Hitachi Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014350A (ja) * 2016-07-19 2018-01-25 株式会社東芝 Ｌｅｄデバイスの製造方法

Also Published As

Publication number Publication date
JP3688650B2 (ja) 2005-08-31
US7347951B2 (en) 2008-03-25
TW200403742A (en) 2004-03-01
KR100752827B1 (ko) 2007-08-29
TWI237323B (en) 2005-08-01
US20050277291A1 (en) 2005-12-15
US7018552B2 (en) 2006-03-28
KR20030077441A (ko) 2003-10-01
US20030192859A1 (en) 2003-10-16

Similar Documents

Publication Publication Date Title
KR101024813B1 (ko) 반도체 공정의 금속 하드 마스크 재료를 에칭하기 위한 구성
KR100584485B1 (ko) 반도체 소자의 금속 부식 방지 방법
KR101082993B1 (ko) 레지스트용 박리제조성물 및 반도체장치의 제조방법
JP2000114368A (ja) 半導体装置の製造方法
US7347951B2 (en) Method of manufacturing electronic device
JPH0471335B2 (ja)
JP2004119977A (ja) タンタル及び窒化タンタルの選択的ドライ・エッチング
JP2010205782A (ja) 半導体装置の製造方法
US10297497B2 (en) Sacrificial layer for platinum patterning
US6333263B1 (en) Method of reducing stress corrosion induced voiding of patterned metal layers
JP4408830B2 (ja) 半導体装置の製造方法
JP4646346B2 (ja) 電子デバイスの製造方法
US6251776B1 (en) Plasma treatment to reduce stress corrosion induced voiding of patterned metal layers
JP3298628B2 (ja) 半導体装置の製造方法
JP2004247416A (ja) 洗浄用処理液および電子デバイスの製造方法
JPH10303197A (ja) 半導体装置の製造方法
JP2003174003A (ja) 半導体装置製造用洗浄剤及びそれを用いた半導体装置の製造方法
JP2004179589A (ja) 半導体装置の製造方法
JPH11238732A (ja) 配線構造およびボンディングパッド開口の形成法
JP2004165534A (ja) 半導体装置の製造方法および半導体装置
JPH07321117A (ja) 半導体基板の処理方法
TWI299530B (ja)
JPH11168072A (ja) 半導体装置の製造方法
JPH05182937A (ja) ドライエッチング方法
JP2003171692A (ja) 半導体装置製造用洗浄剤及びそれを用いた半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050304

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050511

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050516

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050608

R151 Written notification of patent or utility model registration

Ref document number: 3688650

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090617

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090617

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100617

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100617

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110617

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120617

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120617

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130617

Year of fee payment: 8

EXPY Cancellation because of completion of term