JP2007207930A - 残渣処理システム、残渣処理方法及び半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000000034 method Methods 0.000 title description 12
- 238000005530 etching Methods 0.000 claims abstract description 53
- 238000001312 dry etching Methods 0.000 claims abstract description 28
- 238000005259 measurement Methods 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000003672 processing method Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 14
- 238000004364 calculation method Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000001413 amino acids Chemical class 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- KYKAJFCTULSVSH-UHFFFAOYSA-N chloro(fluoro)methane Chemical compound F[C]Cl KYKAJFCTULSVSH-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001139 pH measurement Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/963—Removing process residues from vertical substrate surfaces
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
【課題】製造コストを低減し、加工変換差の増加を抑制することが可能な残渣処理システムを提供する。
【解決手段】絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を剥離液で処理する処理槽１２と、剥離液の特徴量を測定する測定ユニット１６と、絶縁膜のエッチング速度と特徴量との相関を用いて特徴量の測定値から残渣を除去する処理時間を算出する制御ユニット１０とを備える。
【選択図】図１
【解決手段】絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を剥離液で処理する処理槽１２と、剥離液の特徴量を測定する測定ユニット１６と、絶縁膜のエッチング速度と特徴量との相関を用いて特徴量の測定値から残渣を除去する処理時間を算出する制御ユニット１０とを備える。
【選択図】図１
Description
本発明は、絶縁膜のドライエッチングで生成される残渣を除去する残渣処理システム、残渣処理方法及び半導体装置の製造方法に関する。
大規模集積回路（ＬＳＩ）等の半導体装置の高速化に伴い、半導体装置に用いられるトランジスタ等の素子の微細化及び高集積化が進められている。このような半導体装置では、半導体基板上に設けられる層間絶縁膜に埋め込まれた導電性ビアやコンタクト等により素子や多層配線が接続される。例えば、配線、及び配線層間を接続する導電性ビアを形成するため、反応性イオンエッチング等のドライエッチングにより層間絶縁膜にトレンチ及びビアホールが形成される。トレンチやビアホールの側壁及び底面には、層間絶縁膜のドライエッチングでの反応生成物であるポリマが残渣として付着する。付着した残渣は、配線層間抵抗の増加だけでなく、腐食による配線金属や導電性ビア等の劣化が生じる。
層間絶縁膜等のドライエッチングで生成される残渣は、剥離液を用いるウェット処理で選択的に除去することが可能である（例えば、特許文献１参照。）。通常、残渣除去工程のウェット処理は、循環システムにより剥離液を循環させて実施される。循環処理では、剥離液を繰り返し使用して多数の半導体基板の残渣除去処理を行えるため、廃液処理を低減して剥離液コストを抑制することが可能となる。
残渣除去工程では、残渣を選択的にエッチングして除去している。しかし、実際には、残渣が付着した層間絶縁膜等もエッチングされる。また、残渣にはドライエッチングで用いる反応ガスの成分が含まれ、剥離液に溶解する。溶解した反応ガスの成分により、剥離液のエッチング特性が影響を受ける。例えば、循環処理においては、残渣除去が繰り返されるに伴い、層間絶縁膜に対するエッチング速度が増加する。エッチング速度の増加により、層間絶縁膜に形成されたトレンチやビアホールの加工変換差が増加する。その結果、配線間や配線層間の容量が増加し、半導体装置の性能が劣化する。
現状では、毎回残渣除去の直前に絶縁膜のエッチング速度を確認して半導体基板を処理している。その結果、残渣除去工程に要する時間が増加し、製造コストの増加を招いてしまう。
特開２００５−２１７１１４号公報
本発明の目的は、製造コストを低減し、加工変換差の増加を抑制することが可能な残渣処理システム、残渣処理方法及び半導体装置の製造方法を提供することにある。
本発明の第１の態様によれば、（イ）絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を剥離液で処理する処理槽と、（ロ）剥離液の特徴量を測定する測定ユニットと、（ハ）絶縁膜のエッチング速度と特徴量との相関を用いて特徴量の測定値から残渣を除去する処理時間を算出する制御ユニットを備える残渣処理システムが提供される。
本発明の第２の態様によれば、（イ）対象剥離液の特徴量の測定値を測定し、（ロ）参照絶縁膜を参照剥離液でエッチングして作成した、参照絶縁膜に対する参照エッチング速度と参照剥離液の特徴量との相関を用いて測定値から対象エッチング速度を算出し、（ハ）算出した対象エッチング速度から、対象絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を除去する処理時間を算出することを含む残渣処理方法が提供される。
本発明の第３の態様によれば、（イ）参照絶縁膜を参照剥離液でエッチングして参照絶縁膜に対する参照エッチング速度と参照剥離液の特徴量との相関を作成し、（ロ）半導体基板上に対象絶縁膜を堆積し、（ハ）対象絶縁膜の一部をドライエッチングにより選択的にエッチングしてトレンチを形成し、（ニ）トレンチの中に生成される残渣を除去する対象剥離液の特徴量の測定値を測定し、（ホ）参照絶縁膜を参照剥離液でエッチングして作成した、参照絶縁膜に対する参照エッチング速度と参照剥離液の特徴量との相関を用いて測定値から残渣を除去する処理時間を算出し、（ヘ）算出された処理時間で対象剥離液により残渣を除去することを含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、製造コストを低減し、加工変換差の増加を抑制することが可能な残渣処理システム、残渣処理方法及び半導体装置の製造方法を提供することが可能となる。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
（第１の実施の形態）
本発明の実施の形態に係る残渣処理システムは、図１に示すように、制御ユニット１０、処理槽１２、循環システム１４、測定ユニット１６、入力装置２０、出力装置２２、及び外部メモリ２４等を備える。また、制御ユニット１０は、入力部３０、相関作成部３２、速度算出部３４、時間算出部３６、出力部３８、及び内部メモリ４０等を備える。循環システム１４は、配管５０ａ、５０ｂを介して処理槽１２に接続される。
本発明の実施の形態に係る残渣処理システムは、図１に示すように、制御ユニット１０、処理槽１２、循環システム１４、測定ユニット１６、入力装置２０、出力装置２２、及び外部メモリ２４等を備える。また、制御ユニット１０は、入力部３０、相関作成部３２、速度算出部３４、時間算出部３６、出力部３８、及び内部メモリ４０等を備える。循環システム１４は、配管５０ａ、５０ｂを介して処理槽１２に接続される。
処理槽１２は、絶縁膜のドライエッチングで生成される残渣を除去する剥離液を収納する。循環システム１４は、配管５０ａ、５０ｂを介して剥離液を循環させる。測定ユニット１６は、処理槽１２内の剥離液の特徴量を測定する。
制御ユニット１０において、参照絶縁膜を参照剥離液でエッチングして参照絶縁膜に対する参照エッチング速度と参照剥離液の特徴量との相関が作成される。対象剥離液の特徴量の測定値から、参照エッチング速度と特徴量の相関を用いて対象エッチング速度が算出される。算出された対象エッチング速度から、対象絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を除去する処理時間が算出される。
例えば、層間絶縁膜等の絶縁膜にビアホール等のトレンチを形成するドライエッチングにより生成されるポリマ等の残渣の除去工程について説明する。
図２に示すように、半導体基板（図示省略）上の絶縁膜６０に下層配線としてバリア層６２及び導電膜６４が形成される。下層配線及び絶縁膜６０上に絶縁膜６６が成膜される。絶縁膜６６の表面に絶縁膜６８が成膜される。フォトリソグラフィ等により、絶縁膜６８表面に開口７２を有するレジスト膜７０が形成される。
図３に示すように、ドライエッチングにより、レジスト膜７０をマスクとして絶縁膜６８、６６を選択的に除去する。導電膜６４の表面が露出するようにトレンチ７４が形成される。トレンチ７４は、開口７２の開口幅に対応する幅Ｄａを有する。ドライエッチングの反応生成物であるポリマが、残渣７６としてトレンチ７４の側壁及び底面に残存する。
半導体基板を処理槽１２の剥離液に浸漬して残渣７６の除去処理が行われる。その結果、図４に示すように、残渣７６が除去されて幅Ｄｂを有するトレンチ７４ａが形成される。
絶縁膜６０、６８は、低誘電率（ｌｏｗ−ｋ）絶縁膜、酸化シリコン（ＳｉＯ2）膜、ｌｏｗ-ｋ絶縁膜及びＳｉＯ2膜等の積層膜等の層間絶縁膜である。ｌｏｗ-ｋ絶縁膜の材料としては、炭素添加酸化シリコン（ＳｉＯＣ）、無機スピンオングラス（ＳＯＧ）等の無機材料、あるいは有機ＳＯＧ等の有機材料が使用できる。また、ｌｏｗ-ｋ絶縁膜として、無機材料膜及び有機材料膜等の積層膜を用いてもよい。絶縁膜６６は、銅（Ｃｕ）、アルミニウム（Ａｌ）等の導電膜６４に用いる金属原子の拡散を防止する拡散防止膜である。絶縁膜６６として、窒化シリコン（Ｓｉ3Ｎ4）膜、炭化シリコン（ＳｉＣ）膜、窒素添加炭化シリコン（ＳｉＣＮ）膜等が用いられる。
ドライエッチングとしては、反応性ガスを用いる反応性イオンエッチング（ＲＩＥ）等が用いられる。反応性ガスとして、フロン系ガス等のフッ素を含むガスが用いられる。フロン系ガスとして、例えば、四フッ化炭素（ＣＦ４）、三フッ化メタン（ＣＨＦ３）、ヘキサフルオロエタン（Ｃ２Ｆ６）等が用いられる。
剥離液は、絶縁膜６６、６８や導電膜６４に対して、ドライエッチングで生成される残渣７６を選択的にエッチング可能な薬液である。剥離液として、フッ素等を含む溶液、アミノ酸等を含む溶液等が用いられる。
残渣７６の除去処理では、残渣７６を完全に除去できる十分な処理時間で実施することが望ましい。しかし、剥離液は、ポリマだけでなく、絶縁膜に対してもエッチング作用を有している。特に、絶縁膜６８として用いられるｌｏｗ−ｋ絶縁膜は、化学的耐性が低い。例えば、図５に示すように、絶縁膜６８が、未使用の剥離液により約０．０１ｎｍ／ｓのエッチング速度でエッチングされる。ここで、図５に示したエッチング量は、トレンチ７４の幅Ｄａの増加量である。トレンチ７４ａの幅Ｄｂの加工変換差を許容範囲内に抑制するため、剥離液による処理時間が、例えば約２０秒に設定される。
しかし、剥離液を繰り返し使用すると、図６に示すように、処理枚数の増加に伴い剥離液のエッチング量が増加する。残渣７６であるポリマには、ドライエッチングで用いた反応性ガスの成分であるフッ素（Ｆ）が含まれる。ポリマが剥離液に溶解すると、剥離液のＦ濃度が増加する。その結果、剥離液の水素イオン濃度（ｐＨ）が低下する。
例えば、未使用の剥離液のｐＨは約６．３である。約１５００枚処理後には剥離液のｐＨは約５．９に低下する。図７に示すように、一定の処理時間、例えば約２００ｓの処理時間での剥離液による絶縁膜のエッチング量は、ｐＨの低下に伴い増加する。即ち、ｐＨの低下に伴い剥離液の絶縁膜に対するエッチング速度が増加する。その結果、未使用の剥離液により設定された処理時間では、処理枚数の増加とともにトレンチ７４ａの幅Ｄｂが拡大して加工変換差が増加する。
また、毎回残渣除去の直前に絶縁膜のエッチング速度を確認することにより、加工変換差が許容範囲内に抑制されるように処理時間を設定することは可能である。しかし、この場合、エッチング速度の確認の処理時間だけ残渣除去工程に要する時間が増加してしまう。その結果、製造コストの増加を招いてしまう。
実施の形態に係る制御ユニット１０の入力部３０は、残渣処理の直前に処理槽１２内の剥離液のｐＨ等の特徴量の測定値を測定ユニット１６から取得する。ｐＨの測定は、測定ユニット１６で常時行われる。
相関作成部３２は、予め参照絶縁膜を参照剥離液でエッチングして、参照剥離液のｐＨと参照エッチング速度との相関を作成する。作成された相関は内部メモリ４０又は外部メモリ２４に格納される。
速度算出部３４は、測定ユニット１６で測定された対象剥離液のｐＨの測定値から相関を用いて対象エッチング速度を算出する。
時間算出部３６は、算出された対象エッチング速度から、対象絶縁膜のドライエッチングで生成されるトレンチの中の残渣を除去する処理時間を算出する。例えば、処理時間は、トレンチの幅の加工変換差を許容範囲内に抑制するように算出される。
出力部３８は、算出された処理値を出力装置２２に送信する。内部メモリ４０は、制御ユニット１０における演算において、計算途中や解析途中のデータを一時的に保存する。
入力装置２０は、キーボード、マウス等の機器を指す。入力装置２０から入力操作が行われると対応するキー情報が制御ユニット１０に伝達される。出力装置２２は、モニタなどの画面を指し、液晶表示装置（ＬＣＤ）、発光ダイオード（ＬＥＤ）パネル、エレクトロルミネセンス（ＥＬ）パネル等が使用可能である。出力装置２２は、制御ユニット１０により作成された相関や、算出されたエッチング速度及び処理時間等を表示する。外部メモリ２４は、剥離液のｐＨとエッチング速度の相関の作成、エッチング速度あるいは処理時間の算出等を制御ユニット１０に実行させるためのプログラムを保存している。また、制御ユニット１０の内部メモリ４０又は外部メモリ２４は、制御ユニット１０における演算において、計算途中や解析途中のデータを一時的に保存する。
実施の形態に係る残渣処理システムによれば、ドライエッチングにより形成されたトレンチ７４の残渣７６の処理時間が、測定ユニット１６で測定された剥離液のｐＨに基づいて算出される。したがって、処理枚数が増加しても、トレンチ７４ａの加工変換差を許容範囲内に抑制するように処理時間を設定することができる。また、エッチング速度が常時測定されるｐＨにより確認できるため、残渣除去工程に要する時間の増加を抑制することができる。このように、実施の形態に係る残渣処理システムによれば、製造コストを低減し、加工変換差の増加を抑制することが可能となる。
本発明の実施の形態に係る残渣処理方法を用いた半導体装置の製造方法を、図１に示した残渣処理システムを参照して、図８に示すフローチャートを用いて説明する。なお、剥離液の特徴量は、ｐＨであり、絶縁膜に対する剥離液のエッチング量は、絶縁膜に形成したトレンチの幅の増加分である。
（イ）ステップＳ１００で、処理槽１２内に収納された参照剥離液の特徴量を測定ユニット１６で測定して、予め準備した参照絶縁膜を参照剥離液でエッチングする。参照絶縁膜に対する参照エッチング速度を測定して、相関作成部３２により参照エッチング速度と参照剥離液の特徴量との相関が作成される。
（ロ）ステップＳ１０１で、半導体基板上に堆積した対象絶縁膜を、フォトリソグラフィ、ドライエッチング等により選択的に除去してトレンチが形成される。
（ハ）ステップＳ１０２で、測定ユニット１６により、新たに処理槽１２に収納された対象剥離液の特徴量を測定する。入力部３０により、特徴量の測定値が取得される。
（ニ）ステップＳ１０３で、速度算出部３４により、特徴量の測定値から相関を用いて対象剥離液の対象エッチング速度が算出される。
（ホ）ステップＳ１０４で、時間算出部３６により、対象エッチング速度から対象絶縁膜のドライエッチングで生成されてトレンチの中に残存する残渣の処理時間が算出される。処理時間は、エッチング量がトレンチの加工変換差の許容範囲内になるように設定される。
（ヘ）ステップＳ１０５で、処理槽１２において、算出された処理時間で対象剥離液により処理して残渣をトレンチから除去する。
（ト）その後、トレンチを埋め込むように対象絶縁膜表面に金属が堆積される。対象絶縁膜の表面が露出するように、堆積した金属を平坦化してビアプラグあるいは配線を形成する。
実施の形態に係る残渣処理方法では、ドライエッチングにより対象絶縁膜に形成されたトレンチの残渣の処理時間が、測定ユニット１６で測定された剥離液の特徴量に基づいて算出される。したがって、処理枚数が増加しても、トレンチの加工変換差を許容範囲内に抑制するように処理時間を設定することができる。また、エッチング速度が常時測定されるｐＨにより確認できるため、残渣除去工程に要する時間の増加を抑制することができる。このように、実施の形態に係る残渣処理方法によれば、製造コストを低減し、加工変換差の増加を抑制することが可能となる。
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態においては、剥離液の特徴量としてｐＨを用いている。しかし、特徴量は、ｐＨに限定されない。例えば、Ｆ濃度を特徴量として、特徴量とエッチング速度の相関を作成してもよい。
例えば、未使用の剥離液のＦ濃度は約２０ｐｐｂである。残渣７６であるポリマには、ドライエッチングで用いた反応性ガスの成分であるＦが含まれる。ポリマが剥離液に溶解すると、剥離液のＦ濃度が増加し、約１５００枚処理後には剥離液のＦ濃度は約１５０ｐｐｂに増加する。図９に示すように、一定の処理時間での剥離液による絶縁膜のエッチング量は、Ｆ濃度の増加に伴い増加する。したがって、Ｆ濃度を剥離液の特徴量として、加工変換差の増加を抑制することができる。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
１０…制御ユニット
１２…処理槽
１４…循環システム
１６…測定ユニット
２０…入力装置
２２…出力装置
２４…外部メモリ
３０…入力部
３２…相関作成部
３４…速度算出部
３６…時間算出部
３８…出力部
４０…内部メモリ
６０、６６、６８…絶縁膜
６２…バリア層
６４…導電膜
７４、７４ａ…トレンチ
７６…残渣
１２…処理槽
１４…循環システム
１６…測定ユニット
２０…入力装置
２２…出力装置
２４…外部メモリ
３０…入力部
３２…相関作成部
３４…速度算出部
３６…時間算出部
３８…出力部
４０…内部メモリ
６０、６６、６８…絶縁膜
６２…バリア層
６４…導電膜
７４、７４ａ…トレンチ
７６…残渣
Claims (5)
- 絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を剥離液で処理する処理槽と、
前記剥離液の特徴量を測定する測定ユニットと、
前記絶縁膜のエッチング速度と前記特徴量との相関を用いて前記特徴量の測定値から前記残渣を除去する処理時間を算出する制御ユニット
とを備えることを特徴とする残渣処理システム。 - 前記ドライエッチングが、フッ素を含むガスを用いて行われることを特徴とする請求項１に記載の残渣処理システム。
- 対象剥離液の特徴量の測定値を測定し、
参照絶縁膜を参照剥離液でエッチングして作成した、前記参照絶縁膜に対する参照エッチング速度と前記参照剥離液の特徴量との相関を用いて前記測定値から対象エッチング速度を算出し、
算出した前記対象エッチング速度から、対象絶縁膜のドライエッチングで形成されるトレンチの中に生成される残渣を除去する処理時間を算出する
ことを含むことを特徴とする残渣処理方法。 - 前記ドライエッチングが、フッ素を含むガスを用いて行われることを特徴とする請求項３に記載の残渣処理方法。
- 半導体基板上に対象絶縁膜を堆積し、
前記対象絶縁膜の一部をドライエッチングにより選択的にエッチングしてトレンチを形成し、
前記トレンチの中に生成される残渣を除去する対象剥離液の特徴量の測定値を測定し、
参照絶縁膜を参照剥離液でエッチングして作成した、前記参照絶縁膜に対する参照エッチング速度と前記参照剥離液の特徴量との相関を用いて前記測定値から前記残渣を除去する処理時間を算出し、
算出された前記処理時間で前記対象剥離液により前記残渣を除去する
ことを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006023486A JP2007207930A (ja) | 2006-01-31 | 2006-01-31 | 残渣処理システム、残渣処理方法及び半導体装置の製造方法 |
| US11/655,100 US7700490B2 (en) | 2006-01-31 | 2007-01-19 | Semiconductor manufacturing method for removing residue generated by dry etching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006023486A JP2007207930A (ja) | 2006-01-31 | 2006-01-31 | 残渣処理システム、残渣処理方法及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007207930A true JP2007207930A (ja) | 2007-08-16 |
Family
ID=38322636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006023486A Pending JP2007207930A (ja) | 2006-01-31 | 2006-01-31 | 残渣処理システム、残渣処理方法及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7700490B2 (ja) |
| JP (1) | JP2007207930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018046053A (ja) * | 2016-09-12 | 2018-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009084644A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | スタンパの製造方法およびスタンパ |
| JP2010077476A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | スタンパの製造方法 |
| US8735283B2 (en) * | 2011-06-23 | 2014-05-27 | International Business Machines Corporation | Method for forming small dimension openings in the organic masking layer of tri-layer lithography |
| US9006826B2 (en) * | 2012-05-14 | 2015-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Butted contact shape to improve SRAM leakage current |
| US9640385B2 (en) * | 2015-02-16 | 2017-05-02 | Applied Materials, Inc. | Gate electrode material residual removal process |
| CN112928037B (zh) * | 2021-01-22 | 2023-11-24 | 上海华虹宏力半导体制造有限公司 | 检测方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3289290B2 (ja) | 1991-09-27 | 2002-06-04 | 松下電器産業株式会社 | 自動ｐＨコントロール装置 |
| TW412792B (en) * | 1999-02-10 | 2000-11-21 | Applied Materials Inc | Etching back process for solving the plug loss |
| JP3287406B2 (ja) * | 1999-06-11 | 2002-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3339575B2 (ja) * | 2000-01-25 | 2002-10-28 | 日本電気株式会社 | 剥離剤組成物および剥離方法 |
| US6527968B1 (en) * | 2000-03-27 | 2003-03-04 | Applied Materials Inc. | Two-stage self-cleaning silicon etch process |
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| JP3688650B2 (ja) * | 2002-03-26 | 2005-08-31 | 株式会社東芝 | 電子デバイスの製造方法 |
| US7279428B2 (en) * | 2003-11-19 | 2007-10-09 | Taiwan Semiconductor Manufacturing Company | Method of preventing photoresist residues |
| JP4375722B2 (ja) | 2004-01-29 | 2009-12-02 | 花王株式会社 | 銅配線用残渣洗浄剤 |
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-
2006
- 2006-01-31 JP JP2006023486A patent/JP2007207930A/ja active Pending
-
2007
- 2007-01-19 US US11/655,100 patent/US7700490B2/en not_active Expired - Fee Related
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| US10600896B2 (en) | 2016-09-12 | 2020-03-24 | Renesas Electronics Corporation | Semiconductor device and method for producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070178702A1 (en) | 2007-08-02 |
| US7700490B2 (en) | 2010-04-20 |
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