JP2009088013A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】意図する電気的特性を得ることができる。
【解決手段】半導体基板上に第１の絶縁層１、第２の絶縁層２、第３の絶縁層３の順番に積層する。次に、第３の絶縁層３の所定部位に第１の絶縁層１が露出する開口部４を形成する。次に、第３の絶縁層３をマスクにして開口部４から露出する第１の絶縁層１を、その一部が残るように選択的に除去する。また、第３の絶縁層３を剥離する。次に、開口部４から露出する第１の絶縁層１の残りを選択的に除去する。
【選択図】図１
【解決手段】半導体基板上に第１の絶縁層１、第２の絶縁層２、第３の絶縁層３の順番に積層する。次に、第３の絶縁層３の所定部位に第１の絶縁層１が露出する開口部４を形成する。次に、第３の絶縁層３をマスクにして開口部４から露出する第１の絶縁層１を、その一部が残るように選択的に除去する。また、第３の絶縁層３を剥離する。次に、開口部４から露出する第１の絶縁層１の残りを選択的に除去する。
【選択図】図１
Description
本発明は半導体装置の製造方法に関し、特に、多層配線構造を備える半導体装置の製造方法に関する。
近年、半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化および多層配線化が加速的に進められている。こうした多層配線を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。
デバイスの信号遅延は、配線抵抗値と配線容量値との積に比例しているため、配線遅延の改善のためには、配線抵抗値や配線容量値を小さくすることが重要である。
そこで、配線容量値を小さくするため、Ｃｕ（銅）配線を形成することが検討されている。Ｃｕは加工が困難であるため、これを配線に適用する場合の好適な構造として、層間絶縁膜に形成した接続孔（ビア（Ｖｉａ）孔）および配線溝を、Ｃｕの拡散防止および密着性の向上のために形成する下地膜（バリアメタル膜）を介してＣｕで充填してなる、いわゆるダマシン法が採用されることが多い。
そこで、配線容量値を小さくするため、Ｃｕ（銅）配線を形成することが検討されている。Ｃｕは加工が困難であるため、これを配線に適用する場合の好適な構造として、層間絶縁膜に形成した接続孔（ビア（Ｖｉａ）孔）および配線溝を、Ｃｕの拡散防止および密着性の向上のために形成する下地膜（バリアメタル膜）を介してＣｕで充填してなる、いわゆるダマシン法が採用されることが多い。
このダマシン法は、溝のＣｕとビアのＣｕとを別個に形成するシングルダマシン法と、溝のＣｕとビアのＣｕとを同時に作るデュアルダマシン法とに分類される。
一方で、配線容量を軽減するために、より低い誘電率の膜である低誘電率材料膜を用いることが検討されている。
一方で、配線容量を軽減するために、より低い誘電率の膜である低誘電率材料膜を用いることが検討されている。
しかし、低誘電率材料からなる絶縁膜は変質しやすく、配線加工で誘電率が上昇しやすいという問題がある。なかでも配線溝形成のためのドライエッチング加工で、低誘電率材料が配線溝となる部位内に露出するときに、特にＯ2を含むガス系でプラズマを生成してエッチング加工を行った場合、低誘電率材料からなる絶縁膜の誘電率が大きく上昇する。
フォトレジスト除去はＯ2プラズマで灰化されるが、このレジスト除去時に配線溝開口部内に低誘電率材料からなる絶縁膜が露出すると、Ｏ2プラズマにより低誘電率材料からなる絶縁膜の誘電率を大きく上昇させてしまう。このため、低誘電率材料からなる絶縁膜に配線溝を形成するときのマスクは、フォトレジストマスクではなく、フォトレジストマスクのパターンを下地の絶縁膜に転写しレジストを除去した後に、そのパターンを転写した絶縁膜をマスクにして用いる、いわゆる絶縁膜ハードマスクを用いることがある。
さらに、微細化に伴いフォトレジストマスクには、一般的にＡｒＦレジストを使用することが多い。このＡｒＦレジストはエッチング耐性が少ない。そのためＡｒＦレジストをマスクにしてエッチング加工できる被加工膜の膜厚は薄くなければならない。
特に、配線溝のパターニングにおいて、さらなる微細化の要請から、解像能力を向上させるために、ＡｒＦレジストの薄膜化が必要になっており、加工できる被加工膜の膜厚はより薄くなってきている。これを解決する手段としても、ＡｒＦレジストマスクのパターンを下地の絶縁膜に転写してレジストを除去した後に、そのパターンを転写した絶縁膜をマスクにして用いる、絶縁膜ハードマスク方式は有効である。
絶縁膜ハードマスク方式は、例えば２層構造のハードマスクを用いる方法（例えば、特許文献１、２参照）と３層構造のハードマスクを用いる方法（例えば、特許文献１、３、４参照）とが知られている。
特開２００１−３５１９７６号公報
特開２００１−１５６１７０号公報
特開２００１−７７１９６号公報
特開２００２−２２２８６０号公報
しかしながら、従来の絶縁膜ハードマスク方式を用いてエッチング加工を行う場合、配線溝の高さが配線溝の間隔に大きく依存してしまい、配線溝の間隔が狭くなると配線溝の高さが低くなるという問題があった。以下、具体例を用いて説明する。
図１７は、従来の２層ハードマスク構造のエッチング加工例を示す図である。
図１７（ａ）に示す２層ハードマスク構造では、トランジスタ層または接続孔層で構成される層８１、ＳｉＣＯ層８２、絶縁膜８３、第１のハードマスク８４、第２のハードマスク８５がこの順番に積層されている。
図１７（ａ）に示す２層ハードマスク構造では、トランジスタ層または接続孔層で構成される層８１、ＳｉＣＯ層８２、絶縁膜８３、第１のハードマスク８４、第２のハードマスク８５がこの順番に積層されている。
２層ハードマスク構造をエッチング加工する場合、図１７（ｂ）に示すように、第２のハードマスク８５をマスクにして、第１のハードマスク８４をエッチングした後では、第２のハードマスク８５の開口部の上端が約４５°の傾斜になるように削れる（エッチングされる）ため、配線溝の間隔が狭い部分間の第２のハードマスク８５が部位Ｓ１のような先鋭部を備える鋭部形状になる。一方、配線溝の間隔が広い部分間の第２のハードマスク８５は、部位Ｓ２のような台形状になる。約４５°の傾斜部ではスパッタ効果でエッチングレートが早いため、続くエッチング加工で部位Ｓ１が部位Ｓ２よりも早く削れる。その結果、図１７（ｃ）に示すエッチング加工後で、配線溝の間隔の狭い部分の配線溝の高さＨ１が配線溝の間隔の広い部分の配線溝の高さＨ２よりもかなり低く（例えば、２０ｎｍ以上低く）なってしまう。
図１８は、従来の３層ハードマスク構造のエッチング加工例を示す図である。
図１８（ａ）に示す３層ハードマスク構造では、トランジスタ層または接続孔層で構成される層９１、ＳｉＣＯ層９２、絶縁膜９３、第１のハードマスク９４、第２のハードマスク９５、第３のハードマスク９６がこの順番に積層されている。
図１８（ａ）に示す３層ハードマスク構造では、トランジスタ層または接続孔層で構成される層９１、ＳｉＣＯ層９２、絶縁膜９３、第１のハードマスク９４、第２のハードマスク９５、第３のハードマスク９６がこの順番に積層されている。
３層ハードマスク構造をエッチング加工する場合、図１８（ｂ）に示すように、第３のハードマスク９６をマスクにして、第１のハードマスク９４をエッチングした後では、第３のハードマスク９６の開口部上端が約４５°の傾斜になるように削れるため、配線溝の間隔が狭い部分の第３のハードマスク９６が部位Ｓ３のような先鋭部を備える鋭部形状になる。一方、配線溝の間隔が広い部分間の第３のハードマスク９６は、部位Ｓ４のような台形状になる。約４５°の傾斜部ではスパッタ効果でエッチングレートが早いため、続くエッチング加工で部位Ｓ３が部位Ｓ４よりも早く削れる。その結果、図１８（ｃ）に示すエッチング加工後の形状においても図１７と同様に、配線溝の間隔の狭い部分の配線溝の高さＨ３が広い部分の配線溝の高さＨ４よりもかなり低く（例えば、２０ｎｍ以上低く）なってしまう。
このようにエッチング加工後に配線溝の間隔に依存して配線の高さが変わってしまうと、研磨のマージンが減少し、意図している電気的特性を得ることが困難であるという問題があった。
また、絶縁膜９３に低誘電率材料を用いた場合、第３のハードマスク９６を選択的に除去しているときに、絶縁膜９３が露出すると、絶縁膜９３を変質させてしまい、その結果、配線間容量を上昇させてしまうという問題がある。
図１９は、絶縁膜に変質層が形成された場合を示す図である。
図１９に示す変質層９３ａの誘電率は、絶縁膜９３の誘電率よりも高いために、この変質層９３ａが配線溝間に形成されると、配線間容量が上昇してしまい、意図する電気的特性を得ることができなくなる。
図１９に示す変質層９３ａの誘電率は、絶縁膜９３の誘電率よりも高いために、この変質層９３ａが配線溝間に形成されると、配線間容量が上昇してしまい、意図する電気的特性を得ることができなくなる。
本発明はこのような点に鑑みてなされたものであり、意図する電気的特性を得ることができる半導体装置の製造方法を提供することを目的とする。
本発明では上記課題を解決するために、図１に示す半導体装置の製造方法が提供される。
本発明の製造方法は、多層配線構造を備える半導体装置の製造方法である。この製造方法は、以下の工程を有する。
本発明の製造方法は、多層配線構造を備える半導体装置の製造方法である。この製造方法は、以下の工程を有する。
まず、図１（ａ）に示すように、半導体基板上に第１の絶縁層１、第２の絶縁層２、第３の絶縁層３の順番に積層する。次に、第３の絶縁層３の所定部位に第１の絶縁層１が露出する開口部４を形成する。
次に、図１（ｂ）に示すように、第３の絶縁層３をマスクにして開口部４から露出する第１の絶縁層１を、その一部が残るようにエッチングで選択的に除去する。また、第３の絶縁層３を剥離する。
次に、開口部４から露出する第１の絶縁層１の残りを選択的に除去する。
このような半導体装置の製造方法によれば、開口部４から露出する第１の絶縁層１が残っているうちに第３の絶縁層３が剥離される。その後、開口部４から露出する第１の絶縁層１の残りが選択的に除去される。
このような半導体装置の製造方法によれば、開口部４から露出する第１の絶縁層１が残っているうちに第３の絶縁層３が剥離される。その後、開口部４から露出する第１の絶縁層１の残りが選択的に除去される。
また、本発明では上記課題を解決するために、半導体基板上に第１の絶縁層、第２の絶縁層の順に積層する工程と、前記第２の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、前記第２の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、前記第２の絶縁層を剥離する工程と、前記第１の絶縁層の前記開口部以外の部位をマスクにして前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、開口部から露出する第１の絶縁層が残っているうちに第２の絶縁層が剥離される。その後、開口部から露出する第１の絶縁層の残りが選択的に除去される。
本発明は、開口部から露出する第１の絶縁層が残っているうちにマスクにした絶縁膜を剥離するようにしたので、マスクにした絶縁膜の形状に影響を受けることなくそれ以降の処理を行うことができる。これにより、配線溝の間隔にかかわらず配線溝の高さを揃えることができる。よって、意図する電気的特性を得ることができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。以下、図の紙面上、上側を「上」、下側を「下」と言う。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。以下、図の紙面上、上側を「上」、下側を「下」と言う。
本発明の製造方法は、トランジスタ構造等が形成された基板８上に多層配線構造を製造する方法である。
まず、図１（ａ）に示すように、半導体基板上に第１の絶縁層１、第２の絶縁層２、第３の絶縁層３の順番に積層する。次に、第３の絶縁層３の所定部位に第１の絶縁層１が露出する開口部４を形成する。
まず、図１（ａ）に示すように、半導体基板上に第１の絶縁層１、第２の絶縁層２、第３の絶縁層３の順番に積層する。次に、第３の絶縁層３の所定部位に第１の絶縁層１が露出する開口部４を形成する。
なお、開口部４は、後に配線溝となる部分に形成されている。
また、第１の絶縁層１の下層には、層間膜６、バリア層７が設けられている。第１の絶縁層１、第２の絶縁層２、第３の絶縁層３は、それぞれハードマスクとして機能する。
また、第１の絶縁層１の下層には、層間膜６、バリア層７が設けられている。第１の絶縁層１、第２の絶縁層２、第３の絶縁層３は、それぞれハードマスクとして機能する。
次に、図１（ｂ）に示すように、第３の絶縁層３をマスクにして開口部４から露出する第１の絶縁層１を、その一部が残るように（第１の絶縁層１の開口部４に対応する部位に凹部１ａを形成するように）エッチングで選択的に除去し、また、第３の絶縁層３を剥離する。
ここで、第１の絶縁層１を、その一部が残るように選択的に除去しながら、第３の絶縁層３を剥離するのが好ましい。このようにすることで、製造の効率化を図ることができる。
次に、第２の絶縁層２をマスクにして開口部４から露出する第１の絶縁層１の残りを選択的に除去する。図１（ｃ）では、層間膜６、バリア層７の開口部４に対応する部位も除去されている。これにより、配線溝９が形成される。
このようにすることで、配線溝９の間隔に依存しないで配線溝９の間隔の狭い部分の配線溝９の高さＨ５と広い部分の配線溝９の高さＨ６とを揃える（例えば、差が１０ｎｍ以下）ことができる。
以下、本発明の実施の形態を説明する。
＜第１の実施の形態＞
図２〜図４は、第１の実施の形態の半導体装置の製造方法を説明するための図（縦断面図）である。
＜第１の実施の形態＞
図２〜図４は、第１の実施の形態の半導体装置の製造方法を説明するための図（縦断面図）である。
第１の実施の形態の半導体装置の製造方法は、例えば、トランジスタ構造が形成された基板上に多層配線構造を製造する方法である。
以下、本実施の形態の半導体装置の製造方法を説明する。
以下、本実施の形態の半導体装置の製造方法を説明する。
＜１＞
まず、図２（ａ）に示すように、基板１１を用意する。基板１１は、トランジスタ等の素子を形成した半導体基板、または、配線溝の層間をつなぐコンタクトプラグを形成した基板である。
まず、図２（ａ）に示すように、基板１１を用意する。基板１１は、トランジスタ等の素子を形成した半導体基板、または、配線溝の層間をつなぐコンタクトプラグを形成した基板である。
＜２＞
基板１１の上に、エッチング耐性膜１２を形成（成膜）する。エッチング耐性膜１２の形成には、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法等を用いることができる。
基板１１の上に、エッチング耐性膜１２を形成（成膜）する。エッチング耐性膜１２の形成には、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法等を用いることができる。
エッチング耐性膜１２は、配線の信頼性を向上させる機能を有するものであり、層間絶縁膜（例えば低誘電率（ｌｏｗ−ｋ）膜）パターニング用のハードマスク、ｌｏｗ−ｋ膜のエッチングを停止させるエッチストッパ、ｌｏｗ−ｋ膜の保護と下地への密着性の向上等の役割を果たす。
このエッチング耐性膜１２の構成材料としては、例えば、ＳｉＣＯＨ、ＳｉＣＮ、ＳｉxＮy等が挙げられる。
エッチング耐性膜１２の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
エッチング耐性膜１２の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
＜３＞
エッチング耐性膜１２の上に、絶縁膜１３を形成する。絶縁膜１３の形成には、例えば、塗布法、プラズマＣＶＤ法等を用いることができる。
エッチング耐性膜１２の上に、絶縁膜１３を形成する。絶縁膜１３の形成には、例えば、塗布法、プラズマＣＶＤ法等を用いることができる。
絶縁膜１３の構成材料としては、例えば、低誘電率（ｌｏｗ−ｋ）膜等の低誘電率材料、ＮＣＳ（Nano-Clustering Silica）やＭＳＱ（Methyl Silises Quioxane）等が挙げられる。
絶縁膜１３の比誘電率は、特に限定されないが、１〜４程度であるのが好ましく、２〜３程度であるのがより好ましい。
また、絶縁膜１３の厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
また、絶縁膜１３の厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
＜４＞
絶縁膜１３の上に、絶縁性を有する第１のハードマスク（第１の絶縁層）１４を形成する。第１のハードマスク１４の形成には、例えば、プラズマＣＶＤを用いることができる。
絶縁膜１３の上に、絶縁性を有する第１のハードマスク（第１の絶縁層）１４を形成する。第１のハードマスク１４の形成には、例えば、プラズマＣＶＤを用いることができる。
第１のハードマスク１４は、絶縁膜１３の表面保護としての機能を有するものである。
第１のハードマスク１４の構成材料としては、例えば、ＳｉＣＯＨ、ＳｉＯ2、ＳｉＣＮ、ＳｉＣ、ＳｉxＮy等が挙げられる。
第１のハードマスク１４の構成材料としては、例えば、ＳｉＣＯＨ、ＳｉＯ2、ＳｉＣＮ、ＳｉＣ、ＳｉxＮy等が挙げられる。
第１のハードマスク１４の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
＜５＞
第１のハードマスク１４の上に、絶縁性を有する第２のハードマスク（第２の絶縁層）１５を形成する。第２のハードマスク１５の形成には、例えば、プラズマＣＶＤ法を用いることができる。
＜５＞
第１のハードマスク１４の上に、絶縁性を有する第２のハードマスク（第２の絶縁層）１５を形成する。第２のハードマスク１５の形成には、例えば、プラズマＣＶＤ法を用いることができる。
第２のハードマスク１５の構成材料としては、例えば、ＳｉＯ2、ＳｉＣＯＨ、ＳｉＣＮ、ＳｉＣ、ＳｉxＮy等が挙げられる。
第２のハードマスク１５の厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
第２のハードマスク１５の厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
＜６＞
第２のハードマスク１５の上に、絶縁性を有する第３のハードマスク（第３の絶縁層）１６を形成する。第３のハードマスク１６の形成には、例えば、プラズマＣＶＤ法を用いることができる。
第２のハードマスク１５の上に、絶縁性を有する第３のハードマスク（第３の絶縁層）１６を形成する。第３のハードマスク１６の形成には、例えば、プラズマＣＶＤ法を用いることができる。
第３のハードマスク１６の構成材料としては、例えば、ＳｉＣＯＨ、ＳｉＣ、ＳｉＣＮ、ＳｉxＮy、ＳｉＯ2等が挙げられる。
第３のハードマスク１６の厚さ（平均）は、特に限定されないが、下地の第２のハードマスク１５のエッチング時にハードマスクにして機能する膜厚であり、かつ、開口部に低誘電率材料からなる絶縁膜１３が露出する前に、除去しやすい膜厚でなければならない。このため、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
第３のハードマスク１６の厚さ（平均）は、特に限定されないが、下地の第２のハードマスク１５のエッチング時にハードマスクにして機能する膜厚であり、かつ、開口部に低誘電率材料からなる絶縁膜１３が露出する前に、除去しやすい膜厚でなければならない。このため、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
＜７＞
第３のハードマスク１６の上に、反射防止膜（BARC:Bottom Anti-Reflection Coating）１７およびレジスト膜１８を形成する。反射防止膜１７およびレジスト膜１８の形成には、例えば、塗布法を用いることができる。
第３のハードマスク１６の上に、反射防止膜（BARC:Bottom Anti-Reflection Coating）１７およびレジスト膜１８を形成する。反射防止膜１７およびレジスト膜１８の形成には、例えば、塗布法を用いることができる。
反射防止膜１７の構成材料としては、例えば、有機系膜等が挙げられる。
レジスト膜１８としては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
レジスト膜１８としては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
反射防止膜１７の厚さ（平均）は、特に限定されないが、１０〜５００ｎｍ程度であるのが好ましく、５０〜１００ｎｍ程度であるのがより好ましい。
レジスト膜１８の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
レジスト膜１８の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
次いで、露光および現像を行って配線溝のパターンを有する（後に配線溝となる部位に）凹部１８１を形成する。ここで、図２（ａ）では、一番右のレジスト膜１８の幅（配線溝の間隔）Ｗ１が、他のレジスト膜１８の幅Ｗ２に比べて大きくなっている。
＜８＞
図２（ｂ）に示すように、レジスト膜１８をマスクにして、ドライエッチング法で反射防止膜１７と第３のハードマスク１６とを選択的にエッチングする。
図２（ｂ）に示すように、レジスト膜１８をマスクにして、ドライエッチング法で反射防止膜１７と第３のハードマスク１６とを選択的にエッチングする。
この場合、エッチング条件におけるチャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨ2Ｆ2が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ（Radio Frequency）出力は、１０〜１０００Ｗ程度とするのが好ましい。また、印加磁場は、０〜２．０ｍＴ程度とするのが好ましい。
＜９＞
図３（ａ）に示すように、ドライエッチング法でレジスト膜１８と反射防止膜１７とを除去する。
図３（ａ）に示すように、ドライエッチング法でレジスト膜１８と反射防止膜１７とを除去する。
この場合、エッチング条件におけるチャンバーの雰囲気としては、Ｏ2が１０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜１０００Ｗ程度とするのが好ましい。
＜１０＞
図３（ｂ）に示すように、第３のハードマスク１６をマスクにして、ドライエッチング法で第２のハードマスク１５に開口部１５１を形成する。このときのエッチング条件は、第２のハードマスク１５に対する第３のハードマスク１６の選択比が１５（第３のハードマスク１６のエッチング量が第２のハードマスク１５のエッチング量の１５倍）以上であるのが好ましい。また、この処理におけるチャンバー内の雰囲気としては、Ｃ4Ｆ6が５〜１００ｓｃｃｍ程度、Ｏ2が１〜１００ｓｃｃｍ程度、Ａｒが０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
図３（ｂ）に示すように、第３のハードマスク１６をマスクにして、ドライエッチング法で第２のハードマスク１５に開口部１５１を形成する。このときのエッチング条件は、第２のハードマスク１５に対する第３のハードマスク１６の選択比が１５（第３のハードマスク１６のエッチング量が第２のハードマスク１５のエッチング量の１５倍）以上であるのが好ましい。また、この処理におけるチャンバー内の雰囲気としては、Ｃ4Ｆ6が５〜１００ｓｃｃｍ程度、Ｏ2が１〜１００ｓｃｃｍ程度、Ａｒが０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
＜１１＞
次に、第１のハードマスク１４のエッチングを２ステップに分けて行う。
まず、１ステップ目のエッチングでは、配線溝となる部位に第１のハードマスク１４の一部が残るように第１のハードマスク１４を選択的に除去して凹部１４１を形成するとともに、第３のハードマスク１６を剥離する。このため、第３のハードマスク１６に対する第１のハードマスク１４の選択比が０．１〜１．０であるのが好ましく、０．５以下であるのがより好ましい。また、第２のハードマスク１５に対する第１のハードマスク１４の選択比が３．０以上であるのが好ましく、１０以上であるのがより好ましい。
次に、第１のハードマスク１４のエッチングを２ステップに分けて行う。
まず、１ステップ目のエッチングでは、配線溝となる部位に第１のハードマスク１４の一部が残るように第１のハードマスク１４を選択的に除去して凹部１４１を形成するとともに、第３のハードマスク１６を剥離する。このため、第３のハードマスク１６に対する第１のハードマスク１４の選択比が０．１〜１．０であるのが好ましく、０．５以下であるのがより好ましい。また、第２のハードマスク１５に対する第１のハードマスク１４の選択比が３．０以上であるのが好ましく、１０以上であるのがより好ましい。
また、第１のハードマスク１４の１ステップ目のエッチング条件におけるチャンバーの雰囲気としては、ＣＨ2Ｆ2が１〜５００ｓｃｃｍ程度とするのが好ましく、１０〜１００ｓｃｃｍ程度とするのがより好ましい。Ｏ2が１〜５００ｓｃｃｍ程度とするのが好ましく、１〜１００ｓｃｃｍ程度とするのがより好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましく、１〜１０Ｐａ程度とするのがより好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましく、１００〜５００Ｗ程度とするのがより好ましい。これらの条件を満たすことにより、図４（ａ）に示すように、配線溝の間隔が狭い部分間の第２のハードマスク１５の上部１５２は、鋭部形状にならずに台形状になる。また、配線溝となる部位に絶縁膜１３が露出する前に、第３のハードマスク１６を容易に剥離することができる。
また、第３のハードマスク１６をウェットエッチングで剥離してもよい。この場合、下地との選択比が１０以上であるのが好ましく、４０以上であるのがより好ましい。
次に、２ステップ目のエッチングでは、凹部１４１の底部（配線溝となる部位の残りの第１のハードマスク１４）を除去する。２ステップ目のエッチング条件におけるチャンバーの雰囲気としては、ＣＦ4が１〜１０００ｓｃｃｍ程度とするのが好ましく、１０〜５００ｓｃｃｍ程度とするのがより好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましく、１．０〜１０Ｐａ程度とするのがより好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましく、１００〜５００Ｗ程度とするのがより好ましい。このように、Ｏ2を含まないガス系でエッチングを行うことにより、図４（ｂ）に示すように、低誘電率材料からなる絶縁膜１３が配線溝となる部位に露出していても、第１のハードマスク１４を確実に剥離することができ、また、絶縁膜１３に変質層が形成されることを確実に防止することができる。
次に、２ステップ目のエッチングでは、凹部１４１の底部（配線溝となる部位の残りの第１のハードマスク１４）を除去する。２ステップ目のエッチング条件におけるチャンバーの雰囲気としては、ＣＦ4が１〜１０００ｓｃｃｍ程度とするのが好ましく、１０〜５００ｓｃｃｍ程度とするのがより好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましく、１．０〜１０Ｐａ程度とするのがより好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましく、１００〜５００Ｗ程度とするのがより好ましい。このように、Ｏ2を含まないガス系でエッチングを行うことにより、図４（ｂ）に示すように、低誘電率材料からなる絶縁膜１３が配線溝となる部位に露出していても、第１のハードマスク１４を確実に剥離することができ、また、絶縁膜１３に変質層が形成されることを確実に防止することができる。
＜１２＞
この後、図４（ｃ）に示すように、第２のハードマスク１５をマスクにしてドライエッチング法で絶縁膜１３とエッチング耐性膜１２とに配線溝を形成する。そのエッチング条件はＯ2を含まない条件であり、チャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨＦ3が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
この後、図４（ｃ）に示すように、第２のハードマスク１５をマスクにしてドライエッチング法で絶縁膜１３とエッチング耐性膜１２とに配線溝を形成する。そのエッチング条件はＯ2を含まない条件であり、チャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨＦ3が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
以上説明したように、本実施の形態の半導体装置の製造方法によれば、低誘電率材料で構成された絶縁膜１３を用いた配線溝のエッチング加工において、第１のハードマスク１４のエッチングを、２ステップにし、１ステップ目で（絶縁膜１３がエッチング加工途中で露出する前に）、配線溝上端部に約４５°の傾斜の削れがある第３のハードマスク１６を選択的にエッチングで除去するようにしたので、図４（ｃ）に示すエッチング加工後の形状で、配線溝の間隔の狭い部分の配線溝の高さと広い部分の配線溝の高さとの差を低減（例えば１０ｎｍ以下）することができる。これにより、研磨等のマージンが減少することがなく、所望の電気的特性を得ることができる。
また、凹部１４１を形成し、絶縁膜１３が露出しないようにしたので、絶縁膜１３に変質層が形成されることを防止することができる。
また、２ステップ目で、Ｏ2を含まないガスを用いて凹部１４１を除去するようにしたので、絶縁膜１３に変質層が形成されることを防止することができる。これにより、配線間容量の上昇を防止することができる。
また、２ステップ目で、Ｏ2を含まないガスを用いて凹部１４１を除去するようにしたので、絶縁膜１３に変質層が形成されることを防止することができる。これにより、配線間容量の上昇を防止することができる。
また、本実施の形態では、配線溝となる部位に第１のハードマスク１４の一部が残るように第１のハードマスク１４を選択的に除去しながら第３のハードマスク１６を剥離するようにしたので、半導体装置の製造の効率化を図ることができる。
なお、本発明はこれに限らず、第１のハードマスク１４の一部が残るように第１のハードマスク１４を選択的に除去する前に、第３のハードマスク１６を剥離するようにしてもよいし、第１のハードマスク１４の一部が残るように第１のハードマスク１４を選択的に除去した後に、第３のハードマスク１６を剥離するようにしてもよい。
＜第２の実施の形態＞
次に、シングルダマシン法での単層レジストを用いた２層ハードマスク構造における第２の実施の形態の半導体装置の製造方法について説明する。
次に、シングルダマシン法での単層レジストを用いた２層ハードマスク構造における第２の実施の形態の半導体装置の製造方法について説明する。
以下、第２の実施の形態の半導体装置の製造方法について、前述した第１の実施の形態の半導体装置の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略する。
図５〜図７は、第２の実施の形態の半導体装置の製造方法を説明するための図（縦断面図）である。
＜１＞
第１の実施の形態の半導体装置の製造方法＜１＞〜＜３＞と同様に基板１１上にエッチング耐性膜１２および絶縁膜１３を形成する。
＜１＞
第１の実施の形態の半導体装置の製造方法＜１＞〜＜３＞と同様に基板１１上にエッチング耐性膜１２および絶縁膜１３を形成する。
＜２＞
絶縁膜１３の上に、絶縁性を有する第１のハードマスク（第１の絶縁層）１４ａを形成する。第１のハードマスク１４ａの形成には、例えば、プラズマＣＶＤ法を用いることができる。
絶縁膜１３の上に、絶縁性を有する第１のハードマスク（第１の絶縁層）１４ａを形成する。第１のハードマスク１４ａの形成には、例えば、プラズマＣＶＤ法を用いることができる。
第１のハードマスク１４ａの構成材料としては、例えば、ＳｉＣＯＨ、ＳｉＯ2、ＳｉＣＮ、ＳｉＣ、ＳｉxＮy等が挙げられる。
第１のハードマスク１４ａの厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
第１のハードマスク１４ａの厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
＜３＞
第１のハードマスク１４ａの上に、絶縁性を有する第２のハードマスク（第２の絶縁層）１５ａを形成する。第２のハードマスク１５ａの形成には、例えば、プラズマＣＶＤ法を用いることができる。
第１のハードマスク１４ａの上に、絶縁性を有する第２のハードマスク（第２の絶縁層）１５ａを形成する。第２のハードマスク１５ａの形成には、例えば、プラズマＣＶＤ法を用いることができる。
第２のハードマスク１５ａの構成材料としては、例えば、ＳｉＯ2、ＳｉＣＯＨ、ＳｉＣＮ、ＳｉＣ、ＳｉxＮy等が挙げられる。
第２のハードマスク１５ａの厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
第２のハードマスク１５ａの厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
＜４＞
第２のハードマスク１５ａの上に、反射防止膜１６ａおよびレジスト膜１７ａを形成する。反射防止膜１６ａおよびレジスト膜１７ａの形成には、例えば、塗布法を用いることができる。
第２のハードマスク１５ａの上に、反射防止膜１６ａおよびレジスト膜１７ａを形成する。反射防止膜１６ａおよびレジスト膜１７ａの形成には、例えば、塗布法を用いることができる。
反射防止膜１６ａの構成材料としては、例えば、有機系膜等が挙げられる。
レジスト膜１７ａとしては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
レジスト膜１７ａとしては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
反射防止膜１６ａの厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
レジスト膜１７ａの厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
レジスト膜１７ａの厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
次いで、露光および現像を行って配線溝のパターンを有する開口部１７１を形成する。ここで、図５（ａ）では、一番右のレジスト膜１７ａの幅Ｗ３が、他のレジスト膜１７ａの幅Ｗ４に比べて大きくなっている。
＜５＞
図５（ｂ）に示すように、レジスト膜１７ａをマスクにして、ドライエッチング法で反射防止膜１６ａと第２のハードマスク１５ａとを選択的にエッチングする。
図５（ｂ）に示すように、レジスト膜１７ａをマスクにして、ドライエッチング法で反射防止膜１６ａと第２のハードマスク１５ａとを選択的にエッチングする。
この場合、エッチング条件におけるチャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨ2Ｆ2が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜１０００Ｗ程度とするのが好ましい。また、印加磁場は、０〜２．０ｍＴ程度とするのが好ましい。
＜６＞
図６（ａ）に示すように、ドライエッチング法でレジスト膜１７ａと反射防止膜１６ａとを除去する。
図６（ａ）に示すように、ドライエッチング法でレジスト膜１７ａと反射防止膜１６ａとを除去する。
この場合、エッチング条件におけるチャンバーの雰囲気としては、Ｏ2が１０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
＜７＞
図６（ｂ）に示すように、第２のハードマスク１５ａをマスクにして、ドライエッチング法で第１のハードマスク１４ａに配線溝となる凹部１４１ａを形成する。なお、本工程では、第１のハードマスク１４ａの膜厚が例えば２００ｎｍ程度である場合、例えば１８０ｎｍ程度をエッチングで除去する。
図６（ｂ）に示すように、第２のハードマスク１５ａをマスクにして、ドライエッチング法で第１のハードマスク１４ａに配線溝となる凹部１４１ａを形成する。なお、本工程では、第１のハードマスク１４ａの膜厚が例えば２００ｎｍ程度である場合、例えば１８０ｎｍ程度をエッチングで除去する。
このときのエッチング条件は、第２のハードマスク１５ａに対する第１のハードマスク１４ａの選択比が１５以上であるのが好ましい。また、この処理におけるチャンバー内の雰囲気としては、Ｃ4Ｆ6が５〜１００ｓｃｃｍ程度、Ｏ2が１〜１００ｓｃｃｍ程度、Ａｒが０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
＜８＞
図７（ａ）に示すように、第２のハードマスク１５ａをエッチングで剥離する。ここで、本工程においては、第１の実施の形態と同様に、絶縁膜１３上に変質層が形成されることを防止するため、配線溝となる部位に絶縁膜１３が露出しないようにエッチングする必要がある。従って、第１のハードマスク１４ａに対する第２のハードマスク１５ａの選択比は、３．０以上であるのが好ましく、１０以上であるのがより好ましい。また、エッチング条件におけるチャンバーの雰囲気としては、ＣＨ2Ｆ2が１〜５００ｓｃｃｍ程度とするのが好ましく、１０〜１００ｓｃｃｍ程度とするのがより好ましい。また、Ｏ2が１〜５００ｓｃｃｍ程度とするのが好ましく、１０〜１００ｓｃｃｍ程度とするのがより好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましく、１．０〜１０Ｐａ程度とするのがより好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましく、１００〜５００Ｗ程度とするのがより好ましい。これらの条件を満たすことにより、配線溝となる部位に凹部１４１ａより深い凹部１４２ａが残り、絶縁膜１３が露出することなく、第２のハードマスク１５ａを容易に剥離することができる。また、配線溝の間隔が狭い部分間の第２のハードマスク１５ａの上部は、鋭部形状にならずに台形状になる。
図７（ａ）に示すように、第２のハードマスク１５ａをエッチングで剥離する。ここで、本工程においては、第１の実施の形態と同様に、絶縁膜１３上に変質層が形成されることを防止するため、配線溝となる部位に絶縁膜１３が露出しないようにエッチングする必要がある。従って、第１のハードマスク１４ａに対する第２のハードマスク１５ａの選択比は、３．０以上であるのが好ましく、１０以上であるのがより好ましい。また、エッチング条件におけるチャンバーの雰囲気としては、ＣＨ2Ｆ2が１〜５００ｓｃｃｍ程度とするのが好ましく、１０〜１００ｓｃｃｍ程度とするのがより好ましい。また、Ｏ2が１〜５００ｓｃｃｍ程度とするのが好ましく、１０〜１００ｓｃｃｍ程度とするのがより好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましく、１．０〜１０Ｐａ程度とするのがより好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましく、１００〜５００Ｗ程度とするのがより好ましい。これらの条件を満たすことにより、配線溝となる部位に凹部１４１ａより深い凹部１４２ａが残り、絶縁膜１３が露出することなく、第２のハードマスク１５ａを容易に剥離することができる。また、配線溝の間隔が狭い部分間の第２のハードマスク１５ａの上部は、鋭部形状にならずに台形状になる。
また、第２のハードマスク１５ａをウェットエッチングで剥離してもよい。この場合、下地との選択比が１０以上であるのが好ましく、４０以上であるのがより好ましい。
＜９＞
図７（ｂ）に示すように、第１のハードマスク１４ａをマスクにして、ドライエッチング法で第１のハードマスク１４ａの凹部１４２ａ（配線溝となる部位の残りの第１のハードマスク１４ａ）と絶縁膜１３とエッチング耐性膜１２とに配線溝を形成する。このエッチング条件は、第１の実施の形態と同様に、Ｏ2を含まない条件であり、チャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨＦ3が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
＜９＞
図７（ｂ）に示すように、第１のハードマスク１４ａをマスクにして、ドライエッチング法で第１のハードマスク１４ａの凹部１４２ａ（配線溝となる部位の残りの第１のハードマスク１４ａ）と絶縁膜１３とエッチング耐性膜１２とに配線溝を形成する。このエッチング条件は、第１の実施の形態と同様に、Ｏ2を含まない条件であり、チャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨＦ3が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
この第２の実施の形態の半導体装置の製造方法によれば、第１の実施の形態の半導体装置の製造方法と同様の効果が得られる。
＜第３の実施の形態＞
次に、シングルダマシン法でのトリレベルを用いた第３の実施の形態の半導体装置の製造方法について説明する。
＜第３の実施の形態＞
次に、シングルダマシン法でのトリレベルを用いた第３の実施の形態の半導体装置の製造方法について説明する。
以下、第３の実施の形態の半導体装置の製造方法について、前述した第１の実施の形態および第２の実施の形態の半導体装置の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略する。
図８および図９は、第３の実施の形態の半導体装置の製造方法を説明する図（縦断面図）である。
図８（ａ）に示す絶縁膜２１は、第１の実施の形態の半導体装置（３層ハードマスク構造）の第３のハードマスク１６に該当し、また、第２の実施の形態の半導体装置（２層ハードマスク構造）の第２のハードマスク１５ａに該当する。つまりトリレベルが単層レジストと異なる点は、絶縁膜２１より上の構造だけであり、そのためエッチング加工では下層樹脂膜２２までの加工方法が異なるだけなので、本実施の形態では下層樹脂膜２２までの加工方法を示し、絶縁膜２１より下の構造とその加工については図示および説明を省略する。
図８（ａ）に示す絶縁膜２１は、第１の実施の形態の半導体装置（３層ハードマスク構造）の第３のハードマスク１６に該当し、また、第２の実施の形態の半導体装置（２層ハードマスク構造）の第２のハードマスク１５ａに該当する。つまりトリレベルが単層レジストと異なる点は、絶縁膜２１より上の構造だけであり、そのためエッチング加工では下層樹脂膜２２までの加工方法が異なるだけなので、本実施の形態では下層樹脂膜２２までの加工方法を示し、絶縁膜２１より下の構造とその加工については図示および説明を省略する。
＜１＞
絶縁膜２１を形成する。
＜２＞
絶縁膜２１上に下層樹脂膜２２を形成する。下層樹脂膜２２の形成には、例えば、プラズマＣＶＤ法を用いることができる。
絶縁膜２１を形成する。
＜２＞
絶縁膜２１上に下層樹脂膜２２を形成する。下層樹脂膜２２の形成には、例えば、プラズマＣＶＤ法を用いることができる。
下層樹脂膜２２の構成材料としては、例えば、有機樹脂材料等が挙げられる。
下層樹脂膜２２の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
下層樹脂膜２２の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
次に、下層樹脂膜２２の上にＳＯＧ（Spin On Glass）膜２３を形成する。ＳＯＧ膜２３の形成には、例えば、塗布法等を用いることができる。
ＳＯＧ膜２３は、下層樹脂膜２２をエッチングする際にマスクにして用いるものである。
ＳＯＧ膜２３は、下層樹脂膜２２をエッチングする際にマスクにして用いるものである。
ＳＯＧ膜２３の構成材料としては、例えば、有機シリケートガラス、有機シロキサンポリマー等の無機膜が挙げられる。
ＳＯＧ膜２３の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
ＳＯＧ膜２３の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
次に、ＳＯＧ膜２３の上に、反射防止膜２４およびレジスト膜２５を形成する。反射防止膜２４およびレジスト膜２５の形成には、例えば、塗布法等を用いることができる。
反射防止膜２４の構成材料としては、例えば、有機系膜等が挙げられる。
反射防止膜２４の構成材料としては、例えば、有機系膜等が挙げられる。
レジスト膜２５の構成材料としては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
反射防止膜２４の厚さ（平均）は、特に限定されないが、１０〜５００ｎｍ程度であるのが好ましく、５０〜１００ｎｍ程度であるのがより好ましい。
レジスト膜２５の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
レジスト膜２５の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
次いで、露光および現像を行って配線溝のパターンを有する開口部２５１を形成する。
＜３＞
図８（ｂ）に示すように、レジスト膜２５をマスクにして、ドライエッチング法で反射防止膜２４とＳＯＧ膜２３とを選択的にエッチングする。
＜３＞
図８（ｂ）に示すように、レジスト膜２５をマスクにして、ドライエッチング法で反射防止膜２４とＳＯＧ膜２３とを選択的にエッチングする。
この場合、エッチング条件におけるチャンバーの雰囲気としては、ＣＦ4が１０〜５００ｓｃｃｍ程度、ＣＨ2Ｆ2が０〜１００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜１０００Ｗ程度とするのが好ましい。また、印加磁場は、０〜２．０ｍＴ程度とするのが好ましい。
＜４＞
図９（ａ）に示すように、ＳＯＧ膜２３をマスクにして、下層樹脂膜２２を選択的にエッチングし、同時に、レジスト膜２５および反射防止膜２４を除去する。
図９（ａ）に示すように、ＳＯＧ膜２３をマスクにして、下層樹脂膜２２を選択的にエッチングし、同時に、レジスト膜２５および反射防止膜２４を除去する。
この場合、エッチング条件におけるチャンバーの雰囲気としては、ＮＨ3が１０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。また、印加磁場は、０〜２．０ｍＴ程度とするのが好ましい。
＜５＞
図９（ｂ）に示す絶縁膜２１の加工方法とそれ以降の加工方法は、第１の実施の形態の半導体装置の第３のハードマスク１６の加工方法または第２の実施の形態の半導体装置の第２のハードマスク１５ａの加工方法におけるそれ以降の加工方法と同様である。また、絶縁膜２１のエッチング加工の過程でＳＯＧ膜２３は剥離される。
図９（ｂ）に示す絶縁膜２１の加工方法とそれ以降の加工方法は、第１の実施の形態の半導体装置の第３のハードマスク１６の加工方法または第２の実施の形態の半導体装置の第２のハードマスク１５ａの加工方法におけるそれ以降の加工方法と同様である。また、絶縁膜２１のエッチング加工の過程でＳＯＧ膜２３は剥離される。
この第３の実施の形態の半導体装置の製造方法によれば、第１の実施の形態および第２の実施の形態の半導体装置の製造方法と同様の効果が得られる。
＜第４の実施の形態＞
次に、デュアルダマシン法での単層レジストを用いた３層ハードマスク構造における第４の実施の形態の半導体装置の製造方法について述べる。ここでは予めビアホールを形成しておく先ビア方式について述べる。
＜第４の実施の形態＞
次に、デュアルダマシン法での単層レジストを用いた３層ハードマスク構造における第４の実施の形態の半導体装置の製造方法について述べる。ここでは予めビアホールを形成しておく先ビア方式について述べる。
以下、第４の実施の形態の半導体装置の製造方法について、前述した第１の実施の形態の半導体装置の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略する。
図１０〜図１５は、第４の実施の形態の半導体装置の製造方法を示す図（縦断面図）である。
＜１＞
まず、ビアホールの形成について述べる。
＜１＞
まず、ビアホールの形成について述べる。
トランジスタ等の素子を形成した半導体基板（図示せず）上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜中にコンタクトプラグを形成する。
＜２＞
図１０（ａ）に示すように、層間絶縁膜上にさらに絶縁膜３１を形成し、絶縁膜３１にＣｕからなる配線３１ａを埋め込み、これらの上にエッチング耐性膜３２を形成する。
＜２＞
図１０（ａ）に示すように、層間絶縁膜上にさらに絶縁膜３１を形成し、絶縁膜３１にＣｕからなる配線３１ａを埋め込み、これらの上にエッチング耐性膜３２を形成する。
このエッチング耐性膜３２の構成材料としては、例えば、ＳｉＣＯＨ、ＳｉＣＮ、ＳｉxＮy等が挙げられる。
エッチング耐性膜３２の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
エッチング耐性膜３２の厚さ（平均）は、特に限定されないが、５〜５００ｎｍ程度であるのが好ましく、１０〜１００ｎｍ程度であるのがより好ましい。
＜３＞
エッチング耐性膜３２の上に、絶縁膜３３を形成する。絶縁膜３３の形成には、例えば、塗布法等を用いることができる。
エッチング耐性膜３２の上に、絶縁膜３３を形成する。絶縁膜３３の形成には、例えば、塗布法等を用いることができる。
絶縁膜３３の構成材料としては、例えば、低誘電率（ｌｏｗ−ｋ）膜等の低誘電率材料、ＮＣＳやＭＳＱ等が挙げられる。
絶縁膜３３の厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
絶縁膜３３の厚さ（平均）は、特に限定されないが、１０〜１０００ｎｍ程度であるのが好ましく、５０〜５００ｎｍ程度であるのがより好ましい。
＜４＞
絶縁膜３３上に第１のハードマスク３４を形成し、第１のハードマスク３４上に第２のハードマスク３５を形成し、第２のハードマスク３５上に第３のハードマスク３６を形成し、第３のハードマスク３６上に反射防止膜３７およびレジスト膜３８を形成する。なお、各要素の構成材料および厚さは、それぞれ第１の実施の形態にて説明したものと同様であるため、その説明を省略する。
絶縁膜３３上に第１のハードマスク３４を形成し、第１のハードマスク３４上に第２のハードマスク３５を形成し、第２のハードマスク３５上に第３のハードマスク３６を形成し、第３のハードマスク３６上に反射防止膜３７およびレジスト膜３８を形成する。なお、各要素の構成材料および厚さは、それぞれ第１の実施の形態にて説明したものと同様であるため、その説明を省略する。
次いで露光および現像を行って、ビアホールのパターンを有する開口部３８１を形成する。
＜５＞
図１０（ｂ）に示すように、レジスト膜３８をマスクとし、反射防止膜３７、第３のハードマスク３６、第２のハードマスク３５、第１のハードマスク３４、絶縁膜３３を選択的にエッチングする。
＜５＞
図１０（ｂ）に示すように、レジスト膜３８をマスクとし、反射防止膜３７、第３のハードマスク３６、第２のハードマスク３５、第１のハードマスク３４、絶縁膜３３を選択的にエッチングする。
第３のハードマスク３６のエッチング条件におけるチャンバーの雰囲気としては、ＣＨ2Ｆ2が５〜５００ｓｃｃｍ程度、Ｏ2が５〜５００ｓｃｃｍ程度、Ａｒが０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
また、第２のハードマスク３５のエッチング条件におけるチャンバーの雰囲気としては、Ｃ4Ｆ6が５〜１００ｓｃｃｍ程度、Ｏ2が５〜１００ｓｃｃｍ程度、Ａｒが０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
また、第１のハードマスク３４のエッチング条件におけるチャンバーの雰囲気としては、ＣＨ2Ｆ2が５〜５００ｓｃｃｍ程度、Ｏ2が５〜５００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
また、絶縁膜３３のエッチング条件におけるチャンバーの雰囲気としては、ＣＦ4が５〜５００ｓｃｃｍ程度、ＣＨ2Ｆ2が５〜５００ｓｃｃｍ程度、Ｎ2が５〜５００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
＜６＞
図１１（ａ）に示すように、反射防止膜３７およびレジスト膜３８を剥離することによってビアホール４０を形成する。
図１１（ａ）に示すように、反射防止膜３７およびレジスト膜３８を剥離することによってビアホール４０を形成する。
この場合、反射防止膜３７およびレジスト膜３８の剥離におけるチャンバーの雰囲気としては、Ｏ2が１０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
次に、配線溝の形成とビアホール４０の下層配線とのコンタクトとを同時に形成する方法について図１２を参照にして述べる。
＜７＞
図１２（ａ）に示すように、ビアホール４０に埋め込むように、第３のハードマスク３６上に樹脂４１を塗布法により塗布する。
＜７＞
図１２（ａ）に示すように、ビアホール４０に埋め込むように、第３のハードマスク３６上に樹脂４１を塗布法により塗布する。
第３のハードマスク３６上に塗布する樹脂４１の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
＜８＞
図１２（ｂ）に示すように、Ｏ2プラズマを用いて樹脂４１の表層をエッチバックし、樹脂４１をビアホール４０内のみに残す。
図１２（ｂ）に示すように、Ｏ2プラズマを用いて樹脂４１の表層をエッチバックし、樹脂４１をビアホール４０内のみに残す。
樹脂４１のエッチング条件におけるチャンバーの雰囲気としては、Ｏ2が１０〜１０００ｓｃｃｍ程度とするのが好ましい。また、チャンバー内の圧力は、０．１〜１００Ｐａ程度とするのが好ましい。また、ＲＦ出力は、１０〜５０００Ｗ程度とするのが好ましい。
＜９＞
図１３（ａ）に示すように、第３のハードマスク３６上に反射防止膜４２とレジスト膜４３とを順次形成し、フォトリソグラフィーによりレジスト膜４３にビアホール４０の形成位置と整合するように配線溝のパターンを有する開口部４３１を形成する。
図１３（ａ）に示すように、第３のハードマスク３６上に反射防止膜４２とレジスト膜４３とを順次形成し、フォトリソグラフィーによりレジスト膜４３にビアホール４０の形成位置と整合するように配線溝のパターンを有する開口部４３１を形成する。
反射防止膜４２の構成材料としては、例えば、有機系膜等が挙げられる。
レジスト膜４３の構成材料としては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
レジスト膜４３の構成材料としては、例えば、有機系感光性レジストである、ＡｒＦレーザー光で露光されるＡｒＦレジスト、ＫｒＦレーザー光で露光されるＫｒＦレジスト等が挙げられる。
反射防止膜４２の厚さ（平均）は、特に限定されないが、１０〜５００ｎｍ程度であるのが好ましく、５０〜１００ｎｍ程度であるのがより好ましい。
また、レジスト膜４３の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
また、レジスト膜４３の厚さ（平均）は、特に限定されないが、５０〜１０００ｎｍ程度であるのが好ましく、１００〜５００ｎｍ程度であるのがより好ましい。
なお、トリレベルを使用する場合は、上記＜６＞、＜７＞を行わず、第３の実施の形態にて述べた方法と同様の方法でトリレベルを形成して、開口部４３１を形成する。
＜１０＞
図１３（ｂ）に示すように、レジスト膜４３をマスクにして、ドライエッチング法で反射防止膜４２と第３のハードマスク３６とを選択的にエッチングする。
＜１０＞
図１３（ｂ）に示すように、レジスト膜４３をマスクにして、ドライエッチング法で反射防止膜４２と第３のハードマスク３６とを選択的にエッチングする。
反射防止膜４２および第３のハードマスク３６のエッチング条件は、第１の実施の形態の＜８＞と同様である。
＜１１＞
図１４（ａ）に示すように、レジスト膜４３と反射防止膜４２とをドライエッチング法で除去する。
＜１１＞
図１４（ａ）に示すように、レジスト膜４３と反射防止膜４２とをドライエッチング法で除去する。
レジスト膜４３および反射防止膜４２のエッチング条件は、第１の実施の形態の＜９＞と同様である。
＜１２＞
図１４（ｂ）に示すように、第３のハードマスク３６をマスクにして、ドライエッチング法で、第２のハードマスク３５に配線溝３５１を形成する。このときのエッチング条件は、第１の実施の形態の＜１０＞と同様である。
＜１２＞
図１４（ｂ）に示すように、第３のハードマスク３６をマスクにして、ドライエッチング法で、第２のハードマスク３５に配線溝３５１を形成する。このときのエッチング条件は、第１の実施の形態の＜１０＞と同様である。
また、このときビアホール４０の底部はエッチング耐性膜３２に到達する。
＜１３＞
続く、第１のハードマスク３４のエッチングは、２ステップに分けて行う。１ステップ目のエッチングでは、図１５（ａ）に示すように、配線溝３５１に続く配線溝３４１に絶縁膜３３の上部３３１が露出する前に、第３のハードマスク３６を剥離する必要がある。これらの要求から１ステップ目のエッチング条件は、第１の実施の形態の＜１１＞と同様である。
＜１３＞
続く、第１のハードマスク３４のエッチングは、２ステップに分けて行う。１ステップ目のエッチングでは、図１５（ａ）に示すように、配線溝３５１に続く配線溝３４１に絶縁膜３３の上部３３１が露出する前に、第３のハードマスク３６を剥離する必要がある。これらの要求から１ステップ目のエッチング条件は、第１の実施の形態の＜１１＞と同様である。
さらに第１のハードマスク３４の２ステップ目のエッチングでは配線溝３４１に絶縁膜３３の上部３３１が露出するために、Ｏ2を含まないガス系で行う必要があり、そのエッチング条件は、第１の実施の形態の＜１１＞と同様である。
また、このときビアホール４０の底部は絶縁膜３１の配線３１ａに到達する。
＜１４＞
図１５（ｂ）に示すように、第２のハードマスク３５をマスクにして、ドライエッチング法で絶縁膜３３とエッチング耐性膜３２とに配線溝３４１に続く配線溝を形成する。そのエッチング条件はＯ2を含まない条件であり、第１の実施の形態の＜１２＞と同様である。
＜１４＞
図１５（ｂ）に示すように、第２のハードマスク３５をマスクにして、ドライエッチング法で絶縁膜３３とエッチング耐性膜３２とに配線溝３４１に続く配線溝を形成する。そのエッチング条件はＯ2を含まない条件であり、第１の実施の形態の＜１２＞と同様である。
この第４の実施の形態の半導体装置の製造方法によれば、第１の実施の形態の半導体装置の製造方法と同様の効果が得られる。
以上、本発明の半導体装置の製造方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
以上、本発明の半導体装置の製造方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよく、絶縁膜のハードマスクを使用していれば、シングルダマシン加工およびデュアルダマシン加工の双方で適用可能であり、さらにトリレベルマスクおよび単層レジストマスク双方で適用可能であり、２層構造のハードマスクおよび３層構造のハードマスクで適用可能である。例えば、デュアルダマシン法での２層構造ハードマスク方式についても、前述した各実施の形態から容易に想到（実現）することができる。
＜実施例＞
次に、本発明の具体的実施例について説明する。
以下、シングルダマシン−単層レジスト−３層構造を用いた場合の実施例を示す。
（実施例）
−１− 基板の形成
基板に、トランジスタ等の素子を形成した半導体基板または、配線溝の層間をつなぐコンタクトプラグを形成した。
次に、本発明の具体的実施例について説明する。
以下、シングルダマシン−単層レジスト−３層構造を用いた場合の実施例を示す。
（実施例）
−１− 基板の形成
基板に、トランジスタ等の素子を形成した半導体基板または、配線溝の層間をつなぐコンタクトプラグを形成した。
−２− エッチング耐性膜の形成
基板上に、ＳｉＣＯＨからなるエッチング耐性膜を形成した。エッチング耐性膜１２の厚さは、１０ｎｍとした。
基板上に、ＳｉＣＯＨからなるエッチング耐性膜を形成した。エッチング耐性膜１２の厚さは、１０ｎｍとした。
−３− 絶縁膜の形成
塗布法を用いて、エッチング耐性膜上に多孔質の低誘電率（ｌｏｗ−ｋ）膜からなる絶縁膜を形成した。絶縁膜の厚さは、１５０ｎｍとした。
塗布法を用いて、エッチング耐性膜上に多孔質の低誘電率（ｌｏｗ−ｋ）膜からなる絶縁膜を形成した。絶縁膜の厚さは、１５０ｎｍとした。
−４− 第１のハードマスクの形成
プラズマＣＶＤ法を用いて、絶縁膜上にＳｉＣＯＨからなる第１のハードマスクを形成した。第１のハードマスクの厚さは、５０ｎｍとした。
プラズマＣＶＤ法を用いて、絶縁膜上にＳｉＣＯＨからなる第１のハードマスクを形成した。第１のハードマスクの厚さは、５０ｎｍとした。
−５− 第２のハードマスクの形成
プラズマＣＶＤ法を用いて、第１のハードマスク上にＳｉＯ2からなる第２のハードマスクを形成した。第２のハードマスクの厚さは、２００ｎｍとした。
プラズマＣＶＤ法を用いて、第１のハードマスク上にＳｉＯ2からなる第２のハードマスクを形成した。第２のハードマスクの厚さは、２００ｎｍとした。
−６− 第３のハードマスクの形成
プラズマＣＶＤ法を用いて第２のハードマスク上にＳｉＣＯからなる第３のハードマスクを形成した。第３のハードマスクの厚さは、５０ｎｍとした。
プラズマＣＶＤ法を用いて第２のハードマスク上にＳｉＣＯからなる第３のハードマスクを形成した。第３のハードマスクの厚さは、５０ｎｍとした。
−７− 反射防止膜およびレジスト膜の形成
塗布法を用いて第３のハードマスク上に反射防止膜および有機系感光性ＡｒＦレジスト膜を形成した。反射防止膜の厚さは、１００ｎｍとした。また、有機系感光性ＡｒＦレジスト膜の厚さは、２００ｎｍとした。
塗布法を用いて第３のハードマスク上に反射防止膜および有機系感光性ＡｒＦレジスト膜を形成した。反射防止膜の厚さは、１００ｎｍとした。また、有機系感光性ＡｒＦレジスト膜の厚さは、２００ｎｍとした。
−８− 開口の形成
反射防止膜および有機系感光性ＡｒＦレジスト膜の露光および現像を行って配線溝のパターンをもつ開口を形成した。配線溝の間隔の狭い部分のレジスト膜の幅は、５０ｎｍ、配線溝の間隔の広い部分のレジスト膜の幅は、５００ｎｍとした。
反射防止膜および有機系感光性ＡｒＦレジスト膜の露光および現像を行って配線溝のパターンをもつ開口を形成した。配線溝の間隔の狭い部分のレジスト膜の幅は、５０ｎｍ、配線溝の間隔の広い部分のレジスト膜の幅は、５００ｎｍとした。
−９− 反射防止膜および第３のハードマスクのエッチング
ドライエッチング法を用い有機系感光性ＡｒＦレジスト膜をマスクにして、反射防止膜と第３のハードマスクとをエッチングした。このときのエッチング条件は、ＣＦ4：１００ｓｃｃｍ、ＣＨ2Ｆ2：１０ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：２００Ｗ、印加磁場：１．５ｍＴとした。
ドライエッチング法を用い有機系感光性ＡｒＦレジスト膜をマスクにして、反射防止膜と第３のハードマスクとをエッチングした。このときのエッチング条件は、ＣＦ4：１００ｓｃｃｍ、ＣＨ2Ｆ2：１０ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：２００Ｗ、印加磁場：１．５ｍＴとした。
−１０− 有機系感光性ＡｒＦレジスト膜と反射防止膜の除去
有機系感光性ＡｒＦレジスト膜と反射防止膜とをドライエッチング法で除去した。このときのエッチング条件は、Ｏ2：５００ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：５００Ｗとした。
有機系感光性ＡｒＦレジスト膜と反射防止膜とをドライエッチング法で除去した。このときのエッチング条件は、Ｏ2：５００ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：５００Ｗとした。
−１１− 配線溝の形成
第３のハードマスクをマスクにして、ドライエッチング法で第２のハードマスクに配線溝を形成した。このときのエッチング条件は、Ｃ4Ｆ6：１０ｓｃｃｍ、Ｏ2：１０ｓｃｃｍ、Ａｒ：５００ｓｃｃｍ、チャンバー内圧力：１．０Ｐａ、ＲＦ出力：２０００Ｗとした。
第３のハードマスクをマスクにして、ドライエッチング法で第２のハードマスクに配線溝を形成した。このときのエッチング条件は、Ｃ4Ｆ6：１０ｓｃｃｍ、Ｏ2：１０ｓｃｃｍ、Ａｒ：５００ｓｃｃｍ、チャンバー内圧力：１．０Ｐａ、ＲＦ出力：２０００Ｗとした。
−１２− 第１のハードマスクのエッチング
第１のハードマスクのエッチングを、２ステップに分けて行った。１ステップ目のエッチング条件は、ＣＨ2Ｆ2：５０ｓｃｃｍ、Ｏ2：３０ｓｃｃｍ、チャンバー内圧力：１．０Ｐａ、ＲＦ出力：５００Ｗとした。２ステップ目のエッチング条件は、ＣＦ4：１００ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：５００Ｗとした。
第１のハードマスクのエッチングを、２ステップに分けて行った。１ステップ目のエッチング条件は、ＣＨ2Ｆ2：５０ｓｃｃｍ、Ｏ2：３０ｓｃｃｍ、チャンバー内圧力：１．０Ｐａ、ＲＦ出力：５００Ｗとした。２ステップ目のエッチング条件は、ＣＦ4：１００ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：５００Ｗとした。
−１３− 配線溝の形成
第２のハードマスクをマスクにしてドライエッチング法で絶縁膜とエッチング耐性膜とに配線溝を形成した。そのエッチング条件は、ＣＦ4：１００ｓｃｃｍ、ＣＨＦ3：１００ｓｃｃｍ、チャンバー内圧力：１００Ｐａ、ＲＦ出力：５００Ｗとした。
第２のハードマスクをマスクにしてドライエッチング法で絶縁膜とエッチング耐性膜とに配線溝を形成した。そのエッチング条件は、ＣＦ4：１００ｓｃｃｍ、ＣＨＦ3：１００ｓｃｃｍ、チャンバー内圧力：１００Ｐａ、ＲＦ出力：５００Ｗとした。
（比較例）
−１− 基板の形成から、−１１− 配線溝の形成までは、実施例と同様にして行った。
−１− 基板の形成から、−１１− 配線溝の形成までは、実施例と同様にして行った。
その後、第１のハードマスクのエッチングは、１ステップで行った。エッチング条件は、ＣＦ4：１００ｓｃｃｍ、チャンバー内圧力：１０Ｐａ、ＲＦ出力：５００Ｗとした。
ここで、第１のハードマスクのエッチング後で、第３のハードマスクは剥離されなかった。
ここで、第１のハードマスクのエッチング後で、第３のハードマスクは剥離されなかった。
その後、第３のハードマスクと第２のハードマスクとをマスクにしてドライエッチング法で絶縁膜とエッチング耐性膜とに配線溝を形成した。そのエッチング条件は、ＣＦ4：１００ｓｃｃｍ、ＣＨＦ3：１００ｓｃｃｍ、チャンバー内圧力：１００Ｐａ、ＲＦ出力：５００Ｗとした。
（評価）
図１６は、評価結果を示す図である。
図１６から明らかなように、実施例で製造した半導体装置は、エッチング加工後の形状で、配線溝の間隔の狭い部分の配線溝の高さＨａと広い部分の配線溝の高さＨｂとの差を１０ｎｍ以下にすることができたのに対し、比較例で製造した半導体装置は、高さＨａと高さＨｂとの差が２０ｎｍ以上になってしまうという結果が得られた。これは、比較例では、第１のハードマスクのエッチング後に、第３のハードマスクが剥離されないためであると考えられる。
図１６は、評価結果を示す図である。
図１６から明らかなように、実施例で製造した半導体装置は、エッチング加工後の形状で、配線溝の間隔の狭い部分の配線溝の高さＨａと広い部分の配線溝の高さＨｂとの差を１０ｎｍ以下にすることができたのに対し、比較例で製造した半導体装置は、高さＨａと高さＨｂとの差が２０ｎｍ以上になってしまうという結果が得られた。これは、比較例では、第１のハードマスクのエッチング後に、第３のハードマスクが剥離されないためであると考えられる。
（付記１） 半導体基板上に第１の絶縁層、第２の絶縁層、第３の絶縁層の順に積層する工程と、
前記第３の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、
前記第３の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、
前記第３の絶縁層を剥離する工程と、
前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第３の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、
前記第３の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、
前記第３の絶縁層を剥離する工程と、
前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１の絶縁層は、比誘電率が１〜４の低誘電率材料で構成された絶縁膜上に積層されていることを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記第３の絶縁層の所定部位に前記第２の絶縁層が露出する開口部が形成された構造体に対し、前記第３の絶縁層をマスクにして前記開口部から露出する前記第２の絶縁層を選択的に除去して前記第１の絶縁層が露出する開口部が形成された前記構造体を用意することを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記第３の絶縁層の所定部位に前記第２の絶縁層が露出する開口部が形成された構造体に対し、前記第３の絶縁層をマスクにして前記開口部から露出する前記第２の絶縁層を選択的に除去して前記第１の絶縁層が露出する開口部が形成された前記構造体を用意することを特徴とする付記１記載の半導体装置の製造方法。
（付記４） 前記第１の絶縁層を、その一部が残るように選択的に除去する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第３の絶縁層に対する前記第１の絶縁層の選択比が０．１〜１．０であることを特徴とする付記１記載の半導体装置の製造方法。
（付記５） 前記第１の絶縁層を、その一部が残るように選択的に除去する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第２の絶縁層に対する前記第１の絶縁層の選択比が３．０以上であることを特徴とする付記１記載の半導体装置の製造方法。
（付記６） 前記第１の絶縁層の残りを選択的に除去する条件は、Ｏ2を含まないガスを用いたドライエッチングであることを特徴とする付記１記載の半導体装置の製造方法。
（付記７） 前記第１の絶縁層を、その一部が残るように選択的に除去しながら、前記第３の絶縁層を剥離することを特徴とする付記１記載の半導体装置の製造方法。
（付記７） 前記第１の絶縁層を、その一部が残るように選択的に除去しながら、前記第３の絶縁層を剥離することを特徴とする付記１記載の半導体装置の製造方法。
（付記８） 前記第１の絶縁層を、その一部が残るように選択的に除去する前に、前記第３の絶縁層を選択的に剥離することを特徴とする付記１記載の半導体装置の製造方法。
（付記９） 前記第１の絶縁層を、その一部が残るように選択的に除去した後に、前記第３の絶縁層を選択的に剥離することを特徴とする付記１記載の半導体装置の製造方法。
（付記９） 前記第１の絶縁層を、その一部が残るように選択的に除去した後に、前記第３の絶縁層を選択的に剥離することを特徴とする付記１記載の半導体装置の製造方法。
（付記１０） 前記第３の絶縁層を剥離する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第３の絶縁層に対する前記第２の絶縁層の選択比が３．０以上であることを特徴とする付記１記載の半導体装置の製造方法。
（付記１１） 前記第３の絶縁層を剥離する条件は、ウェットエッチングであり、前記第２の絶縁層との選択比が４０以上であることを特徴とする付記７ないし９のいずれかに記載の半導体装置の製造方法。
（付記１２） 半導体基板上に第１の絶縁層、第２の絶縁層の順に積層する工程と、
前記第２の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、
前記第２の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、
前記第２の絶縁層を剥離する工程と、
前記第１の絶縁層の前記開口部以外の部位をマスクにして前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第２の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、
前記第２の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、
前記第２の絶縁層を剥離する工程と、
前記第１の絶縁層の前記開口部以外の部位をマスクにして前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３） 前記第２の絶縁層を剥離する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第１の絶縁層に対する前記第２の絶縁層の選択比が３．０以上であることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４） 前記第２の絶縁層を剥離する条件は、ウェットエッチングであり、前記第１の絶縁層との選択比が４０以上であることを特徴とする付記１２記載の半導体装置の製造方法。
１ 第１の絶縁層
１ａ、１４１、１４１ａ、１４２ａ、１８１ 凹部
２ 第２の絶縁層
３ 第３の絶縁層
４、１５１、１７１、２５１、３８１、４３１ 開口部
５ 構造体
６ 層間膜
７ バリア層
８ 基板
９、３４１、３５１ 配線溝
１１ 基板
１２、３２ エッチング耐性膜
１３、２１、３１、３３ 絶縁膜
１４、１４ａ、３４ 第１のハードマスク
１５、１５ａ、３５ 第２のハードマスク
１６、３６ 第３のハードマスク
１６ａ、１７、２４、３７、４２ 反射防止膜
１７ａ、１８、２５、３８、４３ レジスト膜
２２ 下層樹脂膜
２３ ＳＯＧ膜
３１ａ 配線
４０ ビアホール
４１ 樹脂
１５２、３３１ 上部
Ｗ１、Ｗ２、Ｗ３、Ｗ４ 幅
１ａ、１４１、１４１ａ、１４２ａ、１８１ 凹部
２ 第２の絶縁層
３ 第３の絶縁層
４、１５１、１７１、２５１、３８１、４３１ 開口部
５ 構造体
６ 層間膜
７ バリア層
８ 基板
９、３４１、３５１ 配線溝
１１ 基板
１２、３２ エッチング耐性膜
１３、２１、３１、３３ 絶縁膜
１４、１４ａ、３４ 第１のハードマスク
１５、１５ａ、３５ 第２のハードマスク
１６、３６ 第３のハードマスク
１６ａ、１７、２４、３７、４２ 反射防止膜
１７ａ、１８、２５、３８、４３ レジスト膜
２２ 下層樹脂膜
２３ ＳＯＧ膜
３１ａ 配線
４０ ビアホール
４１ 樹脂
１５２、３３１ 上部
Ｗ１、Ｗ２、Ｗ３、Ｗ４ 幅
Claims (6)
- 半導体基板上に第１の絶縁層、第２の絶縁層、第３の絶縁層の順に積層する工程と、
前記第３の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、
前記第３の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、
前記第３の絶縁層を剥離する工程と、
前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第３の絶縁層の所定部位に前記第２の絶縁層が露出する開口部が形成された構造体に対し、前記第３の絶縁層をマスクにして前記開口部から露出する前記第２の絶縁層を選択的に除去して前記第１の絶縁層が露出する開口部が形成された前記構造体を用意することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１の絶縁層を、その一部が残るように選択的に除去する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第３の絶縁層に対する前記第１の絶縁層の選択比が０．１〜１．０であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第３の絶縁層を剥離する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第３の絶縁層に対する前記第２の絶縁層の選択比が３．０以上であることを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体基板上に第１の絶縁層、第２の絶縁層の順に積層する工程と、
前記第２の絶縁層の所定部位に前記第１の絶縁層が露出する開口部を形成する工程と、
前記第２の絶縁層をマスクにして前記開口部から露出する前記第１の絶縁層を、その一部が残るようにエッチングで選択的に除去する工程と、
前記第２の絶縁層を剥離する工程と、
前記第１の絶縁層の前記開口部以外の部位をマスクにして前記開口部から露出する前記第１の絶縁層の残りを選択的に除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第２の絶縁層を剥離する条件は、Ｏ2を含むガスを用いたドライエッチングであり、前記第１の絶縁層に対する前記第２の絶縁層の選択比が３．０以上であることを特徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007252310A JP2009088013A (ja) | 2007-09-27 | 2007-09-27 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2007252310A JP2009088013A (ja) | 2007-09-27 | 2007-09-27 | 半導体装置の製造方法 |
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| JP2009088013A true JP2009088013A (ja) | 2009-04-23 |
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| JP (1) | JP2009088013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021073A (ja) * | 2011-07-08 | 2013-01-31 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
-
2007
- 2007-09-27 JP JP2007252310A patent/JP2009088013A/ja not_active Withdrawn
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