JP3757213B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【0002】
【従来の技術】
近時、微細化の要請に伴って、半導体装置の製造に当たっては、ダマシン法を採用することが多い。また、ダマシン法では、配線材料のCMP(化学機械的研磨)及びフォトリソグラフィ技術の点から、層間絶縁膜にビアホールや配線溝を形成するに際して、3層構造のハードマスクを用いることがある。これは、次のような理由による。
【0003】
図14(a)乃至(c)は、ダマシン法におけるCMPの進行を工程順に示す断面図である。層間絶縁膜としてポーラスシリカ膜114が形成され、このポーラスシリカ膜114に配線溝を形成する場合、ポーラスシリカ膜114がCMPによって研磨されることを防止する絶縁膜115と、CMPにおける削り代としての絶縁膜116とが必要とされる。そして、高い精度でCMPを行うためには、即ち、各膜の厚さを設計値どおりにするために、絶縁膜115には、硬度が高いことが要求され、絶縁膜116には、絶縁膜115と比較してCMPによって研磨されやすいことが要求される。そこで、絶縁膜115としては、SiC膜、SiN膜又は硬度が高いSiOC膜等が用いられ、絶縁膜116としては、SiO2膜等が用いられている。このような膜を用いることにより、図14(a)に示すように、配線溝内にCu膜117を埋め込んだ後、図14(b)に示すように、CMPを行うと、図14(c)に示すように、絶縁膜115の表面でCMPが停止する。
【0004】
絶縁膜116としてSiO2膜を用いる場合、絶縁膜116とポーラスシリカ膜との間の選択比が低い。このため、絶縁膜116の厚さを比較的厚くする必要がある。しかし、図14(a)乃至(c)に示すような2層構造のハードマスクでは、絶縁膜116を厚くすることはできない。これは、次のような理由による。
【0005】
図15(a)及び(b)は、ArFレジストを用いたエッチングの進行を工程順に示す断面図である。例えば、図15(a)に示すように、絶縁膜116等の被加工膜119の上にBARC(Bottom Anti-Reflection Coating)等の反射防止膜120を形成し、その上にArFレジストからなるレジストマスク121を形成する。そして、レジストマスク121をマスクとして、反射防止膜120及び被加工膜119のエッチングを行う。このとき、ArFレジストのエッチングに対する耐性が低く、レジストマスク121が薄くなるため、被加工膜119の加工可能な深さは浅い。また、近時、微細化の要請から、解像能力を向上させるために、レジストマスク121の薄膜化が必要となってきている。このため、レジストマスク121を用いて加工することが可能な被加工膜119の深さはより浅くなってしまう。
【0006】
このような事情から、2層構造のハードマスクで絶縁膜116を厚くすることはできない。そこで、絶縁膜116の上に、更に薄いハードマスクを形成して3層構造のハードマスクを用いている。
【0007】
【特許文献1】
特開2000−351976号公報
【特許文献2】
特開2001−77196号公報
【特許文献3】
特開2002−222860号公報
【0008】
【発明が解決しようとする課題】
しかしながら、3層構造のハードマスクを用いても、より一層の微細化に対応することが困難となってきている。図16(a)乃至(d)は、従来のダマシン法を採用した半導体装置の製造方法を工程順に示す断面図である。
【0009】
従来の製造方法では、図16(a)に示すように、Cu配線102上に、SiC膜103、ポーラスシリカ膜104、SiC膜105、SiO2膜106、SiN膜107、及びBARC等の反射防止膜109を順次形成した後、ArFレジストからなるレジストマスク110を形成する。
【0010】
次に、図16(b)に示すように、レジストマスク110をマスクとして、反射防止膜109及びSiN膜107をエッチングする。次いで、レジストマスク110をアッシングにより除去する。
【0011】
その後、図16(c)に示すように、SiN膜107をマスクとして、SiO2膜106をエッチングする。続いて、SiO2膜106をマスクとして、SiC膜105をエッチングすると共に、SiN膜107を除去する。
【0012】
次に、図16(d)に示すように、SiO2膜106をマスクとして、ポーラスシリカ膜104及びSiC膜103をエッチングする。その後、配線の形成を行う。
【0013】
このような従来の製造方法では、図16(d)に示すように、SiO2膜106と無機系のポーラスシリカ膜104との間の選択比が低いため、ハードマスクとして用いているSiO2膜106の端部が丸まってしまう。この結果、開口部の大きさが設計値よりも大きくなって、隣り合う配線間でリークが生じやすくなる。
【0014】
このような欠点を回避するために、SiO2膜106を厚くすることも考えられるが、SiO2膜106を厚くするためには、そのパターニングの際にハードマスクとして用いているSiN膜107も厚くする必要があり、フォトリソグラフィに関して問題が生じる。
【0015】
SiN膜107を厚くすると、次のような問題が生じる。図17(a)乃至(c)は、デュアルダマシン法におけるレジストマスクの形成方法を工程順に示す断面図である。
【0016】
先溝露光方式のデュアルダマシン法では、図17(a)に示すように、被加工膜122上に、配線溝のパターンが形成されたハードマスク123を形成した後、図17(b)に示すように、ArFレジストからなるレジストマスク124を全面に形成する。このとき、幅が広い配線溝のパターンが形成された部分では、レジストマスク124が他の部分よりも薄くなる。そして、図17(c)に示すように、露光及び現像によりレジストマスク124にビアホールのパターンを形成すると、レジストマスク124が薄くなった部分で、ビアホールの寸法が設計値よりも大きくなってしまう。
【0017】
また、上述のように、解像能力を向上させるために、レジストマスクの薄膜化が必要となっており、最上層のハードマスクの厚さは薄くする必要がある。
【0018】
本発明は、かかる問題点に鑑みてなされたものであって、微細化に伴う配線間のリークを抑制することができる半導体装置の製造方法を提供することを目的とする。
【0019】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0020】
本願発明に係る半導体装置の製造方法は、ダマシン法により配線を形成する工程を有する半導体装置の製造方法を対象とする。そして、本製造方法では、導電層上に、エッチングストッパ膜及び層間絶縁膜を順次形成する。次に、前記層間絶縁膜上に、第1のハードマスクとして、シリコン炭化膜、シリコン窒化膜又はシリコン酸窒化膜を形成する。次いで、前記第1のハードマスク上に、第2のハードマスクとして、シリコン酸化膜を形成する。その後、前記第2のハードマスク上に、第3のハードマスクとして、シリコン炭化膜又はシリコン窒化膜を形成する。続いて、前記第3のハードマスク上に、第4のハードマスクとして、シリコン酸化膜を形成する。次に、前記第4のハードマスクにパターンを形成する。次いで、前記第4のハードマスクを用いて前記第3のハードマスクをエッチングする。その後、前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする。続いて、前記第3のハードマスクを用いて前記第1のハードマスクをエッチングする。次に、前記第3のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に前記エッチングストッパ膜まで到達する開口部を形成する。次いで、前記エッチングストッパ膜の前記層間絶縁膜に形成された開口部から露出する部分をエッチングする。そして、前記開口部内に配線材料を埋め込む。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【0022】
(第1の実施形態)
先ず、本発明の第1の実施形態について説明する。図1乃至図5は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態では、シングルダマシン法により半導体装置を製造する。
【0023】
先ず、図1(a)に示すように、層間絶縁膜1内に形成されたCu配線2(導電層)上に、エッチングストッパ膜としてSiC膜3を形成する。SiC膜3の厚さは、例えば30nmである。次に、SiC膜3上に、層間絶縁膜としてポーラスシリカ膜4を形成する。ポーラスシリカ膜4の厚さは、例えば200nmである。ポーラスシリカ膜4は、多孔質の低誘電率絶縁膜である。
【0024】
次いで、ポーラスシリカ膜4上に、第1のハードマスクとしてSiC膜5を形成し、更に、第2のハードマスクとしてSiO2膜6を形成する。SiC膜5及びSiO2膜6の厚さは、夫々、例えば40nm、70nmである。続いて、SiO2膜6上に、第3のハードマスクとしてSiC膜7を形成し、更に、第4のハードマスクとしてSiO2膜8を形成する。ここで、SiC膜7の厚さはSiC膜5の2倍以上であることが好ましく、SiC膜7及びSiO2膜8の厚さは、夫々、例えば80nm、50nmである。その後、SiO2膜8上に、パターニング時に必要な反射防止膜9を形成する。反射防止膜9は、例えば有機BARCである。そして、反射防止膜9上に、有機系の感光性ArFレジストを塗布し、これに露光及び現像を施すことにより、配線溝のパターンが形成されたレジストマスク10を形成する。配線溝の幅は、例えば100nm程度である。
【0025】
次に、図1(b)に示すように、レジストマスク10をマスクとして、反射防止膜9をエッチングする。このエッチングでは、例えばCF4及びArを含むガスを用いる。具体的には、このエッチングは、例えば、CF4:50sccm、Ar:20sccm、圧力:6.67Pa(50mTorr)、RF電源パワー:300Wの条件の下で、プラズマエッチング装置を用いて行う。
【0026】
次いで、レジストマスク10をマスクとして、SiO2膜8をエッチングする。このエッチングでは、例えばC4F6を含むガスを用い、パワーを比較的高くする。具体的には、このエッチングは、例えば、C4F6:30sccm、O2:15sccm、Ar:300sccm、圧力:4.00Pa(30mTorr)、RF電源パワー:1000Wの条件の下で、プラズマエッチング装置を用いて行う。この結果、SiO2膜8が配線溝のパターンにパターニングされる。
【0027】
続いて、図2(a)に示すように、レジストマスク10及び反射防止膜9をアッシングにより除去する。
【0028】
次に、図2(b)に示すように、SiO2膜8をマスクとして、SiC膜7をエッチングする。このエッチングでは、SiO2膜6及び8とSiC膜7との選択比を高くするために、例えばCHF3、CH2F2又はCH3Fを含み、更にN2、O2及びArを含むガスを用い、パワーを低くする。具体的には、このエッチングは、例えば、CH2F2:30sccm、O2:20sccm、Ar:50sccm、N2:50sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:200Wの条件の下で、プラズマエッチング装置を用いて行う。
【0029】
次いで、図3(a)に示すように、SiC膜7をマスクとして、SiO2膜6をエッチングすると共に、SiO2膜8を除去する。このエッチングでは、SiO2膜6及び8とSiC膜5及び7との選択比を高くするために、例えばC4F6、C4F8、C5F8、CHF3又はCH2F2を含み、更にO2及びArを含むガスを用い、パワーを高くする。具体的には、このエッチングは、例えば、C4F6:20sccm、O2:15sccm、Ar:200sccm、圧力:4.00Pa(30mTorr)、RF電源パワー:1500Wの条件の下で、プラズマエッチング装置を用いて行う。
【0030】
その後、図3(b)に示すように、SiC膜7をマスクとして、SiC膜5をエッチングする。この結果、SiC膜5の露出している部位が除去されると共に、SiC膜7が薄くなる。このエッチングでは、例えばCHF3、CH2F2又はCH3Fを含み、更にN2、O2及びArを含むガスを用い、パワーを低くする。具体的には、このエッチングは、例えば、CH2F2:30sccm、O2:20sccm、Ar:50sccm、N2:50sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:200Wの条件の下で、プラズマエッチング装置を用いて行う。
【0031】
続いて、図4(a)に示すように、SiC膜7をマスクとして、ポーラスシリカ膜4をエッチングする。エッチングによりポーラスシリカ膜に表面あれが生じやすく、ポーラスシリカ膜はサブトレンチ形状になりやすい。このため、このエッチングでは、例えばCF4を含むガスを用い、圧力を高くする(例えば6.67Pa〜40.0Pa(50Torr〜300mTorr))。更に、サイドエッチングを抑制するために、CHF3、C4F6、C5F8又はC4F8を混入する。具体的には、このエッチングは、例えば、CF4:50sccm、CHF3:100sccm、Ar:50sccm、N2:10sccm、圧力:26.7Pa(200mTorr)、RF電源パワー:1000Wの条件の下で、プラズマエッチング装置を用いて行う。このエッチングの結果、ポーラスシリカ膜4に配線溝13が形成される。
【0032】
次に、図4(b)に示すように、エッチングにより、SiC膜3の露出している部位及びSiC膜7を除去する。このエッチングでは、例えばCHF3、CH2F2又はCH3Fを含み、更にN2、O2及びArを含むガスを用い、パワーを低くする。具体的には、このエッチングは、例えば、CH2F2:30sccm、O2:15sccm、Ar:50sccm、N2:75sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:150Wの条件の下で、プラズマエッチング装置を用いて行う。このエッチングの結果、配線溝13が下層のCu配線2まで到達する。
【0033】
次いで、図5(a)に示すように、配線溝13内に、Cu膜(配線材料)11を埋め込み、図5(b)に示すように、Cu膜11にCMP(化学機械的研磨)を施すことにより、Cu配線12を形成する。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【0034】
このような第1の実施形態によれば、ハードマスクを4層構造とし、ポーラスシリカ膜4のエッチング時には、ポーラスシリカ膜4との選択比が高いSiC膜7をマスクとして用いている。このため、ハードマスクの変形は極めて生じにくく、この変形を原因とするリークを抑制することができる。
【0035】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。図6乃至図12は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態では、先溝露光方式のデュアルダマシン法により半導体装置を製造する。
【0036】
先ず、図6(a)に示すように、層間絶縁膜1内に形成されたCu配線2(導電層)上に、エッチングストッパ膜としてSiC膜3を形成する。SiC膜3の厚さは、例えば30nmである。次に、SiC膜3上に、層間絶縁膜としてポーラスシリカ膜4を形成する。ポーラスシリカ膜4の厚さは、例えば400nmである。
【0037】
次いで、ポーラスシリカ膜4上に、第1のハードマスクとしてSiC膜5を形成し、更に、第2のハードマスクとしてSiO2膜6を形成する。SiC膜5及びSiO2膜6の厚さは、夫々、例えば40nm、70nmである。続いて、SiO2膜6上に、第3のハードマスクとしてSiC膜7を形成し、更に、第4のハードマスクとしてSiO2膜8を形成する。ここで、SiC膜7の厚さはSiC膜5の2倍以上であることが好ましく、SiC膜7及びSiO2膜8の厚さは、夫々、例えば80nm、50nmである。その後、SiO2膜8上に、パターニング時に必要な反射防止膜9を形成する。反射防止膜9は、例えば有機BARCである。そして、反射防止膜9上に、有機系の感光性ArFレジストを塗布し、これに露光及び現像を施すことにより、配線溝のパターンが形成されたレジストマスク10を形成する。
【0038】
次に、図6(b)に示すように、レジストマスク10をマスクとして、反射防止膜9をエッチングする。このエッチングでは、例えばCF4及びArを含むガスを用いる。具体的には、このエッチングは、例えば、CF4:50sccm、Ar:20sccm、圧力:6.67Pa(50mTorr)、RF電源パワー:300Wの条件の下で、プラズマエッチング装置を用いて行う。
【0039】
次いで、レジストマスク10をマスクとして、SiO2膜8をエッチングする。このエッチングでは、例えばC4F6を含むガスを用い、パワーを比較的高くする。具体的には、このエッチングは、例えば、C4F6:30sccm、O2:15sccm、Ar:300sccm、圧力:4.00Pa(30mTorr)、RF電源パワー:1000Wの条件の下で、プラズマエッチング装置を用いて行う。この結果、SiO2膜8に配線溝のパターン(第1のパターン)が形成される。
【0040】
続いて、図7(a)に示すように、レジストマスク10及び反射防止膜9をアッシングにより除去する。
【0041】
そして、層間絶縁膜であるポーラスシリカ膜4に、ビアホールのパターンを形成する。ここでは、SiO2膜8に形成された配線溝のパターンに対して、トリレベル技術を用いる。
【0042】
具体的には、先ず、図7(b)に示すように、SiO2膜8の段差を埋めて平坦化する下層樹脂膜(有機膜)21を形成する。次に、下層樹脂膜21上に、下層樹脂膜21のエッチングの際にマスクとして使用するSOG(Spin On Glass)膜(無機膜)22を形成する。続いて、SOG膜22上に、有機系の感光性ArFレジストを塗布し、これに露光及び現像を施すことにより、ビアホールのパターンが形成されたレジストマスク(感光性レジスト膜)23を形成する。ビアホールの直径は、例えば100nm程度である。
【0043】
次に、図8(a)に示すように、レジストマスク23をマスクとして、SOG膜22をエッチングする。次いで、SOG膜22をマスクとして、下層樹脂膜21をエッチングすると同時に、レジストマスク23を除去する。
【0044】
続いて、図8(b)に示すように、下層樹脂膜21をマスクとして、SiO2膜8、SiC膜7、SiO2膜6及びSiC膜5(4層のハードマスク)をエッチングすることにより、これらの膜にビアホールのパターン(第2のパターン)を形成する。
【0045】
SiO2膜8のエッチングは、例えば、C4F6:30sccm、O2:15sccm、Ar:300sccm、圧力:4.00Pa(30mTorr)、RF電源パワー:1000Wの条件の下で、プラズマエッチング装置を用いて行う。
【0046】
SiC膜7のエッチングは、例えば、CH2F2:30sccm、O2:20sccm、Ar:50sccm、N2:50sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:200Wの条件の下で、プラズマエッチング装置を用いて行う。
【0047】
SiO2膜6のエッチングは、例えば、C4F6:20sccm、O2:15sccm、Ar:200sccm、圧力:4.00Pa(30mTorr)、RF電源パワー:1500Wの条件の下で、プラズマエッチング装置を用いて行う。
【0048】
SiC膜5のエッチングは、例えば、CH2F2:30sccm、O2:20sccm、Ar:50sccm、N2:50sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:200Wの条件の下で、プラズマエッチング装置を用いて行う。
【0049】
これらの一連のエッチングの結果、SiC膜7、SiO2膜6及びSiC膜5にビアホールのパターン(第2のパターン)が形成される。
【0050】
次に、図9(a)に示すように、下層樹脂膜21をアッシングにより除去する。
【0051】
次いで、図9(b)に示すように、SiO2膜8及び6をマスクとして、SiC膜7及び5をエッチングする。このエッチングは、例えば、CH2F2:30sccm、O2:20sccm、Ar:50sccm、N2:50sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:200Wの条件の下で、プラズマエッチング装置を用いて行う。この結果、SiC膜7に配線溝のパターンが形成され、SiC膜5にビアホールのパターンが形成される。
【0052】
その後、図10(a)に示すように、SiC膜7をマスクとして、SiO2膜6をエッチングし、SiC膜5をマスクとして、ポーラスシリカ膜4をエッチングすると共に、SiO2膜8を除去する。このエッチングは、例えば、CF4:50sccm、CHF3:100sccm、Ar:50sccm、N2:10sccm、圧力:26.7Pa(200mTorr)、RF電源パワー:1000Wの条件の下で、プラズマエッチング装置を用いて行う。このエッチングによりポーラスシリカ膜4に形成された孔は、ビアホールの一部となる。また、SiO2膜6に配線溝のパターンが形成される。
【0053】
続いて、図10(b)に示すように、エッチングにより、SiC膜5の露出している部位を除去すると共に、SiC膜7を薄くする。このエッチングは、例えば、CH2F2:30sccm、O2:15sccm、Ar:50sccm、N2:75sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:150Wの条件の下で、プラズマエッチング装置を用いて行う。この結果、SiC膜5に配線溝のパターンが形成される。
【0054】
次に、SiC膜7をマスクとして、ポーラスシリカ膜4のエッチングを行うことにより、図11(a)に示すように、配線溝25を形成すると同時に、SiC膜3まで到達するビアホール24を形成する。このエッチングは、例えば、CF4:50sccm、CHF3:100sccm、Ar:50sccm、N2:10sccm、圧力:26.7Pa(200mTorr)、RF電源パワー:1000Wの条件の下で、プラズマエッチング装置を用いて行う。
【0055】
次いで、図11(b)に示すように、エッチングにより、SiC膜3の露出している部位及びSiC7を除去する。このエッチングは、例えば、CH2F2:30sccm、O2:15sccm、Ar:50sccm、N2:75sccm、圧力:2.67Pa(20mTorr)、RF電源パワー:150Wの条件の下で、プラズマエッチング装置を用いて行う。このエッチングの結果、ビアホール24が下層のCu配線2まで到達する。
【0056】
その後、図12(a)に示すように、配線溝25及びビアホール24内に、Cu膜(配線材料)26を埋め込み、図11(b)に示すように、Cu膜26にCMPを施すことにより、Cu配線27を形成する。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【0057】
図13は、第2の実施形態を適用して製造した半導体装置の構造を示す断面図である。図13に示す例では、上述の実施形態に係る製造方法により、少なくとも2層の多層配線が形成されている。そして、最上層のCu配線27及びポーラスシリカ膜4上に、SiN等からなるパッシベーション膜31が形成されている。更に、パッシベーション膜31上に、SiO膜32及びSiN膜33からなるカバー膜が形成されている。カバー膜には、適宜パッド引出用の開口部(図示せず)が形成されている。
【0058】
このような第2の実施形態によっても、ハードマスクを4層構造とし、ポーラスシリカ膜4のエッチング時には、ポーラスシリカ膜4との選択比が高いSiC膜7をマスクとして用いている。このため、第1の実施形態と同様に、ハードマスクの変形は極めて生じにくく、この変形を原因とするリークを抑制することができる。
【0059】
なお、層間絶縁膜の材料は特に限定されるものではなく、有機低誘電率膜を用いてもよく、また、シリコン酸化膜を用いてもよい。また、エッチングストッパ膜としては、シリコン炭化膜の他に、例えばシリコン窒化膜を用いてもよい。第1のハードマスクとしては、シリコン炭化膜の他に、シリコン窒化膜又はシリコン酸窒化膜を用いてもよい。第3のハードマスクとしては、シリコン炭化膜の他に、シリコン窒化膜を用いてもよい。
【0060】
例えば、第3のハードマスクとしてシリコン炭化膜(SiC膜)を用い、第1のハードマスクとしてシリコン窒化膜(SiN膜)を用いた場合、シリコン窒化膜をシリコン炭化膜より速い速度でエッチングすることができるので、第1のハードマスクをエッチングする際の第3のハードマスクの膜厚の減少量が低減する。このため、第3のハードマスクをより薄い厚さにすることが可能となる。この結果、第4のハードマスク(SiO2膜)を用いた第3のハードマスクのエッチングが容易になる。
【0061】
以下、本発明の諸態様を付記としてまとめて記載する。
【0062】
(付記1) ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、エッチングストッパ膜及び層間絶縁膜を順次形成する工程と、
前記層間絶縁膜上に、第1のハードマスクとして、シリコン炭化膜、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
前記第1のハードマスク上に、第2のハードマスクとして、シリコン酸化膜を形成する工程と、
前記第2のハードマスク上に、第3のハードマスクとして、シリコン炭化膜又はシリコン窒化膜を形成する工程と、
前記第3のハードマスク上に、第4のハードマスクとして、シリコン酸化膜を形成する工程と、
前記第4のハードマスクにパターンを形成する工程と、
前記第4のハードマスクを用いて前記第3のハードマスクをエッチングする工程と、
前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする工程と、
前記第3のハードマスクを用いて前記第1のハードマスクをエッチングする工程と、
前記第3のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に前記エッチングストッパ膜まで到達する開口部を形成する工程と、
前記エッチングストッパ膜の前記層間絶縁膜に形成された開口部から露出する部分をエッチングする工程と、
前記開口部内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【0063】
(付記2) 前記層間絶縁膜として、低誘電率絶縁膜を用いることを特徴とする付記1に記載の半導体装置の製造方法。
【0064】
(付記3) 前記層間絶縁膜として、無機系の絶縁膜を用いることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0065】
(付記4) 前記層間絶縁膜として、多孔質絶縁膜を用いることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0066】
(付記5) 前記層間絶縁膜として、ポーラスシリカ膜を用いることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
【0067】
(付記6) 前記エッチングストッパ膜は、シリコン炭化膜又はシリコン窒化膜であることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0068】
(付記7) 前記第3のハードマスクの厚さを、前記第1のハードマスクの2倍以上とすることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0069】
(付記8) 前記エッチングストッパ膜をエッチングする工程は、前記第3のハードマスクを除去する工程を有することを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
【0070】
(付記9) 前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする工程は、前記第4のハードマスクを除去する工程を有することを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
【0071】
(付記10) 前記第4のハードマスクにパターンを形成する工程は、
第1のレジストマスクを用いて前記第4のハードマスクに第1のパターンを形成する工程と、
前記第1のレジストマスクを除去する工程と、
全面に樹脂膜を形成する工程と、
第2のレジストマスクを用いて前記樹脂膜にパターンを形成する工程と、
前記樹脂膜をマスクとして用いて前記第4のハードマスクに第2のパターンを形成する工程と、
前記樹脂膜を除去する工程と、
を有することを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
【0072】
(付記11) 前記第1のパターンは、配線溝のパターンであり、前記第2のパターンは、ビアホールのパターンであることを特徴とする付記10に記載の半導体装置の製造方法。
【0073】
(付記12) 前記第4のハードマスクに第2のパターンを形成する工程の後に、前記樹脂膜を用いて前記第3及び第2のハードマスクをエッチングする工程を有することを特徴とする付記10又は11に記載の半導体装置の製造方法。
【0074】
(付記13) 前記第4のハードマスクを用いて前記第3のハードマスクをエッチングする工程は、前記第1のハードマスクをエッチングする工程を有することを特徴とする付記12に記載の半導体装置の製造方法。
【0075】
(付記14) 前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする工程は、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する工程を有することを特徴とする付記13に記載の半導体装置の製造方法。
【0076】
(付記15) 前記開口部は、前記第1のパターンに基づいて形成された配線溝部と、前記第2のパターンに基づいて形成されたビアホール部と、を有することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。
【0077】
【発明の効果】
以上詳述したように、本発明によれば、第1乃至第4のハードマスクを用いて、層間絶縁膜の加工を行い、開口部の形成時には、ハードマスクと層間絶縁膜との間に高い選択比を確保することができる。このため、所望の形状の配線を得ることができ、微細化に伴う配線間のリークを抑制することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図2】図1に引き続き、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図3】図2に引き続き、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】図3に引き続き、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図5】図4に引き続き、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図6】本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】図6に引き続き、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図8】図7に引き続き、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図9】図8に引き続き、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図10】図9に引き続き、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図11】図10に引き続き、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図12】図11に引き続き、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図13】第2の実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図14】ダマシン法におけるCMPの進行を工程順に示す断面図である。
【図15】ArFレジストを用いたエッチングの進行を工程順に示す断面図である。
【図16】従来のダマシン法を採用した半導体装置の製造方法を工程順に示す断面図である。
【図17】デュアルダマシン法におけるレジストマスクの形成方法を工程順に示す断面図である。
【符号の説明】
1:層間絶縁膜
2:Cu配線
3:SiC膜(エッチングストッパ膜)
4:ポーラスシリカ膜(層間絶縁膜)
5:SiC膜(第1のハードマスク)
6:SiO2膜(第2のハードマスク)
7:SiC膜(第3のハードマスク)
8:SiO2膜(第4のハードマスク)
9:反射防止膜
10:レジストマスク
11:Cu膜
12:Cu配線
13:配線溝
21:下層樹脂膜
22:SOG膜
23:レジストマスク
24:ビアホール
25:配線溝
26:Cu膜
27:Cu配線
Claims (10)
- ダマシン法により配線を形成する工程を有する半導体装置の製造方法において、
導電層上に、エッチングストッパ膜及び層間絶縁膜を順次形成する工程と、
前記層間絶縁膜上に、第1のハードマスクとして、シリコン炭化膜、シリコン窒化膜又はシリコン酸窒化膜を形成する工程と、
前記第1のハードマスク上に、第2のハードマスクとして、シリコン酸化膜を形成する工程と、
前記第2のハードマスク上に、第3のハードマスクとして、シリコン炭化膜又はシリコン窒化膜を形成する工程と、
前記第3のハードマスク上に、第4のハードマスクとして、シリコン酸化膜を形成する工程と、
前記第4のハードマスクにパターンを形成する工程と、
前記第4のハードマスクを用いて前記第3のハードマスクをエッチングする工程と、
前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする工程と、
前記第3のハードマスクを用いて前記第1のハードマスクをエッチングする工程と、
前記第3のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に前記エッチングストッパ膜まで到達する開口部を形成する工程と、
前記エッチングストッパ膜の前記層間絶縁膜に形成された開口部から露出する部分をエッチングする工程と、
前記開口部内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜として、無機系の絶縁膜を用いることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記層間絶縁膜として、ポーラスシリカ膜を用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第3のハードマスクの厚さを、前記第1のハードマスクの2倍以上とすることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記エッチングストッパ膜をエッチングする工程は、前記第3のハードマスクを除去する工程を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする工程は、前記第4のハードマスクを除去する工程を有することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
- 前記第4のハードマスクにパターンを形成する工程は、
第1のレジストマスクを用いて前記第4のハードマスクに第1のパターンを形成する工程と、
前記第1のレジストマスクを除去する工程と、
全面に樹脂膜を形成する工程と、
第2のレジストマスクを用いて前記樹脂膜にパターンを形成する工程と、
前記樹脂膜をマスクとして用いて前記第4のハードマスクに第2のパターンを形成する工程と、
前記樹脂膜を除去する工程と、
を有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。 - 前記第1のパターンは、配線溝のパターンであり、前記第2のパターンは、ビアホールのパターンであることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第3のハードマスクを用いて前記第2のハードマスクをエッチングする工程は、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する工程を有することを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記開口部は、前記第1のパターンに基づいて形成された配線溝部と、前記第2のパターンに基づいて形成されたビアホール部と、を有することを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (20)
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KR100670666B1 (ko) * | 2005-06-28 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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US20070205507A1 (en) * | 2006-03-01 | 2007-09-06 | Hui-Lin Chang | Carbon and nitrogen based cap materials for metal hard mask scheme |
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KR20090128902A (ko) * | 2008-06-11 | 2009-12-16 | 크로스텍 캐피탈, 엘엘씨 | 이중 하드마스크막을 이용한 씨모스이미지센서 제조 방법 |
JP5391594B2 (ja) * | 2008-07-02 | 2014-01-15 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US20100022091A1 (en) * | 2008-07-25 | 2010-01-28 | Li Siyi | Method for plasma etching porous low-k dielectric layers |
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JP2013026265A (ja) * | 2011-07-15 | 2013-02-04 | Sony Corp | プラズマ処理方法、プラズマ処理装置、及び、半導体装置の製造方法 |
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US9054158B2 (en) * | 2013-02-08 | 2015-06-09 | Texas Instruments Incorporated | Method of forming a metal contact opening with a width that is smaller than the minimum feature size of a photolithographically-defined opening |
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US9679804B1 (en) * | 2016-07-29 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-patterning to form vias with straight profiles |
US10522750B2 (en) * | 2018-02-19 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiply spin-coated ultra-thick hybrid hard mask for sub 60nm MRAM devices |
US11908731B2 (en) | 2021-05-13 | 2024-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via-first self-aligned interconnect formation process |
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---|---|---|---|---|
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JP2002222860A (ja) | 2001-01-29 | 2002-08-09 | Sony Corp | 半導体装置の作成方法 |
US20030119305A1 (en) * | 2001-12-21 | 2003-06-26 | Huang Robert Y. S. | Mask layer and dual damascene interconnect structure in a semiconductor device |
JP3757213B2 (ja) * | 2003-03-18 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法 |
-
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2007
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101348280B1 (ko) | 2007-07-06 | 2014-01-10 | 삼성전자주식회사 | 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법 |
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