JP2007165703A - 多層レジスト膜のパターニング方法および半導体装置の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000000059 patterning Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 115
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 58
- 239000010703 silicon Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000001312 dry etching Methods 0.000 claims abstract description 16
- 239000007789 gas Substances 0.000 claims description 156
- 238000010030 laminating Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 56
- 238000001020 plasma etching Methods 0.000 description 16
- 238000000926 separation method Methods 0.000 description 12
- 238000005259 measurement Methods 0.000 description 7
- 239000000203 mixture Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000576 coating method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000007795 chemical reaction product Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 150000001412 amines Chemical class 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QVEIBLDXZNGPHR-UHFFFAOYSA-N naphthalene-1,4-dione;diazide Chemical compound [N-]=[N+]=[N-].[N-]=[N+]=[N-].C1=CC=C2C(=O)C=CC(=O)C2=C1 QVEIBLDXZNGPHR-UHFFFAOYSA-N 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- -1 polysiloxane Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
【解決手段】本発明に係る多層レジスト膜のパターニング方法は、半導体基板上に下層レジスト膜104を形成する工程と、下層レジスト膜104の上に、シリコン含有上層レジスト膜を形成する工程と、該シリコン含有上層レジスト膜を所定の形状にパターニングする工程と、0.075mTorr以上、50mTorr以下の圧力下において、O2ガスとArガスとを含むエッチングガスを用い、パターニングされたシリコン含有上層レジスト膜106をマスクとして下層レジスト膜104をドライエッチングする工程と、を含む。
【選択図】 図1
Description
特許文献1においては、エッチングガスとして、O2ガスとHeガスとの混合ガスを用いているが、図12(b)および図13(c)に示すように下層レジスト膜18,22の側壁がサイドエッチングされることがあった。
前記下層レジスト膜の上に、シリコン含有上層レジスト膜を形成する工程と、
前記シリコン含有上層レジスト膜を所定の形状にパターニングする工程と、
0.075mTorr以上、50mTorr以下の圧力下において、O2ガスとArガスとを含むエッチングガスを用い、パターニングされた前記シリコン含有上層レジスト膜をマスクとして前記下層レジスト膜をドライエッチングする工程と、
を含む、多層レジスト膜のパターニング方法が提供される。
上記の方法により、前記被エッチング膜上に下層レジスト膜およびシリコン含有上層レジストを積層して多層レジスト膜を形成するとともに、該シリコン含有上層レジスト膜および該下層レジストを順にパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含む半導体装置の製造方法が提供される。
本実施形態においては、2層レジストの場合を例にとって説明する。本実施形態の多層レジスト膜のパターニング方法は以下の工程を含む。
(i)半導体基板上に下層レジスト膜104を形成する工程
(ii)下層レジスト膜104の上に、シリコン含有上層レジスト膜を形成する工程(図1(a))
(iii)シリコン含有上層レジスト膜を所定の形状にパターニングする工程(図1(a))
(iv)0.075mTorr以上、50mTorr以下(0.01Pa以上、6.7Pa以下程度)の圧力下において、O2ガスとArガスとを含むエッチングガスを用い、パターニングされたシリコン含有上層レジスト膜106をマスクとして下層レジスト膜104をドライエッチングする工程
まず、図示しない半導体基板上に形成された被エッチング膜102上に、下層レジスト膜104、シリコン含有上層レジスト膜の順に成膜する。下層レジスト膜104の膜厚は、100nm〜400nm程度、上層レジスト膜の膜厚は、30nm〜100nm程度とすることができる。
そして、シリコン含有上層レジスト膜106をマスクとして、下層レジスト膜104を反応性イオンエッチング(RIE)によりパターンが転写された下層レジスト膜108を形成する(図1(b))。
(真空度)
(エッチングガス)
(半導体基板の温度)
(第2の実施形態)
(i)半導体基板上に下層レジスト膜104を形成する工程
(ii)下層レジスト膜104の上に、シリコン含有上層レジスト膜(シリコン含有中間膜と上層レジスト膜との積層膜)を形成する工程(図2(a))
(iii)上層レジスト膜を所定の形状にパターニングする工程(図2(a))
(iv)0.075mTorr以上、50mTorr以下の圧力下において、O2ガスとArガスとを含むエッチングガスを用い、パターニングされたシリコン含有上層レジスト膜(シリコン含有中間膜115と上層レジスト膜117との積層膜)をマスクとして下層レジスト膜104をドライエッチングする工程
[実施例]
[実験例1〜18]
<多層レジスト膜をエッチング条件>
(多層レジスト膜)
・下層レジスト膜:300nm(レジスト液 B200(JSR株式会社製))
・シリコン含有上層レジスト膜:90nm(レジスト液 JSF187(JSR株式会社製))
(上層レジスト膜の露光条件)
・F2露光(溝70nm/スペース70nmのパターンを形成)
(下層レジスト膜のドライエッチング条件)
・エッチャー:2周波RIE(リアクティブイオンエッチング)装置
・エッチングガス:O2ガス、N2ガス、NH3ガス、COガス、Arガス(図4参照)
・エッチング条件:圧力、エッチングガス流量、半導体基板の温度を図4に示す。なお、図5〜11に示す下層レジストのエッチレートは、別途測定した。
<評価>
シリコン含有上層レジスト膜の膜厚が薄い場合において、ファセット量が増大すると、有機膜である下層レジスト膜をエッチングする際に、上層レジスト膜の肩部がエッチングされる。そのため、肩部直下の下層レジスト膜は、エッチングガスであるO2と容易に反応し、エッチングされることにより、溝寸法が増大し、寸法シフトの問題が生じる。
さらに、被エッチング膜としてLow-k膜を用いる場合には、下層レジスト膜をエッチングした後には、シリコン含有上層レジスト膜は、若干残っている方が好ましい。つまり、Low-k膜は、パターニングされた下層レジスト膜をマスクにエッチングするが、シリコン含有上層レジスト膜が残っていれば、下層レジスト膜のマスク残膜を増大することができ、所望のLow-k膜の形状を得ることができる(例えば、Line Edge Roughnessの改善)。
以下に、実験例1〜18の結果を図面5〜11を参照しながら説明する。なお、実験例8,10〜13,15〜18が実施例である。なお、各図では、離間距離bを下層Mid寸法、離間距離cを下層Btm寸法と表記する。
図5に、単体ガス(O2ガス、N2ガス、NH3ガス、COガス)を用いて、下層レジスト膜をエッチングした場合の結果を示す。これらのエッチングガスは、本発明の効果を示す参照例である。
O2ガス(実験例1)は、有機膜である下層レジスト膜との反応性が大きいため、エッチレートは最も早く、サイドエッチが大きいことが確認された。一方、N2ガス、NH3ガス、COガス、Arガス(順に実験例2〜4)では、エッチレートが小さい(図5)。そのため、エッチング時間が長くなり(図4)、ファセット量が増大した。
図6に、O2ガスと、デポガスとしてN2ガス、NH3ガス、またはCOガスとを混合したエッチングガスを用いて下層レジスト膜をエッチングした場合の結果を示す。これらのエッチングガスは、従来から用いられているガスであり、参照例である。なお、チャンバー内の圧力は10mTorrとした。
図6に示すように、NH3ガスを用いることにより、下層レジストの底部の離間距離cを抑制できるが、サイドエッチングが生じ、下層レジスト間の離間距離bは改善されていない。
図7に、O2ガス+Arガス、N2ガス+Arガスをエッチングガスとして用いて下層レジスト膜をエッチングした場合の結果を示す。なお、チャンバー内の圧力は10mTorrとした。
図7に示すように、O2ガスにArガスを添加した場合、実験例1に比べてファセット量aは若干増大するものの、サイドエッチが抑制された。下層レジストにおいて離間距離b,cの増大がともに抑制され、良好な結果が得られた。N2ガスにArガスを添加しても、下層レジスト膜はエッチングされなかった。
図8に、O2ガス+N2ガス+Arガス、O2ガス+NH3ガス+Arガス、O2ガス+COガス+Arガスをエッチングガスとして用いて下層レジスト膜をエッチングした場合の結果を示す。なお、チャンバー内の圧力は10mTorrとした。
図8に示すように、いずれのエッチングガスにおいても良好な結果が得られたが、特にO2ガス+NH3ガス+Arガスの場合、O2ガス+Arガスより、下層レジストにおける離間距離cの増大は、さらに抑制された。
このような結果から、チャンバー内の圧力が10mTorrの条件下において、下層レジスト膜のエッチングガスをO2ガス+Arガスの混合ガスにした場合、サイドエッチの抑制効果が得られることが確認された。さらに、O2ガス+Arガス+NH3ガスを用いることにより、上記の効果にさらに優れることが確認された。
図9に、O2ガス+Arガスをエッチングガスとして用い、チャンバー内の圧力を10mTorr、50mTorr、100mTorr(順に、実験例8,13,14)として、下層レジスト膜をエッチングした場合の結果を示す。
低圧化によりイオンの異方性が増大するため、ファセットは増大するが、下層レジストにおいて離間距離b,cの増大は抑制された。なお、60mTorrにおいて、離間距離b,cの増大を確認した。このように、チャンバー内の圧力を寸法抑制には、低圧領域(0.075mTorr以上、50mTorr以下)が良好であった。ここで、0.075mTorrは、一般にエッチング装置の真空限界で実用的に実施できる最小の圧力である。
図10に、エッチングガスとしてO2ガス+Arガスを用い、チャンバー内の圧力を10mTorrとし、O2ガスの流量を30sccm,100sccm,200sccm(順に、実験例16,8,15)と変化させて、下層レジスト膜をエッチングした場合の結果を示す。
その結果、寸法とファセットは、トレードオフであり、100sccm程度が良好であった。
図11に、エッチングガスとしてO2ガス+Arガスを用い、チャンバー内の圧力を10mTorrとし、基板温度を−10℃、20℃、60℃(順に、実験例17,8,18)と変化させて、下層レジスト膜をエッチングした場合の結果を示す。
<多層レジスト膜のエッチング条件>
(多層レジスト膜)
・下層レジスト膜:180nm(レジスト液 B200(JSR株式会社製))
・シリコン含有中間膜:50nm(レジスト液 SHB−A629(信越化学工業株式会社製))
・上層レジスト膜:120nm(レジスト液 EP−038(東京応化工業株式会社製))
(上層レジスト膜の露光条件)
・電子ビーム投影露光(EPL:Electron Projection Lithography):溝50nm/スペース50nmのパターンを形成
(下層レジスト膜のドライエッチング条件)
・エッチャー: 2周波RIE(リアクティブイオンエッチング)装置
・エッチングガスや、圧力、エッチングガス流量、半導体基板の温度等のエッチング条件、評価条件等については、実験例1〜18と同様に行った。
その結果、実験例1〜18と同様の傾向が確認された。また、露光装置は、i線、KrF、ArF、ArF液浸、EUV等のいずれを用いた装置であってもよい。
14,18,22 下層レジスト膜
15,20 シリコン含有中間膜
16 シリコン含有上層レジスト膜
17,17a 上層レジスト膜
102 被エッチング膜
104 下層レジスト膜
106 シリコン含有上層レジスト膜
108 下層レジスト膜
110 シリコン含有上層レジスト膜
112 デポ
116 上層レジスト膜
114,115,120 シリコン含有中間膜
117 上層レジスト膜
118 下層レジスト膜
122 デポ
a,b,c 離間距離
Claims (5)
- 半導体基板上に下層レジスト膜を形成する工程と、
前記下層レジスト膜の上に、シリコン含有上層レジスト膜を形成する工程と、
前記シリコン含有上層レジスト膜を所定の形状にパターニングする工程と、
0.075mTorr以上、50mTorr以下の圧力下において、O2ガスとArガスとを含むエッチングガスを用い、パターニングされた前記シリコン含有上層レジスト膜をマスクとして前記下層レジスト膜をドライエッチングする工程と、
を含む、多層レジスト膜のパターニング方法。 - 請求項1に記載の多層レジスト膜のパターニング方法であって、
前記エッチングガスは、さらにN2、NH3およびCOからなる群より選択される1種以上のガスを含む、多層レジスト膜のパターニング方法。 - 請求項1または2に記載の多層レジスト膜のパターニング方法であって、
前記下層レジスト膜をドライエッチングする前記工程は、
前記半導体基板の温度−20℃以上、20℃以下において前記下層レジスト膜をドライエッチングする工程である、多層レジスト膜のパターニング方法。 - 請求項1乃至3のいずれかに記載の多層レジスト膜のパターニング方法であって、
前記上層レジスト膜を形成する前記工程は、前記下層レジスト膜の上に、シリコン含有中間膜と、レジスト膜とを積層することにより上層レジスト膜を形成する工程であって、
前記下層レジスト膜をドライエッチングする前記工程が、
パターニングされた前記レジスト膜をマスクとして前記シリコン含有中間膜をエッチングする工程と、
0.075mTorr以上、50mTorr以下の圧力下において、O2ガスとArガスとを含むエッチングガスを用い、パターニングされた前記中間膜をマスクとして前記下層レジスト膜をドライエッチングする工程と、
を含む、多層レジスト膜のパターニング方法。 - 半導体基板上に被エッチング膜を形成する工程と、
前記請求項1乃至4のいずれかに記載の方法により、前記被エッチング膜上に下層レジスト膜およびシリコン含有上層レジストを積層して多層レジスト膜を形成するとともに、該シリコン含有上層レジスト膜および該下層レジスト膜を順にパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含む半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005361812A JP4734111B2 (ja) | 2005-12-15 | 2005-12-15 | 多層レジスト膜のパターニング方法および半導体装置の製造方法 |
US11/638,499 US7754543B2 (en) | 2005-12-15 | 2006-12-14 | Method of patterning multiple-layered resist film and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005361812A JP4734111B2 (ja) | 2005-12-15 | 2005-12-15 | 多層レジスト膜のパターニング方法および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007165703A true JP2007165703A (ja) | 2007-06-28 |
JP4734111B2 JP4734111B2 (ja) | 2011-07-27 |
Family
ID=38174167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005361812A Expired - Fee Related JP4734111B2 (ja) | 2005-12-15 | 2005-12-15 | 多層レジスト膜のパターニング方法および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7754543B2 (ja) |
JP (1) | JP4734111B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2009204674A (ja) * | 2008-02-26 | 2009-09-10 | Toshiba Corp | パターン形成方法 |
JP2010283095A (ja) * | 2009-06-04 | 2010-12-16 | Hitachi Ltd | 半導体装置の製造方法 |
US10089410B2 (en) | 2010-04-02 | 2018-10-02 | Objectivity, Inc. | For acceleration of pathway selection, application, and ranking in a hybrid network |
US11301514B2 (en) | 2013-03-02 | 2022-04-12 | Leon Guzenda | System and method to identify islands of nodes within a graph database |
US10789294B2 (en) | 2013-03-02 | 2020-09-29 | Leon Guzenda | Method and system for performing searches of graphs as represented within an information technology system |
US10346423B2 (en) | 2015-11-17 | 2019-07-09 | Leon Guzenda | Minimizing resource contention while loading graph structures into a distributed database |
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A621 | Written request for application examination |
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A521 | Written amendment |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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