KR100277868B1 - 반도체소자의폴리머발생억제방법 - Google Patents
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Abstract
반도체소자의 폴리머 발생 억제 방법에 관한 것으로 특히, 메탈릭(metallic) 성분에서 발생할 수 있는 폴리머의 발생을 억제하기에 적당한 반도체소자의 폴리머 발생 억제 방법에 관한 것이다. 이와 같은 반도체소자의 폴리머 발생 억제 방법은 반도체기판상에 절연막을 형성하는 단계, 상기 절연막상에 제 1 베리어 메탈층, 전도층 및 제 2 베리어 메탈층을 차례로 형성하는 단계, 상기 제 2 베리어 메탈층, 전도층 및 제 1 베리어 메탈층을 상기 절연막의 소정영역에만 남도록 선택적으로 패터닝하는 단계, 상기 제 2 베리어 메탈층상에 보호막을 형성하는 단계, 상기 제 1 베리어 메탈층, 전도층 및 제 2 베리어 메탈층을 포함한 상기 보호막 전면에 층간 절연막을 형성하는 단계, 상기 보호막의 상측면이 노출되도록 상기 층간 절연막을 선택적으로 제거하는 단계, 그리고 상기 층간 절연막의 식각잔류물 및 보호막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체소자의 폴리머 발생 억제 방법에 관한 것으로 특히, 메탈릭(metallic) 성분에서 발생할 수 있는 폴리머의 발생을 억제하기에 적당한 반도체소자의 폴리머 발생 억제 방법에 관한 것이다.
반도체 소자의 제조공정에 있어서 감광막을 이용한 공정은 집적회로(IC : Intergrated Circuit)의 발달에 큰 영향을 주었다.
즉, 미세회로 공정기술의 발달과 더불어 일정한 칩 면적에 보다 많은 회로의 집적을 가능하게 하여 칩의 고집적화 및 대용량화를 가져오게 되었다.
이와 더불어 반도체 소자의 제조공정에 있어서 중요한 요소로 작용하고 있는 것이 금속박막이다. 금속박막은 전극, 배선 등을 중심으로 사용되고 있고 이러한 금속박막 중에서도 알루미늄 박막은 가격, 산화막과의 접착력, 감광막을 이용한 패턴 형성의 용이함 및 낮은 접촉저항값 등의 장점이 있어 많이 사용되고 있다.
이와 같은 감광막 및 알루미늄을 이용한 식각공정 및 식각공정후 발생하는 폴리머에 대한 제거방법을 설명하기로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 비아 홀 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 제 1 산화막(2)을 형성한다음 상기 제 1 산화막(2)상에 제 1 베리어 메탈층(3), 알루미늄층(4) 및 제 2 베리어 메탈층(5)을 차례로 형성한다. 이어서, 상기 제 2 베리어 메탈층(5), 알루미늄층(4) 및 제 1 베리어 메탈층(3)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 전도층 패턴을 형성한다. 그다음, 선택적으로 패터닝된 제 1 베리어 메탈층(3), 알루미늄층(4) 및 제 2 베리어 메탈층(5)을 포함한 상기 제 1 산화막(2) 전면에 제 2, 제 3 및 제 4 산화막(6)(7)(8)으로 이루어진 IMD(Inter Metal Dielectric)층을 형성한다. 계속해서 상기 제 4 산화막(8)상에 감광막(PR)을 도포한다음 노광 및 현상공정으로 비아 홀(via hole)영역을 정의하여 비아 홀 영역의 상기 감광막(PR)을 패터닝한다. 이때, 상기 비아 홀 영역은 상기 제 2 베리어 메탈층(5)과 동일한 위치로 상기 제 2 베리어 메탈층(5)보다 좁은 폭으로 정의한다.
도 1b에 나타낸 바와 같이, 패터닝된 상기 감광막(PR)을 마스크로 이용한 건식각공정으로 상기 제 4, 제 3 및 제 2 산화막(8)(7)(6)을 선택적으로 제거하여 비아 홀(9)을 형성한다. 이때, 상기한 바와 같은 건식각공정은 제 2 베리어 메탈층(5)의 상측면을 노출시키기 위한 것이다. 이때, 상기한 바와 같은 건식각공정시 상기 제 2 베리어 메탈층(5) 역시 어느 정도 건식각되는 것을 방지하기는 어렵고 도면에서 도시한 바와 같이 비아 홀(9)과 동일 위치의 제 2 베리어 메탈층(5)까지 건식각되는 경우도 발생한다. 결국, 상기한 바와 같은 비아 홀(9)내의 제 2, 제 3 및 제 4 산화막(6)(7)(8)의 측면과 감광막(PR)의 표면에 식각잔류물인 금속성분이 포함된 메탈릭(Metallic) 폴리머(polymer)(10)가 발생한다.
도 1c에 나타낸 바와 같이, 애싱(ashing) 및 화학처리로 상기 감광막(PR)과 메탈릭 폴리머(10)를 제거한다. 이때, 메탈릭 폴리머(10)의 양이 많을 경우에는 애싱 및 화학처리공정후에도 제 4 산화막(8)의 에지부 상측에 소정량의 폴리머(10)가 남게 된다. 그와 같이 제 4 산화막(8)의 에지부 상측에 폴리머(10)가 완전히 제거되지 못하고 남는 이유는 메탈릭 폴리머(10)의 발생량이 많을 경우인 것인데 비아 홀(9)내에서 비아 홀(9) 외부로 폴리머(10)를 제거할 때 메탈릭 폴리머(10)의 발생량이 많을 경우 이론적으로는 제 2 베리어 메탈층(5)이 손상을 입거나 제거되지 않은 것으로 되어 있기 때문인 것이다. 결국, 폴리머(10)의 발생량에 대한 오류를 범하게 되므로 폴리머(10)를 충분히 제거하지 못하는 것이다.
종래 반도체소자의 비아 홀 형성방법에 있어서는 비아 홀을 패터닝하는 공정중 식각잔류물이 발생되는데 특히, 비아 홀을 완성하면서 노출되는 금속층과의 반응으로 메탈릭 폴리머가 다량 발생할 경우 메탈릭 폴리머의 완전한 제거공정이 어렵고 특히, 상기 비아 홀을 통해 알루미늄층과 접촉하는 금속층을 증착하는 공정에서 잔류하는 메탈릭 폴리머 때문에 단선 등의 불량을 발생시킬 수 있어 반도체소자의 신뢰도를 저하시키는 문제점이 발생하였다.
본 발명은 상기한 바와 같은 종래 반도체소자의 비아 홀 형성방법의 문제점을 해결하기 위하여 안출한 것으로 전도층 패턴의 상측에 층간 절연막과 식각선택비가 다른 물질을 형성하여 비아 홀 형성공정시 메탈층의 손상을 방지하므로 폴리머의 발생을 억제할 수 있는 반도체소자의 폴리머 발생 억제 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 비아 홀 형성공정 단면도
도 2a 내지 도 2d는 본 발명 반도체 소자의 비아 홀 형성공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 절연막
13 : 제 1 베리어 메탈층 14 : 전도층
15 : 제 2 베리어 메탈층 16 : 보호막
17 : 층간 절연막 18 : 제 1 절연막
19 : 제 2 절연막 20 : 제 3 절연막
21 : 폴리머 22 : 비아 홀
본 발명에 따른 반도체소자의 폴리머 발생 억제 방법은 반도체기판상에 절연막을 형성하는 단계, 상기 절연막상에 제 1 베리어 메탈층, 전도층 및 제 2 베리어 메탈층을 차례로 형성하는 단계, 상기 제 2 베리어 메탈층, 전도층 및 제 1 베리어 메탈층을 상기 절연막의 소정영역에만 남도록 선택적으로 패터닝하는 단계, 상기 제 2 베리어 메탈층상에 보호막을 형성하는 단계, 상기 제 1 베리어 메탈층, 전도층 및 제 2 베리어 메탈층을 포함한 상기 보호막 전면에 층간 절연막을 형성하는 단계, 상기 보호막의 상측면이 노출되도록 상기 층간 절연막을 선택적으로 제거하는 단계, 그리고 상기 층간 절연막의 식각잔류물 및 보호막을 제거하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 폴리머 발생 억제 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명 반도체 소자의 비아 홀 형성공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 절연막(12)을 형성한다음 상기 절연막(12)상에 제 1 베리어 메탈층(13), 전도층(14) 및 제 2 베리어 메탈층(15)을 차례로 형성한다. 이어서, 상기 제 2 베리어 메탈층(15), 전도층(14) 및 제 1 베리어 메탈층(13)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 전도층 패턴을 형성한다. 그다음, 선택적으로 패터닝된 제 1 베리어 메탈층(13), 알루미늄층(14) 및 제 2 베리어 메탈층(15)을 포함한 상기 절연막(12) 전면에 보호막(16)을 형성한다. 이때, 상기 보호막(16)은 산화막 또는 질화막과 식각선택비가 다른 물질로 형성하며 비금속 물질을 사용하여 형성한다. 바람직하게는 감광막으로 형성한다. 그리고, 감광막으로 형성한 경우에는 패터닝공정후 자외선을 이용하여 200℃정도의 온도에서 경화(hardening)시키는 공정을 실시한다. 그리고, 상기 보호막(16)은 1000 ∼ 3000Å정도의 두께로 형성한다. 또한, 상기 절연막(12)은 산화막과 질화막중 어느 하나로 형성함을 특징으로 하는 반도체소자의 폴리머 발생 억제방법.
도 2b에 나타낸 바와 같이, 상기 보호막(16)을 상기 제 2 베리어 메탈층(15)상에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이때, 패터닝된 보호막(16)의 너비는 상기 제 2 베리어 메탈층(15)보다 작거나 동일하도록 한다. 이어서, 상기 절연막(12), 제 1 베리어 메탈층(13), 전도층(14) 및 제 2 베리어 메탈층(15)을 포함한 상기 보호막(16) 전면에 층간 절연막(17)을 형성한다. 그다음, 상기 층간 절연막(17)상에 감광막(PR11)을 도포한다음 노광 및 현상공정으로 비아 홀(via hole)영역을 정의하여 비아 홀 영역의 상기 감광막(PR11)을 패터닝한다. 이때, 상기 비아 홀 영역은 상기 보호막(16)의 상측면과 동일 위치로 정의한다. 그리고, 상기 층간 절연막(17)은 제 1, 제 2 및 제 3 절연막(18)(19)(20)으로 구성된 IMD(Inter Metal Dielectric)층이다. 그리고, 상기 제 1, 제 2 및 제 3 절연막(18)(19)(20)은 산화막과 질화막중 어느 하나 이상으로 형성하는데 제 2 절연막(19)이 유동성이 우수한 절연막으로 형성한다.
도 2c에 나타낸 바와 같이, 상기 패터닝된 감광막(PR11)을 마스크로 이용한 식각공정으로 상기 층간 절연막(17)을 선택적으로 제거하여 상기 보호막(16)의 상측면을 노출시킨다. 이때, 상기 층간 절연막(17)을 식각하면서 폴리머(21)가 발생한다. 그리고, 상기한 바와 같은 폴리머(21)는 비금속성(nonmetallic)의 폴리머(polymer)이다. 이때, 상기 감광막(PR11)을 마스크로 이용한 식각공정시 상기 제 2 베리어 메탈층(15)의 상측면에 보호막(16)이 형성되어 있으므로 메탈릭 폴리머의 발생을 방지할 수 있을 뿐만 아니라 식각선택비가 다른 보호막(16)이 형성되어 있으므로 폴리머(21)의 발생을 억제할 수 있다. 이때, 상기 건식각시의 식각 가스는 CF4+ CHF3+ Ar 혼합 가스를 사용한다. 그리고, 상기 CF4/CHF3는 1:1 ∼ 3:1정도의 비로 사용한다.
도 2d에 나타낸 바와 같이, 상기 폴리머(21)와 보호막(16)을 제거하여 비아 홀(22)을 형성한다. 이때, 상기한 바와 같은 폴리머 제거공정은 보호막(16)으로 감광막으로 이용하였을 경우 O2가스를 이용한 애싱공정으로 상기 보호막(16)을 제거(STRIP)공정과, CH3COOH, NH4OH 및 탈이온수(DI : DEIONIZED)가 혼합된 액체 또는 현상(develop)액을 사용한 공정의 두단계를 사용하여 제거한다.
본 발명에 따른 반도체소자의 폴리머 발생 억제 방법에 있어서는 베리어 메탈층상에 보호막을 형성하므로 메탈릭 폴리머의 발생을 방지할 뿐만 아니라 폴리머 발생 자체를 억제하여 적은 양의 폴리머만을 제거하면 되므로 폴리머의 제거가 용이하여 신뢰도 높은 반도체소자의 폴리머 발생 억제 방법을 제공할 수 있는 효과가 있고 결과적으로 단선 등의 불량을 방지할 수 있어 신뢰도 높은 반도체소자를 제공할 수 있는 효과가 있다.
Claims (2)
- 반도체기판상에 절연막을 형성하는 단계;상기 절연막상에 제 1 베리어 메탈층, 전도층 및 제 2 베리어 메탈층을 차례로 형성하는 단계;상기 제 2 베리어 메탈층, 전도층 및 제 1 베리어 메탈층을 상기 절연막의 소정영역에만 남도록 선택적으로 패터닝하는 단계;상기 제 2 베리어 메탈층상에 보호막으로 산화막 또는 질화막과 식각선택비가 다르며 비금속성을 갖는 감광막을 형성하는 단계;상기 제 1 베리어 메탈층, 전도층 및 제 2 베리어 메탈층을 포함한 상기 감광막 전면에 층간절연막을 형성하는 단계;상기 감광막의 상측면이 노출되도록 상기 층간절연막을 선택적으로 제거하는 단계; 그리고,상기 층간절연막의 식각잔류물 및 상기 감광막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 폴리머 발생 억제방법.
- 제 1 항에 있어서, 상기 절연막이나 층간절연막은 산화막과 질화막중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 폴리머 발생 억제방법.
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1998
- 1998-02-27 KR KR1019980006396A patent/KR100277868B1/ko not_active IP Right Cessation
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