KR100596793B1 - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100596793B1
KR100596793B1 KR1020040059173A KR20040059173A KR100596793B1 KR 100596793 B1 KR100596793 B1 KR 100596793B1 KR 1020040059173 A KR1020040059173 A KR 1020040059173A KR 20040059173 A KR20040059173 A KR 20040059173A KR 100596793 B1 KR100596793 B1 KR 100596793B1
Authority
KR
South Korea
Prior art keywords
film
forming
metal film
etching
metal
Prior art date
Application number
KR1020040059173A
Other languages
English (en)
Other versions
KR20060010458A (ko
Inventor
김훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040059173A priority Critical patent/KR100596793B1/ko
Publication of KR20060010458A publication Critical patent/KR20060010458A/ko
Application granted granted Critical
Publication of KR100596793B1 publication Critical patent/KR100596793B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 금속배선 형성방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 금속배선 형성방법은 소정의 하부 구조가 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 금속막을 형성하는 단계; 상기 금속막 상에 SiON을 포함한 반사방지막을 형성하는 단계; 상기 반사방지막 상에 감광막 패턴을 형성하는 단계; 상기 반사방지막 형성시 금속막 표면에 발생된 산화물성 파티클이 제거되도록 상기 금속막 표면을 C4H8, O2 및 Ar의 혼합 가스를 사용하여 1차로 식각하는 단계; 상기 감광막 패턴을 식각 마스크로 이용하여 1차 식각된 금속막을 Cl2와 BCl3의 혼합가스를 사용하여 2차적으로 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체소자의 금속배선 형성방법{METHOD OF METAL WIRING OF SEMICONDUCTOR DEVICE}
도 1은 산화물성 파티클로 인한 금속배선 형성시 브리지 및 논-패터닝이 발생한 상태를 보여주는 사진
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 층간 절연막
3 : 금속막 4 : 반사방지막
5 : 감광막
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는, 반사방지막 형성시 금속막 표면에 발생된 산화물성 파티클에 의한 결함 발생을 방지할 수 있는 반도체소자의 금속배선을 형성하는 방법에 관한 것이다.
금속배선 공정이란 웨이퍼에 형성된 각 회로에 금속선을 연결시키는 공정으 로, 통상 알루미늄, 구리, 금 또는 텅스텐 등의 금속재료를 사용하여 진행한다. 일반적으로 금속은 증기(evaporatipn) 또는 스퍼터링(sputtering)의 두가지 방법으로 증착시키는데, 대개는 스퍼터링을 이용한 물리 기상 증착(PVD: Physical Vapor Deposition)방법을 사용한다.
종래의 금속배선 형성방법을 살펴보면, 우선 트랜지스터와 같은 소정의 하부구조가 구비된 반도체 기판 상에 층간 절연막과 금속막을 순차적으로 증착한 상태에서, 상기 금속막 상에 반사방지막(Anti-Reflective Coating Layer)을 증착하고, 상기 반사방지막 상에 노광 및 현상공정을 통해 감광막 패턴을 형성하고, 이 감광막 패턴에 의해 가려지지 않은 금속막 부분을 식각하여 금속배선을 형성하게 된다.
이 때 감광막을 패터닝하기 위한 노광시 금속막에 의한 난반사를 막기 위하여 금속막 위에 증착하는 반사방지막은 주로 Ti/TiN/SiON을 사용하게 되는데, SiON으로부터 유발되는 산화물성 파티클이 금속막 식각 공정 중 장애물로 작용하게 되어, 도 1과 같이 금속배선의 브리지(bridge) 또는 논-패터닝(non-patterning)을 야기시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 산화물성 파티클에 기인하는 금속배선간 브리지 및 논-패터닝을 방지할 수 있는 반도체소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적은, 본 발명에 따라, 소정의 하부구조가 구비된 반도체 기판을 제 공하는 단계; 상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 금속막을 형성하는 단계; 상기 금속막 상에 SiON을 포함한 반사방지막을 형성하는 단계; 상기 반사방지막 상에 감광막 패턴을 형성하는 단계; 상기 반사방지막 형성시 금속막 표면에 발생된 산화물성 파티클이 제거되도록 상기 금속막 표면을 C4H8, O2 및 Ar의 혼합 가스를 사용하여 1차로 식각하는 단계; 상기 감광막 패턴을 식각 마스크로 이용하여 1차 식각된 금속막을 Cl2와 BCl3의의 혼합 가스를 사용하여 2차적으로 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 반도체소자의 금속배선 형성방법에 의해 달성된다.
상기 금속막 표면을 1차로 식각하는 단계는 가스의 유량을 C4H8은 12~22sccm, O2는 5~11sccm, Ar은 180~220sccm으로 하여, 20~50초 동안 수행하는 것이 바람직하다.
또한 상기 금속막을 2차로 식각하는 단계는 가스의 유량을 Cl2는 150~170sccm, BCl3는 70~90sccm으로 하여 수행하는.것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도로서 이를 설명하면 다음과 같다.
도 2를 참조하면, 소정의 하부구조가 구비된 반도체기판(1) 상에 층간절연막(2), 금속막(3), 반사망지막(4) 및 감광막(5)을 차례로 증착한다. 여기서 상기 반사방지막으로는 주로 Ti/TiN/SiON을 사용하며, 반사방지막 증착시 산화물성 파티클이 발생하여 금속막(3)위에 남게 된다.
도 3을 참조하면, 감광막(5)을 노광 및 현상하여 감광막 패턴(5a)을 형성한다.
도 4를 참조하면, 감광막 패턴(5a)을 식각장벽으로 이용하여 반사방지막(4)을 식각한다.
도 5를 참조하면, 반사방지막(4)이 식각되어 노출된 금속막(3)에 대해서 상기 반사방지막(4)의 증착시 발생한 산화물성 파티클을 제거하기 위해 C4H8, O2 및 Ar의 혼합 가스를 사용하여 1차적으로 식각한다. 이 때, 가스의 유량을 C4H8은 12~22sccm, O2는 5~11sccm, Ar은 180~220sccm으로 하여, 20~50초 동안 수행하는 것이 바람직하다.
도 6을 참조하면, 1차 식각된 금속막(3a)을 Cl2와 BCl3의의 혼합 가스를 사용하여 2차 식각하고 이를 통해, 금속배선(3b)을 형성한다. 이때, 가스의 유량은 Cl2는 150~170sccm, BCl3는 70~90sccm으로 하여 수행하는 것이 바람직하다. 이와 같이 산화물성 파티클이 제거된 상태로 실질적인 금속막에 대한 식각을 진행하므로 상기 산화물성 파티클에 의한 브리지 또는 논-패터닝 현상은 유발되지 않는다.
이 후, 감광막 패턴을 제거하여 본 발명에 따른 금속배선(3b)의 형성을 완성한다.
이상에서와 같이, 본 발명은 금속막을 2단계로 나누어 수행하되, 1차 식각시 금속막 표면에 발생된 산화물성 파티클을 제거해주고, 그 다음 2차 식각시 금속막을 완전 식각하므로 산화물성 파티클에 기인하는 브리지 효과 또는 논-패터닝 현상의 발생을 방지할 수 있다. 따라서 본 발명은 금속배선 자체의 신뢰성을 확보할 수 있음은 물론 소자 신뢰성 및 제조수율을 향상시킬 수 있다.
한편, 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (4)

  1. 소정의 하부구조가 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 SiON을 포함한 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 감광막 패턴을 형성하는 단계;
    상기 반사방지막 형성시 금속막 표면에 발생된 산화물성 파티클이 제거되도록 상기 금속막 표면을 C4H8, O2 및 Ar의 혼합 가스를 사용하여 1차로 식각하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여, 1차 식각된 금속막을 Cl2와 BCl3의 혼합 가스를 사용하여 2차적으로 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 금속 배선 형성방법
  2. 제1항에 있어서, 상기 금속막 표면을 1차로 식각하는 단계는 가스의 유량을 C4H8은 12~22sccm, O2는 5~11sccm, Ar은 180~220sccm으로 하여 수행하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법
  3. 제1항 또는 제2항에 있어서, 상기 금속막 표면을 1차로 식각하는 단계는20~50초 동안 수행하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법
  4. 제1항에 있어서, 상기 금속막을 2차로 식각하는 단계는 가스의 유량을 Cl2는 150~170sccm, BCl3는 70~90sccm으로 하여 수행하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법
    Figure 112004033677677-pat00001
KR1020040059173A 2004-07-28 2004-07-28 반도체소자의 금속배선 형성방법 KR100596793B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040059173A KR100596793B1 (ko) 2004-07-28 2004-07-28 반도체소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059173A KR100596793B1 (ko) 2004-07-28 2004-07-28 반도체소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20060010458A KR20060010458A (ko) 2006-02-02
KR100596793B1 true KR100596793B1 (ko) 2006-07-05

Family

ID=37120776

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059173A KR100596793B1 (ko) 2004-07-28 2004-07-28 반도체소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100596793B1 (ko)

Also Published As

Publication number Publication date
KR20060010458A (ko) 2006-02-02

Similar Documents

Publication Publication Date Title
US7427569B2 (en) Metal etching process and rework method thereof
KR100584485B1 (ko) 반도체 소자의 금속 부식 방지 방법
US5930664A (en) Process for preventing corrosion of aluminum bonding pads after passivation/ARC layer etching
US6103457A (en) Method for reducing faceting on a photoresist layer during an etch process
CN101197315B (zh) 半导体器件的金属线路图案及其制造方法
JPH11214370A (ja) アルミニウムを含む金属膜の蝕刻方法及びこれを用いた半導体装置の配線層形成方法
KR100596793B1 (ko) 반도체소자의 금속배선 형성방법
JP2004128074A (ja) 半導体装置の製造方法
US7538025B2 (en) Dual damascene process flow for porous low-k materials
JP2006228986A (ja) 半導体装置の製造方法
JP5532201B2 (ja) 半導体装置の製造方法
KR100605942B1 (ko) 반도체 소자용 금속 배선의 후처리 방법
KR100800892B1 (ko) 반도체 소자의 금속 배선 형성방법
US6103633A (en) Method for cleaning metal precipitates in semiconductor processes
US7585774B2 (en) Method for fabricating metal line of semiconductor device
KR100191708B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100773687B1 (ko) 반도체 소자의 금속 배선 형성방법
JP5596403B2 (ja) 半導体装置の製造方法
KR100729117B1 (ko) 디엘피 소자의 금속 배선 형성 방법
KR100842489B1 (ko) 금속 배선 형성 방법
KR100604418B1 (ko) 반도체 소자의 금속 배선층 형성방법
KR100467817B1 (ko) 반도체 소자의 금속배선 부식 방지방법
KR100546207B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20090046574A (ko) 반도체 소자의 패드 오픈 방법
KR100774650B1 (ko) 저저항 반도체 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee